KR101116994B1

KR101116994B1 - 반도체　장치

Info

Publication number: KR101116994B1
Application number: KR1020107000785A
Authority: KR
Inventors: 다카시 미치요시
Original assignee: 가부시키가이샤 리코
Priority date: 2007-09-13
Filing date: 2008-09-01
Publication date: 2012-03-19
Also published as: US20100183168A1; JP5194663B2; CN101765968A; US8391511B2; KR20100024988A; WO2009034935A1; JP2009071595A; CN101765968B

Abstract

개시하는 반도체 장치는 입력 디지털 신호를 아날로그 오디오 신호로 변환하는 디지털 오디오 회로와, 스위칭 전원 회로를 구비한 DC-DC 컨버터와, 가청 주파수 판정 회로를 포함한다. 디지털 오디오 회로에서 사용되며 디지털-아날로그 변환을 위한 제1 클록 신호의 주파수와, DC-DC 컨버터에서 사용되며 스위칭 제어를 위한 제2 클록 신호의 주파수와의 주파수차가 최대 가청 주파수를 넘게 하기 위하여, 가청 주파수 판정 회로 내의 주파수 비교 회로는 DC-DC 컨버터 내의 주파수 변경 회로에 신호를 출력한다. 이 주파수 변경 회로는 제2 발진 회로에 대해 제2 주파수를 변경하게 한다.

Description

반도체　장치{SEMICONDUCTOR DEVICE}

본 발명은 개괄적으로, 디지털 오디오 회로와 예컨대 그 디지털 오디오 회로에 전원을 공급하기 위한 스위칭 조절기로 이루어진 DC-DC 컨버터를 포함하는 반도체 장치에 관한 것이다.

디지털 오디오 회로와 그 디지털 오디오 회로에 전원을 공급하는 전원 회로에 관한 종래 기술로서, 특허문헌 1에는 오디오 재생 장치가 개시되어 있다. 오디오 재생 장치는 전력 증폭기의 전원 전압의 변동을 검출하여 그 변동을 스위칭 조절기에 피드백하는 제어 루프와, 전력 증폭기를 제어하기 위한 PWM 신호로부터 생성된 신호를 스위칭 조절기에 피드포워드하는 또 다른 제어 루프를 포함한다. 즉, 이 장치는 피드백 제어와 함께 피드포워드 제어를 제공한다. 이 구성에서는 전원 전압의 변동이 정밀하게 제어될 수 있다.

또한, 특허문헌 2에는 디지털 증폭기가 개시되어 있다. 디지털 증폭기는 출력 증폭단에 전원 전압을 공급하는 정전압 전원 회로와, PCM 멀티비트 디지털 오디오 신호와 출력 증폭단으로부터의 출력 신호를 비교하고, 그 비교 결과에 기초하여 정전압 전원 회로로부터의 출력을 변조하는 변조 회로를 포함한다. 이 구성에서는 출력 증폭단으로부터의 왜곡이 저감된다.

그러나, 종래 기술에서는 오디오 출력에 대응하여 전원 회로로부터의 출력 전압의 변동을 보정하지만, DC-DC 컨버터로서 기능하는 스위칭 조절기의 스위칭 클록 신호의 주파수에 대해서는 고려하지 않고 있다.

도 2는 종래의 디지털 오디오 시스템을 도시하는 블록도이다.

도 2에 도시하는 바와 같이, 디지털 오디오 시스템은 디지털 오디오 회로(101)와, 전원 회로인 DC-DC 컨버터(102)와, 스피커(SP)를 포함한다.

디지털 오디오 회로(101)는 제1 발진 회로(111)와, 디지털 필터(112)와, ΔΣ 변조기(113)와, D/A 컨버터(114)와, 출력 증폭기(AMP)(115)를 포함한다. DC-DC 컨버터(102)는 제2 발진 회로(121)와 제어 회로(122)를 포함한다.

DC-DC 컨버터(102)는 입력 전압(Vin)으로부터 생성된 출력 전압(Vdd)을 디지털 오디오 회로(101) 내의 각 회로에 전원으로서 출력한다. 제1 발진 회로(111)로부터 출력된 제1 클록 신호(CLKA)는 D/A 컨버터(114)에 입력되어, D/A 컨버터(114)가 디지털 신호를 아날로그 신호로 변환할 경우 클록 신호로서 이용된다. 제2 발진 회로(121)로부터 출력된 제2 클록 신호(CLKB)은 제어 회로(122)에 입력되어, 제어 회로(122) 내의 스위칭 소자(도시 생략)의 온/오프 제어에 이용된다.

일본특허공개2002-223132호 일본특허공개2004-128662호

도 3은 AMP(115)에서 발생한 노이즈의 주파수 성분을 나타내는 그래프이다.

도 3에 나타내는 바와 같이, 제1 발진 회로(111)로부터 출력된 제1 클록 신호(CLKA)의 주파수가 2.0 ㎒이고, 제2 발진 회로(121)로부터 출력된 제2 클록 신호(CLKB)의 주파수가 2.001 ㎒인 경우, 해당하는 2.0 ㎒와 2.001 ㎒ 주파수에서는 대형 노이즈 성분이 발생한다. 또한, 2.0 ㎒와 2.001 ㎒와의 주파수차인 1 ㎑의 주파수에서도 노이즈 성분이 발생한다.

사람의 가청 주파수 대역은 20 Hz～20 ㎑라고 말할 수 있다. 그렇기 때문에, 사람은 2.0 ㎒와 2.001 ㎒ 주파수의 노이즈 성분은 들을 수 없다. 그러나, 1 ㎑ 주파수의 노이즈 성분은 사람이 들을 수 있다.

D/A 컨버터(114)가 이용하는 발진 주파수를 갖는 제1 발진 회로(111)로서는, 발진 주파수가 매우 안정적인 수정 발진 회로를 사용한다. 그러나, 많은 경우에, DC-DC 컨버터(102) 내의 제2 발진 회로(121)와 같이, 저렴한 CR 발진 회로를 사용한다. CR 발진 회로의 경우, 구동 전압 변화 및/또는 온도 변화 시에 주파수가 변동하기 쉽다. 또한, CR 발진 회로의 발진 주파수가 제조 공정에서 분산된다. 제1 클록 신호(CLKA)의 주파수와 제2 클록 신호(CLKB)의 주파수와의 주파수차가 크지 않고 그 차가 온도 변화 및/또는 제조 변화로 인해 최대 가청 주파수 20 ㎑ 이하가 되면, 가청 주파수 대역 내의 노이즈 신호가 AMP(115)로부터 출력된다. 그 결과, 사람이 그 주파수를 잡음으로서 듣는다.

본 발명의 실시형태에서는, 디지털 오디오 회로의 제1 클록 신호와 DC-DC 컨버터의 제2 클록 신호 간의 차이에 의해 발생하는 가청 주파수 대역의 노이즈 신호를 제거할 수 있는 반도체 장치를 제공한다.

상기 이점 및 기타 이점 중 하나 이상을 달성하기 위하여, 본 발명의 일 양태에 따르면, 반도체 장치가 제공된다. 이 반도체 장치는 입력 디지털 신호를 아날로그 오디오 신호로 변환하는 디지털 오디오 회로와, 스위칭 전원 회로를 구비한 DC-DC 컨버터를 포함한다. 상기 반도체 장치는, 상기 디지털 오디오 회로가 입력 디지털 신호를 아날로그 오디오 신호로 변환할 경우 사용되는 제1 주파수의 제1 클록 신호를 생성하는 제1 발진 회로와, 상기 스위칭 전원 회로 내의 스위칭 소자에 대해 스위칭 제어를 적용할 경우에 사용되는 제2 주파수의 제2 클록 신호를 생성하는 제2 발진 회로와, 상기 제1 주파수와 상기 제2 주파수와의 주파수차의 절대값이 미리 정해진 최대 가청 주파수 이하인지를 판정하는 가청 주파수 판정 회로와, 상기 가청 주파수 판정 회로에 의해 판정된 결과에 기초하여, 상기 제2 발진 회로에 대해 상기 제2 클록 신호의 제2 주파수를 변경하게 하는 주파수 변경 회로를 더 포함한다. 상기 주파수 변경 회로는 상기 가청 주파수 판정 회로에 의해 판정된 결과에 기초하여, 상기 제1 주파수와 상기 제2 주파수와의 주파수차의 절대값이 상기 최대 가청 주파수보다 크도록 상기 제2 발진 회로에 대해 상기 제2 클록 신호의 제2 주파수를 변경하게 한다.

본 발명의 또 다른 양태에 따르면, 반도체 장치가 제공된다. 이 반도체 장치는, 입력 디지털 신호를 아날로그 오디오 신호로 변환하는 디지털 오디오 회로와, 스위칭 전원 회로를 구비한 DC-DC 컨버터를 포함한다. 상기 반도체 장치는, 상기 디지털 오디오 회로가 입력 디지털 신호를 아날로그 오디오 신호로 변환할 경우 사용되는 제1 주파수의 제1 클록 신호를 생성하는 제1 발진 회로와, 상기 스위칭 전원 회로 내의 스위칭 소자에 대해 스위칭 제어를 적용할 경우에 사용되는 제2 주파수의 제2 클록 신호를 생성하는 제2 발진 회로와, 상기 제1 주파수와 상기 제2 주파수와의 주파수차의 절대값이 미리 정해진 최대 가청 주파수 이하인지를 판정하는 가청 주파수 판정 회로와, 상기 가청 주파수 판정 회로에 의해 판정된 결과에 기초하여, 상기 제1 발진 회로에 대해 상기 제1 클록 신호의 제1 주파수를 변경하게 하는 주파수 변경 회로를 더 포함한다. 상기 주파수 변경 회로는 상기 가청 주파수 판정 회로에 의해 판정된 결과에 기초하여, 상기 제1 주파수와 상기 제2 주파수와의 주파수차의 절대값이 상기 최대 가청 주파수보다 크도록 상기 제1 발진 회로에 대해 상기 제1 클록 신호의 제1 주파수를 변경하게 한다.

본 발명의 실시형태에 따르면, 반도체 장치는 입력 디지털 신호를 아날로그 오디오 신호로 변환하는 디지털 오디오 회로와, 스위칭 전원 회로를 구비한 DC-DC 컨버터와, 가청 주파수 판정 회로를 포함한다. 디지털 오디오 회로에서 사용되며 디지털-아날로그 변환을 위한 제1 클록 신호의 주파수와, DC-DC 컨버터에서 사용되며 스위칭 제어를 위한 제2 클록 신호의 주파수와의 주파수차가 최대 가청 주파수를 넘게 하기 위해서, 가청 주파수 판정 회로 내의 주파수 비교 회로는 DC-DC 컨버터 내의 주파수 변경 회로에 신호를 출력한다. 이 주파수 변경 회로는 제2 발진 회로에 대해 상기 제2 주파수를 변경하게 한다. 이에, 오디오 신호에 포함된 가청 주파수 대역 내의 원하지 않는 노이즈를 억제할 수 있어 깨끗한 음질을 얻을 수 있다.

본 발명의 특징 및 이점은 첨부 도면을 참조하여 이하에서 상세하게 설명하는 바람직한 실시형태로부터 더욱 분명해질 것이다.

도 1은 본 발명의 실시형태에 따른 반도체 장치를 도시하는 블록도이다.
도 2는 종래의 디지털 오디오 시스템을 도시하는 블록도이다.
도 3은 도 2에 도시한 AMP에서 발생하는 노이즈의 주파수 성분을 나타내는 그래프이다.

도 1을 참조하여, 본 발명의 실시형태에 대하여 상세하게 설명한다.

도 1은 본 발명의 실시형태에 따른 반도체 장치(1)를 도시하는 블록도이다.

도 1에 도시하는 바와 같이, 반도체 장치(1)는 디지털 오디오 회로(2)와, 스위칭 조절기 등의 스위칭 전원 회로인 DC-DC 컨버터(3)와, 가청 주파수 판정 회로(4)와, 스피커(SP)를 포함한다.

디지털 오디오 회로(2)는 제1 발진 회로(11)와, 디지털 필터(12)와, ΔΣ 변조기(13)와, D/A 컨버터(14)와, 출력 증폭기(AMP)(15)를 포함한다. DC-DC 컨버터(3)는 제2 발진 회로(21)와, 제어 회로(22)와, 주파수 변경 회로(23)를 포함한다. 또한, 가청 주파수 판정 회로(4)는 제1 분주 회로(31)와, 주파수 비교 회로(32)와, 제2 분주 회로(33)를 포함한다.

디지털 오디오 회로(2)에 입력된 디지털 입력 신호(Sin)는 디지털 필터(12)와 ΔΣ 변조기(13)를 통해, D/A 컨버터(14)에 입력된다. D/A 컨버터(14)에 입력된 디지털 신호는 D/A 변조기(14)에 의해 아날로그 오디오 신호로 변환된다. 그 아날로그 오디오 신호는 AMP(15)에 의해 증폭되고, 증폭된 아날로그 오디오 신호는 스피커(SP)에 의해 사운드로 변환된다.

제1 발진 회로(11)는 미리 정해진 주파수 FA(제1 주파수)의 제1 클록 신호(CLKA)를 생성하여 그 제1 클록 신호(CLKA)를 출력한다. 제1 클록 신호(CLKA)는 D/A 컨버터(14)에 입력되어 D/A 변환을 위한 클록 신호로서 사용된다.

DC-DC 컨버터(3)는 입력 전압(Vin)을 미리 정해진 정전압을 갖는 전원 전압 (Vdd)으로 변환하여, 그 전원 전압(Vdd)을 디지털 오디오 회로(2) 내의 각 회로에 공급한다.

제2 발진 회로(21)는 미리 정해진 주파수 FB(제2 주파수)의 제2 클록 신호(CLKB)를 생성하여 그 제2 클록 신호(CLKB)를 출력한다. 제2 클록 신호(CLKB)는 제어 회로(22)에 입력되어, 제어 회로(22) 내의 스위칭 소자(도시 생략)의 온/오프 제어를 위한 클록 신호로서 사용된다. 제어 회로(22)는 제2 클록 신호(CLKB)를 이용하여, 입력 전압(Vin)을 변환함으로써 전원 전압(Vdd)을 생성한다. 주파수 변경 회로(23)는 가청 주파수 판정 회로(4)에 의해 판정된 결과에 기초하여 제2 발진 회로(21)에 대해 제2 클록 신호(CLKB)의 주파수 FB를 변경하게 한다.

가청 주파수 판정 회로(4)에 있어서, 제1 발진 회로(11)로부터 제1 분주 회로(31)에 제1 클록 신호(CLKA)가 입력된다. 제1 분주 회로(31)에서는 입력된 제1 클록 신호(CLKA)의 주파수 FA가 최대 가청 주파수 20 ㎑ 이상이 되도록 주파수 분주비가 결정되며, 그 분주비는 1/M (M>1)으로서 정의된다. 제2 분주 회로(33)에는 제2 발진 회로(21)로부터 제2 클록 신호(CLKB)가 입력되며, 제2 분주 회로(33)의 분주비는 1/(M+1) 또는 1/(M-1)이 되도록 결정된다. 구체적으로, 제2 분주 회로(33)의 분주비는, 제2 클록 신호(CLKB)의 주파수 FB가 제1 클록 신호(CLKA)의 주파수 FA보다 높은 경우에는 1/(M+1)로 결정되고, 제2 클록 신호(CLKB)의 주파수 FB가 제1 클록 신호(CLKA)의 주파수 FA보다 낮은 경우에는 1/(M-1)로 결정된다.

제1 분주 회로(31) 및 제2 분주 회로(33)로부터 출력된 신호는 주파수 비교 회로(32)에 입력된다. 주파수 비교 회로(32)는 제1 분주 회로(31)로부터 출력된 신호의 주파수와 제2 분주 회로(33)로부터 출력된 신호의 주파수를 비교하고, 그 비교 결과를 나타내는 신호를 생성하여, 생성된 신호를 주파수 변경 회로(23)에 출력한다. 주파수 변경 회로(23)는 제2 발진 회로(21)로부터 출력되는 제2 클록 신호(CLKB)의 주파수 FB를 제어한다. 주파수 비교 회로(32)로서는, 예컨대 PLL 회로에 이용되는 위상 비교 회로를 사용할 수 있다.

다음으로, 반도체 장치(1)의 동작예를 설명한다.

[제1 동작예]

제1 동작예에서는, 주파수 FB가 주파수 FA보다 높은데, 예컨대 주파수 FA는 2.0 ㎒이며 주파수 FB는 2.03 ㎒이다. 이 제1 동작예에서는, 주파수 FA와 주파수 FB와의 주파수차의 절대값이 30 ㎑이기 때문에, 이 주파수차 30 ㎑는 최대 가청 주파수 20 ㎑를 넘는 것이다. 제1 분주 회로(31)에서 제1 클록 신호(CLKA)의 주파수 FA가 최대 가청 주파수 20 ㎑가 되도록 분주비를 결정할 경우, 제1 분주 회로(31)의 분주비는 20/2000 = 1/100으로 결정되며, 즉 M = 100이다. 또한, 주파수 FB가 주파수 FA보다 높기 때문에, 제2 분주 회로(33)의 분주비는 1/(M+1)로 결정되며, 즉 1/101이다.

제2 분주 회로(33)에서 주파수 FB를 분주하여 얻은 주파수는 2030/101 ≒ 20.1 ㎑이다. 그 주파수 20.1 ㎑가 제1 분주 회로(31)로부터 출력되는 신호의 주파수 20 ㎑보다 높기 때문에, 주파수 비교 회로(32)는 로우 레벨의 신호를 출력한다. 주파수 변경 회로(23)에 로우 레벨의 신호가 입력되면, 주파수 변경 회로(23)는 제2 발진 비교 회로(21)에 대해 주파수 FB를 변경하게 하지 않는다.

다음으로, 주파수 FB 2.03 ㎒가 예컨대 온도 변화의 영향으로 2.019 ㎒까지 낮아질 경우, 주파수 FA와 주파수 FB와의 주파수차의 절대값은 19 ㎑이고, 이 주파수차 19 ㎑는 최대 가청 주파수 20 ㎑보다 낮은 것이다. 제2 분주 회로(33)로부터 출력되는 신호의 주파수는 2019/101 ≒ 19.99 ㎑이다. 주파수 19.99 ㎑가 제1 분주 회로(31)로부터 출력되는 신호의 주파수 20 ㎑보다 낮기 때문에, 주파수 비교 회로(32)는 하이 레벨의 신호를 출력한다.

주파수 변경 회로(23)에 하이 레벨의 신호가 입력되면, 주파수 변경 회로(23)는 발진 회로(21)로부터 출력되는 주파수 FB가 높아지도록 제어한다. 그 결과, 주파수 변경 회로(23)는 제2 발진 회로(21)에 대해, 제2 분주 회로(33)로부터 출력되는 신호의 주파수가 제1 분주 회로(31)로부터 출력되는 신호의 주파수 20 ㎑ 이상이 될 때까지 주파수 FB를 높게 한다. 즉, 주파수 FB는 최대 가청 주파수 20 ㎑ × 제2 분주 회로(33)의 분주비 101 = 2020 ㎑보다 낮은 주파수가 되지 않도록 제어된다. 주파수 FA와 주파수 FB와의 주파수차의 절대값이 항상 최대 가청 주파수 20 ㎑를 넘기 때문에, 가청 주파수 대역 내의 클록 노이즈가 AMP(15)로부터 출력되는 신호에 발생하는 것을 억제할 수 있다. 또, 이상의 설명에서는 제1 분주 회로(31)의 분주비를 주파수 FA가 최대 가청 주파수 20 ㎑가 되도록 결정하였다. 그러나, 제1 분주 회로(31)로부터 출력되는 신호의 주파수가 최대 가청 주파수 20 ㎑보다 높은 것을 결정할 수도 있다

[제2 동작예]

제2 동작예에서는, 주파수 FB가 주파수 FA보다 낮은데, 예컨대 주파수 FA는 2.0 ㎒이며, 주파수 FB는 1.97 ㎒이다. 제2 동작예에서는, 주파수 FA와 주파수 FB와의 주파수차의 절대값이 30 ㎑이고, 이 30 ㎑은 최대 가청 주파수 20 ㎑는 넘는 것이다. 제1 분주 회로(31)의 분주비는 주파수 FB가 주파수 FA보다 높은 제1 동작예에서와 동일하여 1/100이며, 즉 M = 100이다. 또한, 주파수 FB가 주파수 FA보다 낮기 때문에, 제2 분주 회로(33)의 주파수 분주비는 1/(M-1)로 결정되며, 즉 1/99이다. 제2 분주 회로(33)에서 주파수 FB를 분주하여 얻어진 주파수는 1970/99 ≒ 19.9 ㎑이다. 이 주파수 19.9 ㎑는 제1 분주 회로(31)로부터 출력되는 신호의 주파수 20 ㎑보다 낮고, 제1 동작예와 다르므로, 주파수 비교 회로(32)는 로우 레벨의 신호를 출력한다. 주파수 변경 회로(23)에 로우 레벨의 신호가 입력되면, 주파수 변경 회로(23)는 제2 발진 회로(21)에 대해 주파수 FB를 변경하게 하지 않는다.

다음으로, 주파수 FB가 예컨대 온도 변화 등의 영향으로 인해 1.97 ㎒로부터 1.981 ㎒로 상승할 경우, 주파수 FA와 주파수 FB와의 주파수차의 절대값은 19 ㎑이며, 이것은 최대 가청 주파수 20 ㎑보다 낮다. 제2 분주 회로(33)로부터 출력되는 주파수는 1981/99 ≒ 20.01 ㎑이다. 이 주파수 20.01 ㎑는 제1 분주 회로(31)로부터 출력되는 신호의 주파수 20 ㎑보다 높고, 제1 동작예와 다르므로, 주파수 비교 회로(32)는 하이 레벨의 신호를 출력한다. 주파수 변경 회로(23)에 하이 레벨의 신호가 입력되면, 주파수 변경 회로(23)는 제2 발진 회로(21)로부터 출력되는 주파수 FB가 작아지도록, 제1 동작예와 다르게 제어한다.

그 결과, 주파수 변경 회로(23)는 제2 분주 회로(33)로부터 출력되는 신호의 주파수가 제1 분주 회로(31)로부터 출력되는 신호의 주파수 20 ㎑가 될 때까지, 제2 발진 회로(21)에 대해 주파수 FB를 낮게 한다. 즉, 주파수 FB는 최대 가청 주파수 20 ㎑ × 제2 분주 회로(33)의 분주비 99 = 주파수 1980 ㎑ 이상이 되지 않도록 제어된다. 주파수 FA와 주파수 FB와의 주파수차의 절대값이 항상 최대 가청 주파수 20 ㎑를 넘기 때문에, 가청 주파수 대역 내의 클록 노이즈가 AMP(15)로부터 출력되는 신호에 발생하는 것을 억제할 수 있다.

본 발명의 실시형태에 따르면, 주파수 변경 회로(23)는 제2 발진 회로(21)만 제어하여 제2 클록 신호(CLKB)의 주파수 FB를 변경한다. 그러나, 주파수 변경 회로(23)가 제1 발진 회로(11)만 제어하여 제1 클록 신호(CLKA)의 주파수 FA를 변경하는 구조를 구축할 수도 있다. 또한, 주파수 변경 회로(23)가 제1 발진 회로(11) 및 제2 발진 회로(21)를 제어하여 주파수 FA 및 주파수 FB를 변경하는 또 다른 구조를 구축할 수도 있다.

전술한 바와 같이, 본 발명의 실시형태의 반도체 장치(1)에 따르면, 디지털 오디오 회로(2) 내의 D/A 컨버터(14)의 제1 클록 신호(CLKA)(D/A 변환용 클록 신호)의 주파수 FA와 DC-DC 컨버터(3) 내의 제2 클록 신호(CLKB)(스위칭용 클록 신호)의 주파수 FB와의 주파수차의 절대값이 최대 가청 주파수 20 ㎑를 넘도록, 주파수 비교 회로(32)로부터 출력되는 신호에 대응하여 제1 발진 회로(11) 및 제2 발진 회로(21)를 제어하고, 주파수 FA 및/또는 주파수 FB를 변경한다. 이 구성에서는, AMP(15)로부터 출력되는 신호에 포함된 가청 주파수 대역 내의 원하지 않는 노이즈를 억제하여 깨끗한 음질을 얻을 수 있다.

이상의 설명에 있어서, 제1 발진 회로(11)는 디지털 오디오 회로(2) 내의 D/A 컨버터(14)에 의해 사용되는 클록원이며, 제2 발진 회로(21)는 DC-DC 컨버터(3)에서 사용되는 클록원이다. 그러나, 본 발명의 실시형태는 2개의 주파수 간의 주파수차를 취급하는 어떤 회로에도 적용될 수 있다.

또한, 본 발명은 전술한 실시형태에 한정되지 않으며, 본 발명의 범주에서 일탈하는 일없이 다양한 변형 및 변경이 이루어질 수 있다.

본 발명은 2007년 9월 13일자로 일본 특허청에 출원한 일본 우선권 특허 출원 제2007-238015호에 기초하며, 이 특허문헌의 전체 내용은 인용에 의해 본 명세서에 원용된다.

1: 반도체 장치 2: 디지털 오디오 회로
3: DC-DC 컨버터 4: 가청 주파수 판정 회로
11: 제1 발진 회로 12: 디지털 필터
13: ΔΣ 변조기 14: D/A 컨버터
15: AMP 21: 제2 발진 회로
22: 제어 회로 23: 주파수 변경 회로
31: 제1 분주 회로 32: 주파수 비교 회로
33: 제2 분주 회로 SP: 스피커

Claims

삭제
입력 디지털 신호를 아날로그 오디오 신호로 변환하는 디지털 오디오 회로와, 스위칭 전원 회로를 구비한 DC-DC 컨버터를 포함하는 반도체 장치에 있어서,
상기 디지털 오디오 회로가 입력 디지털 신호를 아날로그 오디오 신호로 변환할 경우에 사용되는 제1 주파수의 제1 클록 신호를 생성하는 제1 발진 회로와,
상기 스위칭 전원 회로 내의 스위칭 소자에 대해 스위칭 제어를 적용할 경우에 사용되는 제2 주파수의 제2 클록 신호를 생성하는 제2 발진 회로와,
상기 제1 주파수와 상기 제2 주파수와의 주파수차의 절대값이 미리 정해진 최대 가청 주파수 이하인지를 판정하는 가청 주파수 판정 회로와,
상기 가청 주파수 판정 회로에 의해 판정된 결과에 기초하여, 상기 제2 발진 회로에 대해 상기 제2 클록 신호의 제2 주파수를 변경하게 하는 주파수 변경 회로
를 포함하고,
상기 주파수 변경 회로는, 상기 가청 주파수 판정 회로에 의해 판정된 결과에 기초하여, 상기 제1 주파수와 상기 제2 주파수와의 주파수차의 절대값이 상기 최대 가청 주파수보다 크도록 상기 제2 발진 회로에 대해 상기 제2 클록 신호의 제2 주파수를 변경하게 하며,
상기 주파수 변경 회로는, 상기 제2 주파수가 상기 제1 주파수보다 높고 상기 제1 주파수와 상기 제2 주파수와의 주파수차의 절대값이 상기 최대 가청 주파수 이하인 경우, 상기 제2 발진 회로에 대해 상기 제2 주파수를 높게 하는 것인 반도체 장치.
입력 디지털 신호를 아날로그 오디오 신호로 변환하는 디지털 오디오 회로와, 스위칭 전원 회로를 구비한 DC-DC 컨버터를 포함하는 반도체 장치에 있어서,
상기 디지털 오디오 회로가 입력 디지털 신호를 아날로그 오디오 신호로 변환할 경우에 사용되는 제1 주파수의 제1 클록 신호를 생성하는 제1 발진 회로와,
상기 스위칭 전원 회로 내의 스위칭 소자에 대해 스위칭 제어를 적용할 경우에 사용되는 제2 주파수의 제2 클록 신호를 생성하는 제2 발진 회로와,
상기 제1 주파수와 상기 제2 주파수와의 주파수차의 절대값이 미리 정해진 최대 가청 주파수 이하인지를 판정하는 가청 주파수 판정 회로와,
상기 가청 주파수 판정 회로에 의해 판정된 결과에 기초하여, 상기 제2 발진 회로에 대해 상기 제2 클록 신호의 제2 주파수를 변경하게 하는 주파수 변경 회로
를 포함하고,
상기 주파수 변경 회로는 상기 가청 주파수 판정 회로에 의해 판정된 결과에 기초하여, 상기 제1 주파수와 상기 제2 주파수와의 주파수차의 절대값이 상기 최대 가청 주파수보다 크도록 상기 제2 발진 회로에 대해 상기 제2 클록 신호의 제2 주파수를 변경하게 하며,
상기 주파수 변경 회로는, 상기 제1 주파수가 상기 제2 주파수보다 높고 상기 제1 주파수와 상기 제2 주파수와의 주파수차의 절대값이 상기 최대 가청 주파수 이하인 경우, 상기 제2 발진 회로에 대해 상기 제2 주파수를 낮게 하는 것인 반도체 장치.
제2항에 있어서, 상기 가청 주파수 판정 회로는,
상기 제1 클록 신호의 제1 주파수를 1/M (M>1) 주파수로 분주하여 분주된 주파수의 신호를 출력하는 제1 분주 회로와,
상기 제2 클록 신호의 제2 주파수를 1/(M+1) 주파수로 분주하여 분주된 주파수의 신호를 출력하는 제2 분주 회로와,
상기 제1 분주 회로로부터 출력된 신호의 주파수와, 상기 제2 분주 회로로부터 출력된 신호의 주파수를 비교하여, 비교 결과를 나타내는 신호를 생성하고 그 생성된 신호를 상기 주파수 변경 회로에 출력하는 주파수 비교 회로
를 포함하며,
상기 제2 분주 회로로부터 출력된 신호의 주파수가 상기 제1 분주 회로로부터 출력된 신호의 주파수보다 낮다는 것을 나타내는 신호를, 상기 주파수 비교 회로가 상기 주파수 변경 회로에 출력할 경우, 상기 주파수 변경 회로는 상기 제2 발진 회로에 대해 상기 제2 클록 신호의 제2 주파수를 높게 하는 것인 반도체 장치.
제3항에 있어서, 상기 가청 주파수 판정 회로는,
상기 제1 클록 신호의 제1 주파수를 1/M (M>1) 주파수로 분주하여 분주된 주파수의 신호를 출력하는 제1 분주 회로와,
상기 제2 클록 신호의 제2 주파수를 1/(M-1) 주파수로 분주하여 분주된 주파수의 신호를 출력하는 제2 분주 회로와,
상기 제1 분주 회로로부터 출력된 신호의 주파수와, 상기 제2 분주 회로로부터 출력된 신호의 주파수를 비교하여, 비교 결과를 나타내는 신호를 생성하고 그 생성된 신호를 상기 주파수 변경 회로에 출력하는 주파수 비교 회로
를 포함하며,
상기 제2 분주 회로로부터 출력된 신호의 주파수가 상기 제1 분주 회로로부터 출력된 신호의 주파수보다 높다는 것을 나타내는 신호를, 상기 주파수 비교 회로가 상기 주파수 변경 회로에 출력할 경우, 상기 주파수 변경 회로는 상기 제2 발진 회로에 대해 상기 제2 클록 신호의 제2 주파수를 낮게 하는 것인 반도체 장치.
제2항 또는 제3항에 있어서, 상기 제1 발진 회로는 상기 제2 발진 회로로부터 출력되는 주파수의 신호보다 더 안정적인 주파수의 신호를 출력하는 것인 반도체 장치.
제2항 또는 제3항에 있어서, 상기 주파수 변경 회로는 상기 가청 주파수 판정 회로에 의해 판정된 결과에 기초하여, 상기 제1 발진 회로에 대해 상기 제1 클록 신호의 제1 주파수를 변경하게 하고, 상기 가청 주파수 판정 회로에 의해 판정된 결과에 기초하여, 상기 제1 주파수와 상기 제2 주파수와의 주파수차의 절대값이 상기 최대 가청 주파수보다 크도록, 상기 제1 발진 회로에 대해 상기 제1 클록 신호의 제1 주파수를 변경하게 하며, 상기 제2 발진 회로에 대해 상기 제2 클록 신호의 제2 주파수를 변경하게 하는 것인 반도체 장치.
입력 디지털 신호를 아날로그 오디오 신호로 변환하는 디지털 오디오 회로와, 스위칭 전원 회로를 구비한 DC-DC 컨버터를 포함하는 반도체 장치에 있어서,
상기 디지털 오디오 회로가 입력 디지털 신호를 아날로그 오디오 신호로 변환할 경우에 사용되는 제1 주파수의 제1 클록 신호를 생성하는 제1 발진 회로와,
상기 스위칭 전원 회로 내의 스위칭 소자에 대해 스위칭 제어를 적용할 경우에 사용되는 제2 주파수의 제2 클록 신호를 생성하는 제2 발진 회로와,
상기 제1 주파수와 상기 제2 주파수와의 주파수차의 절대값이 미리 정해진 최대 가청 주파수 이하인지를 판정하는 가청 주파수 판정 회로와,
상기 가청 주파수 판정 회로에 의해 판정된 결과에 기초하여, 상기 제1 발진 회로에 대해 상기 제1 클록 신호의 제1 주파수를 변경하게 하는 것인 주파수 변경 회로
를 포함하고,
상기 주파수 변경 회로는 상기 가청 주파수 판정 회로에 의해 판정된 결과에 기초하여, 상기 제1 주파수와 상기 제2 주파수와의 주파수차의 절대값이 상기 최대 가청 주파수보다 크도록 상기 제1 발진 회로에 대해 상기 제1 클록 신호의 제1 주파수를 변경하게 하는 것인 반도체 장치.