JP2024000081A - 電源システム - Google Patents

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祐子 安池
Yuko Yasuike
利浩 中村
Toshihiro Nakamura
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Abstract

【課題】スイッチング周波数およびスイッチングタイミングをデジタル制御とアナログ制御との間で関連付けることができる多出力型の電源システムを提供する。【解決手段】デジタル信号の制御でＰＷＭ信号を生成するデジタル制御回路２１～２ｎと、アナログ信号の制御でＰＷＭ信号を生成するアナログ制御回路３１～３ｍと、デジタル制御回路２１～２ｎ及びアナログ制御回路３１～３ｍに対応してそれぞれ設けられ、ＰＷＭ信号よってオンオフ制御されるスイッチング素子４２を備えた出力回路４１～４ｎ＋ｍと、デジタル制御回路２１～２ｎからのタイミング信号に基づいてクロックパルスを生成するクロックジェネレータ５と、クロックパルスと同期して、アナログ制御回路３１～３ｍでＰＷＭ信号の生成に用いるキャリア信号を生成する全体発振回路６とを備える。【選択図】図１

Description

本発明は、複数のスイッチング電源装置が組み合わされて構成された多出力型の電源システムに関するものである。
性質の異なる複数の負荷にそれぞれ対応して複数のスイッチング電源装置が組み合わされて構成された多出力型の電源システムが用いられている。スイッチング電源装置は、ＰＷＭ（Pulse Width Modulation）信号によりオン及びオフを繰り返すスイッチング素子を備える。従って、多出力型の電源システムでは、各々のスイッチング電源装置のスイッチング周波数の違いでスイッチングビートが発生することがある。
個々のスイッチング電源装置同士のスイッチング周波数およびスイッチングタイミングを同期させ、スイッチングビートが発生を抑制する技術が提案されている（例えば、特許文献１参照）。さらに、ノイズを低減させるための同期した各スイッチング周波数に位相角を持たせる技術も提案されている（例えば、特許文献２参照）。
特許第５１７３７６２号公報 特許第５４８８２１３号公報
しかしながら、近年は、パケージにデジタル制御のスイッチング電源装置とアナログ制御のスイッチング電源装置とを搭載している多出力型の電源システムが用いられている。この場合、従来技術では、スイッチング周波数およびスイッチングタイミングをデジタル制御とアナログ制御との間で同期させたり、任意の位相角を持たせたりする手法がない。
本発明は斯かる問題点を鑑みてなされたものであり、その目的とするところは、スイッチング周波数およびスイッチングタイミングをデジタル制御とアナログ制御との間で関連付けることができる多出力型の電源システムを提供する点にある。
本発明に係る電源システムは、上記の目的を達成するため、次のように構成される。
本発明に係る電源システムは、複数のスイッチング電源装置が組み合わされて構成された多出力型の電源システムであって、デジタル信号の制御でＰＷＭ信号を生成するデジタル制御回路と、アナログ信号の制御で前記ＰＷＭ信号を生成するアナログ制御回路と、前記デジタル制御回路及び前記アナログ制御回路に対応してそれぞれ設けられ、前記ＰＷＭ信号よってオンオフ制御されるスイッチング素子を備えた出力回路と、前記デジタル制御回路からのタイミング信号に基づいてクロックパルスを生成するクロックジェネレータと、前記クロックパルスと同期して、前記アナログ制御回路で前記ＰＷＭ信号の生成に用いるキャリア信号を生成する全体発振回路と、を備えることを特徴とする。
本発明の電源システムは、デジタル制御回路からのタイミング信号に基づいてアナログ制御回路でＰＷＭ信号が生成されるため、スイッチング周波数およびスイッチングタイミングをデジタル制御とアナログ制御との間で関連付けることができる。
本発明に係る電源システムの実施の形態の構成を示す図である。 アナログ制御ブロックへの信号伝達例を示す図である。 アナログ制御ブロックへのその他の信号伝達例を示す図である。
以下に、本発明の好適な実施の形態を添付図面に基づいて説明する。
本実施の形態の電源システム１は、複数のスイッチング電源装置が組み合わされて構成された多出力型である。電源システム１は、図１を参照すると、ｎ台のデジタル制御回路２１～２ｎと、ｍ台のアナログ制御回路３１～３ｍと、ｎ＋ｍ台の出力回路４１～４ｎ＋ｍとを備える。ｎ、ｍは、１以上の整数である。
デジタル制御回路２１～２ｎは、ＡＤＣ(デジタルアナログ変換器)２１と、記憶部２２と、ＤＳＰ(デジタル信号処理装置)２３と、ＰＷＭ信号生成部２４と、をそれぞれ備える。
ＡＤＣ２１は、フィードバック電圧ＦＢをデジタル値に変換してＤＳＰ２３に入力する。記憶部２２は、プログラムや基準電圧Ｖｒｅｆ等の各種パラメータが記憶される。ＤＳＰ２３は、記憶部１８のプログラムを実行することで動作する。ＤＳＰ２３は、デジタル値に変換化されたフィードバック電圧ＦＢと基準電圧Ｖｒｅｆのパラメータとを比較することで、ＰＷＭ信号のオンデューティの指令値を生成してＰＷＭ信号生成部２４に入力する。ＰＷＭ信号生成部２４は、指令値に応じたＰＷＭ信号を生成して出力する。
アナログ制御回路３１～３ｍは、基準電圧生成回路３１と、アンプ３２と、コンパレータ３３と、発振回路(ＯＳＣ)３４と、をそれぞれ備える。
基準電圧生成回路３１は、基準電圧Ｖｒｅｆを生成してアンプ３２の非反転入力端子に入力する。アンプ３２は、反転入力端子に入力されるフィードバック電圧ＦＢと基準電圧Ｖｒｅｆとの誤差増幅信号を生成してコンパレータ３３の非反転入力端子に入力する。発振回路３４は、ノコギリ波、三角波等のキャリア信号を生成してコンパレータ３３の反転入力端子に入力する。コンパレータ３３は、誤差増幅信号とキャリア信号とを比較し、この比較結果がＰＷＭ信号として出力する。
出力回路４１～４ｎ＋ｍは、デジタル制御回路２１～２ｎ及びアナログ制御回路３１～３ｍに対応してそれぞれ設けられている。出力回路４１～４ｎ＋ｍは、ドライバ４１と、スイッチング素子４２と、平滑回路４３と、を備える。
スイッチング素子４２は、入力電圧をスイッチングするＭＯＳＦＥＴ等のパワートランジスタである。スイッチング素子４２のオンオフは、ドライバ４１を介して入力されるＰＷＭ信号よって制御される。スイッチング素子４２によってスイッチングされた入力電圧は、平滑回路４３によって平滑され、所望の出力電圧が得られる。この出力電圧の分圧がフィードバック電圧ＦＢとしてフィードバックされる。
電源システム１は、クロックジェネレータ５と、全体発振回路(全体ＯＳＣ)６と、位相制御回路７と、を備える。
デジタル制御回路２１～２ｎ及びクロックジェネレータ５は、デジタル信号で制御するデジタル制御ブロックである。アナログ制御回路３１～３ｍ、全体発振回路６及び位相制回路７は、アナログ信号で制御するアナログ制御ブロックである。
クロックジェネレータ５は、デジタル制御回路２１～２ｎのシステムクロックや、ＰＷＭ信号生成部２４やＧＰＩＯ（General-purpose input/output）など周辺モジュールからのイベント信号をタイミング信号として受け取る。クロックジェネレータ５は、入力されたタイミング信号を任意の比率で分周したり遅延させたりしたクロックパルスを生成し、図２に矢印Ａで示すように、アナログ制御ブロック側に供給する。クロックパルスは、システムクロックやイベント信号を元に分周や遅延を加えた信号である。
全体発振回路６は、クロックジェネレータ５からのクロックパルスの立ち上がりエッジと同期してＰＷＭ信号の生成に用いるキャリア信号（ノコギリ波、三角波等）を生成し、図２に矢印Ｂで示すように、位相制御回路７に入力する。
位相制御回路７は、入力されるキャリア信号と同位相の位相信号や、入力されるキャリア信号の位相を所定量シフトさせた位相信号を生成し、図２に矢印Ｃで示すように、アナログ制御回路３１～３ｍのそれぞれの発振回路３４に入力する。図２で示す例では、アナログ制御回路３１～３３に同位相の位相信号が、アナログ制御回路３４～３ｍに位相を所定量ずつシフト（例えば、ｍ＝9でアナログ制御回路３４～３ｍが６個である場合、６０°ずつシフト）させた位相信号がそれぞれ入力されている。
アナログ制御回路３１～３３のそれぞれのコンパレータ３３は、同位相の位相信号によって同位相のキャリア信号を出力する。同位相のキャリア信号に基づいて生成されたＰＷＭ信号によって、出力回路４ｎ＋１～４ｎ＋３のスイッチング素子４２は、スイッチング周波数およびスイッチングタイミングが同期し、スイッチングビートを抑制できる。
アナログ制御回路３４～３ｍのそれぞれのコンパレータ３３は、位相を所定量ずつシフトさせた位相信号によって位相が所定量ずつシフトさせたキャリア信号を出力する。位相が所定量ずつシフトさせたキャリア信号に基づいて生成されたＰＷＭ信号によって、出力回路４ｎ＋４～４ｎ＋ｍのスイッチング素子４２は、スイッチングタイミングが分散され、ノイズを低減できる。
なお、全体発振回路６のキャリア信号は、図３に示すように、アナログ制御回路３１～３３のそれぞれの反転入力端子に直接入力しても良い。この場合、発振回路３４は、省略しても良く、機能を停止させても良い。
以上説明したように、本実施の形態は、複数のスイッチング電源装置が組み合わされて構成された多出力型の電源システム１であって、デジタル信号の制御でＰＷＭ信号を生成するデジタル制御回路２１～２ｎと、アナログ信号の制御でＰＷＭ信号を生成するアナログ制御回路３１～３ｍと、デジタル制御回路２１～２ｎ及びアナログ制御回路３１～３ｍに対応してそれぞれ設けられ、ＰＷＭ信号よってオンオフ制御されるスイッチング素子４２を備えた出力回路４１～４ｎ＋ｍと、デジタル制御回路２１～２ｎからのタイミング信号に基づいてクロックパルスを生成するクロックジェネレータ５と、クロックパルスと同期して、アナログ制御回路３１～３ｍでＰＷＭ信号の生成に用いるキャリア信号を生成する全体発振回路６とを備える。
この構成により、デジタル制御回路２１～２ｎからのタイミング信号に基づいてアナログ制御回路３１～３ｍでＰＷＭ信号が生成されるため、スイッチング周波数およびスイッチングタイミングをデジタル制御とアナログ制御との間で関連付けることができる。また、スイッチングビートは、スイッチング周波数およびスイッチングタイミングが同期することで抑制される。さらに、クロックジェネレータ５は、タイミング信号を任意の比率で分周してクロックパルスを生成でき、アナログ制御回路３１～３ｍのキャリア周波数を任意に変更できる。
さらに、本実施形態において、全体発振回路６で生成されたキャリア信号の位相を所定量シフトさせた位相信号を生成する位相制御回路７を備え、アナログ制御回路３１～３ｍは、位相信号に基づくキャリア信号を生成する発振回路３４を備える。
この構成により、位相が所定量ずつシフトさせたキャリア信号に基づいて生成されたＰＷＭ信号によって、出力回路４ｎ＋４～４ｎ＋ｍのスイッチング素子４２は、スイッチングタイミングが分散され、ノイズを低減できる。
さらに、本実施形態において、タイミング信号は、デジタル制御回路２１～２ｎのシステムクロックやイベント信号である。
この構成により、デジタル制御回路２１～２ｎのシステムクロックやイベント信号をアナログ制御回路３１～３ｍにスイッチング周波数およびスイッチングタイミングを通知するタイミング信号として用いることができる。
なお、本発明が上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変更され得ることは明らかである。また、上記構成部材の数、位置、形状等は上記実施の形態に限定されず、本発明を実施する上で好適な数、位置、形状等にすることができる。なお、同一構成要素には、各図において、同一符号を付している。
１ 電源システム
２１～２ｎ デジタル制御回路
３１～３ｍ アナログ制御回路
４１～４ｎ＋ｍ 出力回路
５ クロックジェネレータ
６ 全体発振回路(全体ＯＳＣ)
７ 位相制御回路
２１ ＡＤＣ(デジタルアナログ変換器)
２２ 記憶部
２３ ＤＳＰ(デジタル信号処理装置)
２４ ＰＷＭ信号生成部
３１ 基準電圧生成回路
３２ アンプ
３３ コンパレータ
３４ 発振回路(ＯＳＣ)
４１ ドライバ
４２ スイッチング素子
４３ 平滑回路

Claims (5)

  1. 複数のスイッチング電源装置が組み合わされて構成された多出力型の電源システムであって、
    デジタル信号の制御でＰＷＭ信号を生成するデジタル制御回路と、
    アナログ信号の制御で前記ＰＷＭ信号を生成するアナログ制御回路と、
    前記デジタル制御回路及び前記アナログ制御回路に対応してそれぞれ設けられ、前記ＰＷＭ信号よってオンオフ制御されるスイッチング素子を備えた出力回路と、
    前記デジタル制御回路からのタイミング信号に基づいてクロックパルスを生成するクロックジェネレータと、
    前記クロックパルスと同期して、前記アナログ制御回路で前記ＰＷＭ信号の生成に用いるキャリア信号を生成する全体発振回路と、を備えることを特徴とする電源システム。
  2. 前記全体発振回路で生成された前記キャリア信号の位相を所定量シフトさせた位相信号を生成する位相制御回路を備え、
    前記アナログ制御回路は、前記位相信号に基づく前記キャリア信号を生成する発振回路を備えることを特徴とする請求項１に記載の電源システム。
  3. 前記タイミング信号は、前記デジタル制御回路のシステムクロックであることを特徴とする請求項１又は２に記載の電源システム。
  4. 前記タイミング信号は、前記デジタル制御回路のイベント信号であることを特徴とする請求項１又は２に記載の電源システム。
  5. 前記クロックジェネレータは、前記デジタル制御回路のシステムクロックやイベント信号を元に分周や遅延を加えた前記クロックパルスを生成することを特徴とする請求項１に記載の電源システム。
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