KR101116412B1 - 광트랜지스터, 이미징 장치 및 광트랜지스터 동작 방법 - Google Patents
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Abstract
광트랜지스터는 장벽(26)에 의해 소스(28)로부터 이격된 활성 영역(24)을 갖는다. 드레인(20)은 활성 영역(24)으로부터 측방향으로 이격된다. 활성 영역에 입사된 광은 전자-홀 쌍을 생성한다. 홀은 장벽에서 축적되어, 전자에 대한 유효 장벽 높이를 조정한다. 그 후, 장벽을 낮추는 게이트 리세트 전압이 게이트(4)에 인가되어, 홀이 이탈하도록 허용한다.
Description
본 발명은 광트랜지스터(phototransistor) 및 그러한 광트랜지스터의 동작 방법에 관한 것이다.
광트랜지스터는 일반적으로 광학 정보를 검출하며, 특히 낮은 광 레벨을 검출하는데 유용하다.
바이폴라 광트랜지스터는 입사 광에 의해 생성된 광전류(photocurrent)를 증폭하는 광트랜지스터의 전형적인 예이다. 바이폴라 트랜지스터는, 그 출력이 인터페이스하기에 용이한 고임피던스 전류 소스이기 때문에, 우수한 출력 특성을 갖는다. 불행히도, 이미저(imager)에서 이용되는 것과 같은, 소위 대면적 기법(large area technology)에 대해 적합하고 비결정 실리콘 또는 폴리실리콘에서 우수한 성능을 갖는 바이폴라 트랜지스터를 제조하는 것은 어려운 것이다.
박막 광트랜지스터가 존재하며, 통상적인 박막 광트랜지스터가 도 1에 도시되어 있다. 전형적으로 유리 또는 플라스틱으로 된 기판(2)상에 구조가 형성된다. 게이트(4)가 기판상에 형성되고, 그 전체 표면은 게이트 절연체(6) 및 반도체(8)의 층으로 덮여진다. 반도체(8)는 광감지(photosensitive layer)층으로서 기능하며, 전형적으로 도핑된 비결정 실리콘(a-Si:H)이다. 강도핑층(12) 및 금속 콘택트(14)로 형성된 소스 콘택트(10)가 한쪽 단부에 형성되고, 강도핑층(12) 및 금속 콘택트(14)를 또한 갖는 유사한 드레인 콘택트(16)가 디바이스의 다른쪽 단부에 형성된다. 예를 들면, 질화물로 된 보호층(18)은 구조를 보호한다.
a-Si:H 층(8)의 저항은 광이 없는 경우에 높으며, 이러한 높은 저항은, 소스(10), 게이트(4) 및 드레인(16)에 의해 형성된 트랜지스터를 통하는 전류를 매우 낮은 레벨로 감소시킨다.
디바이스가 조명될 때, 전자-홀 쌍이 a-Si:H 층(8)에 생성되며, 이것은 트랜지스터의 저항을 매우 크게 감소시킴으로써, 적절한 전압을 게이트(4)에 인가하여 트랜지스터를 스위칭 온하는 경우에 전류를 증가시킨다.
그러나, 그러한 종래 기술의 광트랜지스터는, 광자(photon)당 단지 하나의 전자 및 하나의 홀만을 생성하기 때문에, 감도가 매우 높은 것은 아니다. 이것은 높은 광 레벨이 요구됨을 의미한다.
따라서, 대면적 및/또는 박막 회로내에 집적될 수 있는 개선된 광트랜지스터에 대한 필요성이 존재한다.
발명의 개요
본 발명에 따르면, 광트랜지스터가 제공되며, 그러한 광트랜지스터는,
광감지 반도체층과,
광활성층(photo-active layer) 아래 또는 위에서 반도체층의 활성 영역에 걸쳐 연장되는 장벽층과,
장벽층 아래 또는 위에서 반도체층의 활성 영역으로부터 측방향으로 이격된 드레인 영역과,
드레인 영역에 접속된 드레인 콘택트와,
광활성층에 대해 장벽층의 다른 측면상의 소스층과,
장벽층에 대해 반도체의 광감지층의 반대 측면상에 위치하며, 장벽층과 측방향으로 중첩되어, 장벽층의 장벽 높이를 제어함으로써, 소스층과 활성 영역간의 전자 및 홀의 도전을 제어하는 게이트층과,
게이트층과 반도체층 사이의 게이트 절연체층을 포함하되,
이러한 구조는 광트랜지스터상에 입사된 광이 활성 영역에 도달하여, 활성 영역에서 전자 홀 쌍을 생성하도록 하고, 홀이 장벽에 축적되어 유효 장벽 높이를 변경시킴으로써, 활성 영역을 통과하는 소스와 드레인간의 전류 흐름을 변경시킨다.
이용중에, 광트랜지스터는 장벽 높이를 낮추어, 게이팅된 트랜지스터를 통한 전류를 현저히 증가시킨다. 따라서, 트랜지스터는 낮은 광 레벨에서의 동작을 허용하는 큰 이득을 갖는다.
따라서, 기본적인 개념은 활성 영역에서 생성된 캐리어에 의해 변경되는 유효 장벽 높이를 갖는 소스 장벽을 구비한 소스 게이팅된 트랜지스터(source gated transistor)를 이용하는 것이다. 소스 게이팅된 트랜지스터는 Shannon 및 Gerstner에 의한, "Source-Gated Thin Film Transistor", IEEE Electron Device Letters Vol. 24, No. 6, June 2003의 논문에 기술되어 있다. 이들 종래의 트랜지스터는 광감지성이 아니며, 장벽 높이를 변경하도록 형성된 전하를 이용하지 않고, 그 대신, 그러한 종래의 디바이스에서는 게이트에 의해서만 장벽이 제어된다.
이러한 개념은 GadelRab에 의한, "The Source-Gated Amorphous Silicon Photo-Transistor", IEEE Electron Devices Vol. 44, No. 10, October 1997의 논문에 기술된 개념과 다르지만, 각각의 저자가 2개의 구조에 대해 채택한 명칭은 유사하다. GadelRab의 논문에서는, 장벽이 존재하지 않으며, 트랜지스터는 종래의 TFT 광트랜지스터와 동일한 방식으로 동작한다.
바람직하게, 전자에 대한 유효 장벽 높이는 밴드 갭의 절반보다 낮을 수 있으며, 따라서 홀에 대한 장벽 높이는 전자에 대한 장벽 높이보다 높아, 디바이스에 홀을 유지시킨다.
실시예에서, 본 발명에 따른 구조는 홀이 전자보다 큰 유효 질량(a higher effective mass)을 가지므로, 장벽을 통해서 소스층으로의 터널링이 전자보다 덜하다는 사실을 이용한다. 이 경우, 전자는 회로를 통해 소스로부터 드레인으로 흐를 수 있고, 홀은 장벽에 축적됨으로써, 장벽 높이를 효율적으로 낮추게 된다.
디바이스는 사전결정된 프레임 시간에 걸쳐 사전결정된 프레임 게이트 전압을 가진 광 검출기(light detector)로서 동작할 수 있고, 장벽은 그러한 사전결정된 프레임 게이트 전압에서 장벽 높이를 가지며, 그에 따라 활성 영역을 조명함으로써 생성된 홀이 장벽을 통과하여 소스층 쪽으로 전달되도록 하는 시상수(time constant)는 프레임 시간보다 크게 되지만, 전자가 장벽을 통과하여 소스층으로부터 활성 영역으로 전달되도록 하는 시상수는 프레임 시간보다 작게 된다.
디바이스는, 광에 의해 생성된 홀이 각각의 프레임 시간에 걸쳐 장벽에 저장되는 전하 저장 모드로 동작할 수 있다.
각각의 프레임 시간의 끝에서, 장벽 높이를 낮추어 홀이 소스층으로 주입될 수 있도록 게이트 전압 펄스를 제공함으로써 홀이 분산될 수 있다.
광트랜지스터는 대면적 기법에 특히 적합하며, 박막 전자 장치와의 집적에도 적합하다. 광트랜지스터는, 예를 들면, X선 검출기, 복사기 및 이미지 증배관(image intensifier)에서 이용될 수 있다.
실시예에서, 소스층은 제 1 도전 타입을 갖도록 도핑된 반도체의 층이며, 장벽층은 제 1 도전 타입과는 반대의 제 2 도전 타입을 갖도록 도핑된 반도체층이다.
광이 장벽 및 활성 영역에 도달하는 것을 여전히 허용하면서 소스층에 접속하기 위해, 광트랜지스터는 소스층에 접속된 투명 소스 전극을 포함할 수 있다.
대안적인 실시예에서, 장벽층은 매우 얇은 (5㎚ 미만의) 절연 장벽층일 수 있다. 소스층은 투명 소스 전극일 수 있다.
광도전성층(photoconductive layer)의 반도체는 비단결정(non single-crystal) 반도체, 예를 들면, 도핑된 비결정 실리콘 또는 폴리실리콘일 수 있다.
본 발명의 다른 양상은 전술한 광트랜지스터를 동작하는 방법에 관한 것이며, 그러한 방법은,
(a) 게이트에 양의 리세트 펄스를 인가하여, 광활성층에 축적된 홀이 소스 콘택트 영역에 주입되도록 하는 단계와,
(b) 프레임 기간 동안 게이트에 프레임 게이트 전압을 인가하는 단계?프레임 게이트 전압은 활성 영역에서 조명에 의해 생성된 임의의 전자가 장벽을 통과할수 있게 하며, 활성 영역에서 조명에 의해 생성된 임의의 홀이 광활성층의 장벽에 축적될 수 있게 하며, 그에 따라 전자에 대한 장벽의 영향이 효율적으로 감소되고, 전자 전류가 증가됨?와,
(c) 소스-드레인 전류를 조명의 측정치로서 판독하는 단계를 포함한다.
본 방법은 단계 (a) 내지 (c)를 반복하여, 일련의 프레임 기간들에 걸쳐서의 조명을 측정하는 단계를 더 포함할 수 있다.
또한, 본 발명은 단일의 기판 위에 배열된 선행하는 청구항 중 어느 한 항에 따른 광트랜지스터의 어레이를 포함하는 광트랜지스터 어레이에 관한 것이다.
그 어레이는 기판상의 박막 전자 장치를 더 포함할 수 있다.
이제, 첨부 도면을 참조하면서, 단지 예를 통해, 본 발명의 실시예를 설명할 것이다.
도 1은 종래 기술의 광트랜지스터를 도시한다.
도 2는 본 발명의 제 1 실시예의 단면을 도시한다.
도 3은 제 1 게이트 전압이 인가된 본 발명의 제 1 실시예의 대역도를 도시한다.
도 4는 제 2 게이트 전압이 인가된 본 발명의 제 1 실시예의 대역도를 도시한다.
도 5는 본 발명의 제 2 실시예의 단면을 도시한다.
도 6은 제 1 게이트 전압이 인가된 본 발명의 제 2 실시예의 대역도를 도시한다.
도 7은 제 2 게이트 전압이 인가된 본 발명의 제 2 실시예의 대역도를 도시한다.
도 8은 기판상의 전자 장치와 집적된 광트랜지스터의 어레이를 도시한다.
도면들은 개략적인 것이며, 실제 축적으로 도시되지 않음을 주지해야 한다. 특히, 층들의 두께는 많은 경우에 있어서 과장된다.
도 2를 참조하면, 유리 또는 플라스틱의 기판(2)이 제공된다. 게이트층(4)이 기판상에 형성되고, 그 전체 표면은 실리콘 질화물의 게이트 절연체층(6)으로 덮여진다. 그 위에는 광감지성 반도체층(8)이 제공되며, 본 예에서, 반도체층(8)은 비결정 실리콘(a-Si:H)을 포함한다. 광감지성 반도체층(8)의 드레인 영역(20)은 n 타입으로 강도핑되며, 드레인 콘택트(22)는 드레인 영역(20)에 대한 접속을 제공한다.
강도핑된 p 타입 물질의 얇은 장벽층(26)이 광감지성 반도체층(8)의 활성 영역(24)상에 형성되며, n 타입으로 도핑된 소스층(28)이 얇은 장벽층(26)상에 형성된다. 투명 소스 전극(30)이, 소스층(28)에 접속되도록 형성된다. 본 예에서, 소스 전극은 인듐 주석 산화물로 이루어진다.
특정 실시예에서, 최종 디바이스의 활성 영역(24)에서 증착된 반도체층(8)은, 비도핑되거나 또는 약도핑되며, 0.25㎛의 두께를 갖는다. p 타입 장벽층(26)은 1019cm-3 p+로 도핑되고, 30㎚의 두께를 가지며, 소스 영역(28)에서의 도핑은 1021cm-3 n+이고, 그의 두께는 50㎚이다.
당업자라면 알 수 있듯이, 이들 파라미터는 다소 변경될 수 있다. 특히, 반도체층의 두께는, 예를 들면, 기존 프로세스에 적합하도록 적응될 수 있으며, 실시예에서, 두께는 0.01㎛ 내지 10㎛, 바람직하게는 0.1㎛ 내지 1㎛일 수 있다. 장벽층 두께는, 예를 들면, 10 내지 100㎚ 범위일 수 있으며, 소스층 두께는 10㎚ 내지 1㎛ 범위일 수 있다. p+ 층에서의 도핑은, 예를 들면, 1018cm-3 이상일 수 있고, 소스 영역에서 n+ 도핑은 1018cm-3 이상일 수 있다.
절연체(32)가 소스층 위의 소스 전극 부근에 제공된다. 절연체는 소스층(28) 및 장벽층(26)의 에지들 위 및 반도체층(8)의 활성 영역(24)의 위에서 연장된다. 도시된 구조는 활성 영역(24)의 두 측면상에 드레인 영역(20)을 갖지만, 대안적인 실시예에서, 드레인 영역(20)은 활성 영역(24)의 단지 한 측면상에만 제공될 수 있다.
이용중에, 도 3에 도시된 바와 같이, 사전결정된 양의 프레임 게이트 전압 Vg가 게이트(4)에 인가되어, 도 3의 대역도가 되도록 한다. 장벽층(26)은, 대역도에 나타낸 바와 같이, 전자 및 홀의 운반에 대한 장벽을 형성한다.
광트랜지스터상에 입사된 광은 투명 소스 전극(30), 얇은 소스층(28) 및 장벽층(26)을 통과하여 활성 영역(24)에 도달한다. 활성 영역에서, 입사광은 전자-홀 쌍을 생성한다. 전자 전류는 장벽을 통해 소스로부터 드레인으로 전달되며, 활성 영역(24)에서 생성된 전자 캐리어는 활성 영역(24)에서의 그 전류를 드레인 영역(20)으로 운반한다.
프레임 게이트 전압은, 전자에 대한 큰 장벽이 존재하도록 선택되며, 그에 따라 백그라운드 누설 전류(background leakage current) 및 홀에 대한 큰 잠재적 웰을 최대화시킨다. 광에 의해 생성된 홀(38)은 장벽 영역(26)내로 드리프팅(drafting)되어, 그곳에서 트랩핑(trapping)된다. 장벽에서의 이러한 양의 전하의 축적은, 장벽층(26)에서의 음으로 대전된 이온화 억셉터(negatively charged ionized acceptor)를 보상하여, 유효 장벽 높이를 감소시키고, 활성 영역을 통해 소스와 드레인 사이에 흐르는 전자의 전류를 증가시키는 효과를 갖는다. 따라서, 적은 수의 전자 홀 쌍이 전류에 대해 큰 영향을 미치는 효과를 갖는다. 따라서, 디바이스는 큰 이득을 갖게 된다.
디바이스는 프레임 기간 동안 전하를 축적하는 이러한 전하 저장 모드로 동작한다. 이러한 기간의 끝에서, 디바이스를 통한 전류는 입사 조명의 측정치를 제공한다. 제 1 근사화에 대해, 전류는 프레임 기간 동안의 광 세기에 지수적으로 의존할 것이다.
그러한 구성은 장벽에 의해 전류가 대부분 결정되기 때문에, 전류가 드레인 전압에 대해 둔감하다는 커다란 이점을 갖는다. 이것이 의미하는 것은 광트랜지스터의 출력이 고임피던스 전류 소스로서, 광트랜지스터가, 전자 회로와 인터페이스하기 쉽다는 것이다.
프레임 시간이 지난 후, 큰 양의 리세트 전압 펄스 Vgr이 도 4에 도시된 바와 같이 게이트에 인가되며, 이것은 장벽(26)에 축적된 홀(38)이 장벽을 쉽게 가로질러 소스 영역(28)으로 전달되는 레벨로 장벽의 높이를 감소시킨다. 따라서, 본 발명에 따른 구성에서는, 축적된 홀을 단시간에 확산시키고, 그것을 리세트하여, 빈번한 측정이 행해질 수 있게 된다.
리세트 전압 펄스 이후에, 게이트상의 전압은 사전결정된 프레임 전압으로 리턴되고, 다음 프레임 기간이 시작된다.
도 5 내지 7에 도시된 제 2 실시예에서, 장벽은, 폴리실리콘인 광감지층(8)의 활성 영역(24)상에 형성된 얇은 절연층(40)에 의해 형성된다. 얇은 절연층(40)은 절연층(32)에서의 개구부에 형성된다. 투명 금속 소스 콘택트층(42)은 장벽층(40) 위에 형성된다. 장벽은 특정 예에서, 과산화수소에서의 보일링(boiling)에 의해 폴리실리콘층(8)을 산화하여 형성된 얇은 층이다. 전형적으로, 장벽은 약 2㎚ 두께일 것이다. 제 1 실시예에서와 같이, 게이트(4)는 게이트 절연체(6)에 의해 활성 영역으로부터 이격된다.
이용중에, 홀의 보다 큰 질량이 의미하는 것은, 홀이 전자보다는, 장벽을 통해서 훨씬 덜 터널링하여, 홀이 절연 장벽(40)에 인접한 활성 영역(24)에 축적된다는 것이다. 이들 축적된 홀은 산화물을 가로질러 전계를 증가시키는 효과를 가지므로, 소스 콘택트(42)로부터 반도체층(8)으로의 얇은 장벽을 통한 전자 터널링의 가능성을 증가시키게 된다.
따라서, 디바이스의 동작은 도 6 및 7에 도시된 바와 같이, 제 1 실시예에서와 같이 진행되며, 도 6 및 7은 프레임 게이트 전압 Vg(도 6)와 리세트 게이트 전압 Vgr(도 7)에서의 대역도를 도시한다. 게이트상의 양의 전압을 증가시키면, 얇은 절연막(40)을 가로지르는 전계가 증가되고, 유효 장벽 높이가 감소된다.
본 실시예에서, 조명에 의해 생성된 전자-홀 쌍의 홀(38)은 장벽(40)에서 축적되어, 전계를 증가시키고, 따라서, 절연체를 통해 터널링할 수 있는 전자의 수가 증가되므로, 전자에 대한 유효 장벽 높이가 감소된다. 큰 양의 전압이 게이트에 인가되는 경우, 큰 전계가 생성되고(도 7), 홀이 절연체를 통해 소스 콘택트(40)로 또한 터널링할 수 있어, 디바이스를 리세트시키게 된다.
당업자라면 이해할 수 있듯이, 장벽은 모든 홀이 자신을 가로지르는 것을 완전하게 방지하지 못하며, 모든 전자가 자신을 가로지르도록 허용할 것이다. 그러나, 장벽을 가로지르는 전자 및 홀의 차별적인 기능이 의미하는 것은, 전자가 장벽을 가로지르도록 하는 시상수가 프레임 시간보다 작고, 홀이 장벽을 가로지르도록 하는 시상수가 프레임 시간보다 크도록 장벽 높이 및 사전 결정된 전압이 선택될 수 있다는 것이다. 이러한 방식에서는, 홀이 축적되는 경향이 있는 반면, 전자는 전류를 전달할 수 있다.
도 8에 도시된 바와 같이, 본 발명에 따른 광트랜지스터(60)의 어레이(62)는, 광트랜지스터(60)에 접속된 박막 전자 회로(64)와 함께 기판상에 제공될 수 있다. 회로의 정확한 특성은 응용에 의존할 수 있다.
본 발명에 따른 광트랜지스터는 대면적 기법 및 대면적 이미징 장치에 특히 적합하다. 그것의 응용으로는 X선 검출기, 복사기 및 이미지 증배관이 포함된다.
당업자라면, 본 발명의 대안적인 구현이 가능함을 이해할 것이다. 예를 들어, 임의의 적절한 반도체가, 가변적인 타입의 비단결정 반도체를 포함하는 활성층으로서 이용될 수 있다. 게이트가 활성층 아래가 아닌, 활성층 위에 형성될 수 있으며, 마찬가지로, 소스 콘택트(30) 또는 소스 전극(40)은 소스 위가 아닌, 소스 아래에 위치될 수 있다. 다른 절연층, 패시베이션층 및 다른 보호층이 소정의 위치들에 제공될 수 있으며, 필요한 경우, 다양한 프로세스에 적합한 방법을 이용한다.
투명한 특정 층들은, 필요한 경우 변경될 수 있으며, 특히 장벽 위의 상부 콘택트가 투명할 것을 요구하는 대신에 입사광이 기판을 통해 활성 영역에 도달하도록 투명 기판을 이용할 수 있다.
당업자라면 이해할 수 있듯이, 특정 장벽 높이 및 사전결정된 게이트 전압은 가변적인 응용에 적합하도록 조절될 수 있다.
Claims (16)
- 광트랜지스터(phototransistor)에 있어서,활성 영역을 포함하는 광감지(photo-sensitive) 반도체층과,소스층과,상기 반도체층의 상기 활성 영역과 상기 소스층 사이에 배치된 장벽층과,상기 반도체층의 상기 활성 영역의 측방향에 배치된 드레인 영역과,상기 장벽층의 장벽 높이를 제어함으로써, 상기 소스층과 상기 활성 영역 사이의 전자 및 홀의 도전(conduction)을 제어하도록 구성된 게이트층과,상기 게이트층과 상기 반도체층의 상기 활성 영역 사이의 게이트 절연체층을 포함하고,상기 활성 영역은 상기 게이트층과 상기 장벽층 사이에 배치되는광트랜지스터.
- 제 1 항에 있어서,상기 소스층은 제 1 도전성 타입을 갖도록 도핑된 반도체의 층이고, 상기 장벽층은 상기 제 1 도전성 타입과는 반대인 제 2 도전성 타입을 갖도록 도핑된 반도체층인광트랜지스터.
- 제 1 항에 있어서,상기 소스층에 접속된 투명 소스 전극을 더 포함하는광트랜지스터.
- 제 1 항에 있어서,상기 장벽층은 절연 장벽층인광트랜지스터.
- 제 4 항에 있어서,상기 소스층은 투명 소스 전극인광트랜지스터.
- 제 1 항에 있어서,상기 반도체층은 도핑된 비결정 실리콘의 층인광트랜지스터.
- 제 1 항에 있어서,전자에 대한 상기 장벽층의 유효 장벽 높이는 상기 장벽층의 밴드 갭(band gap)의 절반보다 높은광트랜지스터.
- 이미징 장치(imaging device)로서,상기 이미징 장치는 단일 기판위에 배열된 광트랜지스터들의 어레이를 포함하고,상기 광트랜지스터의 각각은,활성 영역을 포함하는 광감지 반도체층과,소스층과,상기 반도체층의 상기 활성 영역과 상기 소스층 사이에 배치된 장벽층과,상기 반도체층의 상기 활성 영역의 측방향에 배치된 드레인 영역과,상기 장벽층의 장벽 높이를 제어함으로써, 상기 소스층과 상기 활성 영역 사이의 전자 및 홀의 도전(conduction)을 제어하도록 구성된 게이트층과,상기 게이트층과 상기 반도체층의 상기 활성 영역 사이의 게이트 절연체층을 포함하며,상기 활성 영역은 상기 게이트층과 상기 장벽층 사이에 배치되는이미징 장치.
- 제 8 항에 있어서,상기 기판상의 박막 전자 장치를 더 포함하는이미징 장치.
- 제 8 항에 있어서,상기 소스층은 제 1 도전성 타입을 갖도록 도핑된 반도체의 층이고, 상기 장벽층은 상기 제 1 도전성 타입과는 반대인 제 2 도전성 타입을 갖도록 도핑된 반도체층인이미징 장치.
- 제 8 항에 있어서,상기 광트랜지스터의 각각은 상기 소스층에 접속된 투명 소스 전극을 더 포함하는이미징 장치.
- 제 8 항에 있어서,상기 장벽층은 절연 장벽층인이미징 장치.
- 제 12 항에 있어서,상기 소스층은 투명 소스 전극인이미징 장치.
- 제 8 항에 있어서,상기 반도체층은 도핑된 비결정 실리콘의 층인이미징 장치.
- 광트랜지스터의 동작 방법으로서,상기 광트랜지스터는, 활성 영역을 포함하는 광감지 반도체층과, 소스층과, 상기 반도체층의 상기 활성 영역과 상기 소스층 사이에 배치된 장벽층과, 상기 반도체층의 상기 활성 영역의 측방향에 배치된 드레인 영역과, 상기 장벽층의 장벽 높이를 제어함으로써, 상기 소스층과 상기 활성 영역 사이의 전자 및 홀의 도전(conduction)을 제어하도록 구성된 게이트층 - 상기 활성 영역은 상기 게이트층과 상기 장벽층 사이에 배치됨 - 과, 상기 게이트층과 상기 반도체층의 상기 활성 영역 사이의 게이트 절연체층을 포함하며,상기 동작 방법은,(a) 상기 장벽층에 축적된 홀이 상기 소스층내로 터널링(tunneling)되도록 상기 게이트층에 양의 리세트 펄스(positive reset pulse)를 인가하는 단계와,(b) 프레임 기간(a frame period) 동안 상기 게이트층에 프레임 게이트 전압을 인가하는 단계?상기 프레임 게이트 전압은 상기 활성 영역에서 조명에 의해 생성된 전자들로 하여금 상기 장벽층을 통과하도록 하지만, 상기 활성 영역에서 조명에 의해 생성된 홀들은 장벽층에서 축적되도록 함으로써, 전자에 대한 상기 장벽층의 유효 높이를 감소시킴?와,(c) 상기 조명의 측정치로서 소스-드레인 전류를 판독하는 단계를 포함하는광트랜지스터 동작 방법.
- 제 15 항에 있어서,일련의 프레임 기간들에 걸쳐서 상기 조명을 측정하기 위해 상기 단계 (a) 내지 (c)를 반복하는 단계를 포함하는광트랜지스터 동작 방법.
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