JP3089971B2

JP3089971B2 - 光電変換素子の駆動方法

Info

Publication number: JP3089971B2
Application number: JP07026324A
Authority: JP
Inventors: 裕康山田
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1995-01-20
Filing date: 1995-01-20
Publication date: 2000-09-18
Anticipated expiration: 2015-09-18
Also published as: JPH08204223A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、光電変換素子の駆動
方法に関し、さらに詳しくは、所謂ダブルゲート構造を
持つＭＯＳ型フォトセンサの駆動方法に係る。

【０００２】

【従来の技術】従来、この種の光電変換素子としては、
図８に示すように、例えばｉ型アモルファスシリコン
（ｉ−ａ−Ｓｉ）膜などの半導体層１およびこの半導体
層１に設けられた図示しないソース・ドレイン電極を挟
んでその（上下）両側にそれぞれ図示しないゲート絶縁
膜を介して前記半導体層１と対向する上部ゲート電極２
および下部ゲート電極３が設けられた、所謂ダブルゲー
ト構造のものが知られている。なお、前記ソース・ドレ
イン電極は、それぞれ、例えばリン（Ｐ）などのｎ型の
ドーパントが拡散された図示しないアモルファスシリコ
ン（ドープトアモルファスシリコン）層を介して半導体
層１に接続されている。この光電変換素子では、上部ゲ
ート電極２が光センス用ゲートとして用いられ、下部ゲ
ート電極３が読出し選択用ゲートとして用いられてい
る。また、上部ゲート電極２と半導体層１とがコプラナ
ー型の上部ＭＯＳトランジスタを構成し、下部ゲート電
極３と半導体層１とが逆スタガー型の下部ＭＯＳトラン
ジスタを構成している。

【０００３】以下、このような光電変換素子の動作、原
理を説明する。このダブルゲート構造の光電変換素子で
は、上部ゲート電極２に印加された強い負バイアスによ
りピンチオフされるｎ型チャネルが、上部ゲート電極２
下の半導体層１への光照射によって発生する正孔の蓄積
により変調されることで、光電変換を行っている。その
ため、暗時（暗い照度の光照射の時）は下部ＭＯＳトラ
ンジスタのオフ電流と同等の微小電流、明時（明るい照
射の光照射の時）はオン電流と同等の大きな信号電流が
得られる。上部ゲート電極２下に蓄積した正孔は、上部
ゲート電極２を正バイアスにすることで掃き出す（リセ
ットする）ようになっている。ところで、図８は光無照
射の状態で、上部ゲート電極２にセンスゲートバイアス
として−２０Ｖを印加し、かつ下部ゲート電極３に０Ｖ
を印加した状態を示している。この状態では、半導体層
１の上部ゲート電極２側から下部ゲート電極３側に向け
て空乏層４が広がり、下部ゲート電極３をゲートとする
下部ＭＯＳトランジスタのｎ型チャネルをピンチオフし
た状態となる。この状態では、上記したようにドレイン
電流Ｉ_DSは極めて小さい。

【０００４】次に、この状態で上部ゲート電極２側から
半導体層１に、例えば明るい照度（Ｌｘ₁）の光が入射
すると、上部ゲート電極２側の半導体層１のＳｉ−Ｓｉ
結合が励起され、新たに電子−正孔対が形成される。こ
こで形成された電子は微量であり、すぐに流れてしまう
ためドレイン電流には影響がない。このとき、上部ゲー
ト電極２には−２０Ｖが印加されているが、この電圧で
保持できる正孔の量は制限されている。つまり、すでに
形成された空乏層は、上部ゲート電極２下に正孔が蓄積
されることにより、図９に示すように、上部ゲート電極
２側に向けて後退してその深さが減少する。そして、こ
の状態で下部ゲート電極３に例えば１０Ｖを印加する
と、図１０に示すように下部ゲート電極３をゲートとす
る下部ＭＯＳトランジスタのｎ型チャネルに電流が流れ
て、出力Ｖ_OUtの値の変化により光検出が行われる。こ
のような従来の光電変換素子の駆動方法は、図１２のタ
イミングチャートに示すように、光センスゲートとして
の上部ゲート電極２の電圧（Ｖｔ）に、正孔蓄積用とし
ての高い負バイアス（センスゲートバイアス）と、読出
し後の正孔掃き出し（リセット）用としての正バイアス
との２値を用いている。また、読出し選択用ゲートとし
ての下部ゲート電極３の電圧（Ｖｂ）は、非選択時に０
Ｖが印加され、読出し選択時に１０Ｖの読出し選択信号
が供給されるようになっている。

【０００５】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の光電変換素子の駆動方法にあっては、上部ゲ
ート電極２の高い負バイアスによって形成される空乏層
を後退させる（打ち消す）だけの正孔発生量がなけれ
ば、下部ＭＯＳトランジスタにｎ型チャネルを形成する
ことができず、このため光検出（光電変換）できないと
いう問題があった。すなわち、図８に示した状態（セン
ス状態）で、図１１に示すように暗い照度（Ｌｘ₂）の
光を半導体層１に入射させた場合、図１２のタイミング
チャートに示す蓄積時間内では、暗い照度の光であるこ
とに起因して光入射による正孔の蓄積量が小さい。この
ため、図１１に示す空乏層が破線４Ａから実線４Ｂの位
置まで後退するのに時間がかかり、下部ゲート電極３に
読出し選択用信号として正電圧である例えば１０Ｖを高
照度で十分正孔を蓄積できる時間印加しても下部ＭＯＳ
トランジスタにｎ型チャネルを形成し得ずに、光電変換
が行えないという問題があった。

【０００６】また、低照度において明暗差を読み取る場
合と、全体が高照度の中で明暗差を読み出す場合とで
は、明暗のしきい値になるべき照度が異なるので、単位
時間当たりの正孔発生量が異なる。よって、蓄積時間を
調整する必要があった。これらの問題点を有するため、
従来の光電変換素子の駆動方法では、照度に応じて高感
度にしようとすると高速にスキャンできないという欠点
があった。又、上記問題点を解消するためキャリー時の
上部ゲート電極に印加する電圧を全体的に低減すると、
蓄積時間にチャネルが形成してしまいセンスできなくな
ってしまっていた。この発明は、低照度の環境下でも短
時間で明暗差を検出できる高感度な光電変換素子を提供
することを目的としている。

【０００７】

【課題を解決するための手段】そこで、請求項１記載の
発明は、半導体層および前記半導体層に設けられたソー
ス・ドレインを挟んでその両側にそれぞれゲート絶縁膜
を介して前記半導体層と対向するゲート電極が設けられ
ると共に、一方のゲート電極側から光が入射され、且つ
前記一方のゲート電極に、蓄積時間中に正孔を蓄積する
ための負のセンスゲートバイアス及び前記蓄積時間の前
に蓄積された正孔を掃き出すためのリセットバイアスが
印加され、他方のゲート電極にｎ型チャネルを形成する
ための読出し選択信号が供給される光電変換素子の駆動
方法において、読出し選択期間中に、前記他方のゲート
電極に印加される前記読出し選択信号は正電圧であり、
前記読出し選択期間中に、前記一方のゲート電極に対し
て、前記センスゲートバイアスと０Ｖとの中間の値のオ
フセットバイアスを印加することを、解決手段としてい
る。

【０００８】

【０００９】

【作用】この発明においては、読出し選択時に、一方の
ゲート電極に対して、読出し選択信号に同期して、セン
スゲートバイアスと０Ｖとの中間の値のオフセットバイ
アスを印加することにより、半導体層の一方のゲート電
極側から他方のゲート電極側に向けて形成された空乏層
を一方のゲート電極側に後退させる作用がある。このた
め、例えば明るくない照度の光が半導体層に入射しても
空乏層が後退して、他方のゲート電極をゲートとするＭ
ＯＳトランジスタにチャネルが形成でき、照度に応じた
ドレイン電流をすばやく流すことができる。かくして、
暗い照度の光入射で、半導体層に形成された空乏層へ正
孔が蓄積して、空乏層が一方のゲート電極側に後退する
のが遅い場合でも、一方のゲート電極にオフセットバイ
アス（センスゲートバイアスと０Ｖとの中間の値）を印
加することで空乏層の後退を早めることができ、光電変
換が可能となる。

【００１０】

【実施例】以下、この発明に係る光電変換素子の駆動方
法の詳細を図面に示す実施例に基づいて説明する。図１
は、本発明の駆動方法を適用する本実施例の光電変換素
子の断面構造を示す断面説明図である。同図中１０は、
本実施例の光電変換素子を示している。この光電変換素
子１０は、基本的に、一方のゲート電極としての上部ゲ
ート電極をゲートとするコプラナー型の上部ＭＯＳトラ
ンジスタと、他方のゲート電極としての下部ゲート電極
をゲートとする逆スタガー型の下部ＭＯＳトランジスタ
とを、半導体層を単一層にして組み合わせた構成となっ
ている。

【００１１】本実施例の光電変換素子の具体的な構造
は、図１に示すように、ガラス基板などの透明な絶縁性
基板１１の上に、他方のゲート電極としての下部ゲート
電極１２が形成されており、この下部ゲート電極１２お
よび絶縁性基板１１の上を覆うように、例えば窒化シリ
コン（ＳｉＮ）などからなる下部ゲート絶縁膜１３が形
成されている。この下部ゲート絶縁膜１３の上には、下
部ゲート電極１２と対向する位置に、真性のアモルファ
スシリコンでなる半導体層１４が形成されている。この
半導体層１４の両側には、同図に示すように、ソース電
極１５と、ドレイン電極１６とが設けられている。これ
らソース電極１５およびドレイン電極１６は、それぞれ
リン（Ｐ）などのドーパントが拡散されたドープトアモ
ルファスシリコンよりなるｎ⁺シリコン層１７、１８を
介して半導体層１４とオーミック接続されている。これ
ら半導体層１４、下部ゲート絶縁膜１３、下部ゲート電
極１２、ソース電極１５およびドレイン電極１６など
で、逆スタガー型の下部ＭＯＳトランジスタが構成され
ている。

【００１２】そして、上記したソース電極１５、ドレイ
ン電極１６、半導体層１４および絶縁性基板１１は、透
明な窒化シリコンからなる上部ゲート絶縁膜１９で覆わ
れている。この上部ゲート絶縁膜１９上には、上記した
下部ゲート電極１２と相対向する位置に、透明な導電性
材料からなる一方のゲート電極としての上部ゲート電極
２０が形成されている。なお、図示しないが、この上部
ゲート電極２０および上部ゲート絶縁膜１９を覆うよう
に、窒化シリコンからなる透明なオーバーコート膜が形
成されている。このようにして上部ゲート電極２０、上
部ゲート絶縁膜１９、半導体層１４、ソース電極１７お
よびドレイン電極１８などで、コプラナー型の上部ＭＯ
Ｓトランジスタが形成されている。この光電変換素子１
０は、上部ゲート電極２０側から光が入射され、この入
射光が上部ゲート電極２０および上部ゲート絶縁膜１９
を透過して、半導体層１４に入射するようになってい
る。

【００１３】次に、このような光電変換素子１０の駆動
方法を説明する。本実施例では、図２のタイミングチャ
ートに示すように、下部ゲート電極１２に供給する読出
し選択信号に同期して、上部ゲート電極２０にオフセッ
トバイアスを印加するようにしたものである。このよう
にオフセットバイアスを印加することにより、下部ゲー
ト電極１２をゲートとする下部ＭＯＳトランジスタのｎ
型チャネルが形成されるようにし、暗い照度の光が入射
した場合でもこのチャネルにドレイン電流が流れること
で光電変換（光検出）を可能としたものである。

【００１４】まず、図３は本実施例の光電変換素子１０
を模式的に示す説明図である。同図は、光無照射状態
で、上部ゲート電極２０にセンスバイアスとして−２０
Ｖを印加し、下部ゲート電極１２に０Ｖを印加した状態
を示している。この状態では、空乏層２１が上部ゲート
電極２０側から下部ゲート電極１２側に（半導体層１４
の厚さ方向に）向けて広がり、下部ゲート電極１２をゲ
ートとする下部ＭＯＳトランジスタのｎ型チャネルをピ
ンチオフした状態となっている。

【００１５】上部ゲート電極２０に例えば５Ｖのリセッ
トバイアスを印加して蓄積されている正孔を掃き出した
後、再度センスバイアスとして−２０Ｖを印加して、上
記したような下部ＭＯＳトランジスタのｎ型チャネルを
ピンチオフした状態で半導体層１４に暗い照度（Ｌｘ
2）の光を入射させると、半導体層１４に電子−正孔対
が発生して上部ゲート電極２０下に電荷（正孔）が蓄積
され、図４（Ａ）に示すように、空乏層２１は図３に示
す状態から徐々に上部ゲート電極２０側に向けて後退す
る。しかし、光の照度が暗いと、図２のタイミングチャ
ートに示す、設定された蓄積時間内に、正孔が半導体層
１４の上部ゲート電極２０下に蓄積されて空乏層２１を
上部ゲート電極２０側に後退させることができず、下部
ゲート電極１２をゲートとする下部ＭＯＳトランジスタ
のｎ型チャネルを形成することができなくなる。そこ
で、本実施例では、図２に示すように、下部ゲート電極
１２に供給される読出し選択信号に同期させて上部ゲー
ト電極２０にオフセットバイアスとして−１０Ｖの電圧
を印加するようにした。このようにすると、図４（Ｂ）
に示すように、上部ゲート電極２０の電圧が負の高バイ
アスから負の低バイアスとなり、正孔の蓄積を待つこと
なく空乏層２１が上部ゲート電極２０側に後退して、下
部ゲート電極１２をゲートとする下部ＭＯＳトランジス
タのｎ型チャネルが形成され得るように設定したもので
ある。このとき、ｎ型チャネルを流れるドレイン電流Ｉ
_DSは、入射光の光量に応じたチャネル抵抗の変化に伴っ
た変化を示す。なお、図２に示した出力電圧Ｖoutは、
光電変換素子１０のドレイン側にプリチャージした電圧
の変化を表している。

【００１６】一方、上部ゲート電極２０に例えば５Ｖの
リセットバイアスを印加して蓄積されている正孔を掃き
出した後、図３に示すように、再度センスバイアスとし
て−２０Ｖを印加して下部ＭＯＳトランジスタのｎ型チ
ャネルをピンチオフした状態で、半導体層１４に明るい
照度（Ｌｘ1）の光を入射させると、図５（Ａ）に示す
ように、半導体層１４に電子−正孔対が多く発生して上
部ゲート電極２０下に正孔が速やかに蓄積される。この
ため、空乏層２１が上部ゲート電極２０側に後退する。
このような場合も、図５（Ｂ）に示すように、読出し選
択信号に同期させて上部ゲート電極２０にオフセットバ
イアスとして−１０Ｖの電圧を印加することにより、空
乏層２１を上部ゲート電極２０側にさらに後退させる
が、暗い照度の場合にも同バイアスを印加しているた
め、明暗のバランスを失することはない。

【００１７】ところで、本実施例の光電変換素子１０
は、図６に示すような２次元センサの１画素として適用
することができる。この２次元センサは、多数の光電変
換素子１０がマトリックス状に配されている。各光電変
換素子１０は、その下部ゲート電極１２が下部ゲート側
ドライバ２２に下部ゲート駆動線２３を介して接続さ
れ、そのドレイン電極１６が信号線２４に接続されてい
る。下部ゲート側ドライバ２２は、下部ゲート電極１２
に対して下部ゲート駆動線２３を介して下部ゲート電圧
（Ｖｂ）を、図２に示すタイミングで０Ｖと１０Ｖとを
切り替えて印加する。

【００１８】なお、この２次元センサは、センサアレイ
ブロック２６とデータセレクトブロック２７の２つの領
域から大略構成されている。上記した光電変換素子１０
はセンサアレイブロック２６に配置されている。また、
データセレクトブロック２７内には、信号線２４の端部
にスイッチング素子Ｑを介して出力線２８の一端が接続
されている。この出力線２８の他端は、出力バッファ２
５に接続されている。上記したスイッチング素子Ｑは、
ＭＯＳトランジスタでなり、そのゲートがデータセレク
ト２９に接続され、このデータセレクト２９から選択的
に出力された電圧がゲートに印加されることにより、所
定の信号線２４と出力線２８とを、接続または解放する
ようになっている。さらに、１ビットの信号線２４、２
４毎に、それぞれ独立した電源線３０が、スイッチング
素子Ｑの出力バッファ２５側の位置に接続されている。
また、光電変換素子１０の上部ゲート電極２０は、上部
ゲート駆動線３１に接続され、この上部ゲート駆動線３
１は、上部ゲート側ドライバ３２に接続されている。さ
らに、光電変換素子１０のソース電極１５は、接地され
ている。

【００１９】図６に示すような構成において、各画素
（光電変換素子１０）を駆動させるには、図２に示した
タイミングチャートに従って、上部ゲート電圧Ｖｔと下
部ゲート電圧Ｖｂとを制御することにより、選択／非選
択の制御およびセンス／リセットの制御を行う。すなわ
ち、図２に示すように、任意の光電変換素子１０の上部
ゲート電圧Ｖｔを５Ｖ、下部ゲート電圧Ｖｂを０Ｖとし
てリセットを行う。このとき、この光電変換素子１０の
ドレイン電極と接続されたスイッチング素子Ｑを所定時
間だけ接続状態になるようにデータセレクト２９を制御
し、電源線３０からドレイン電圧Ｖｄｄを印加してプリ
チャージする。その後、上部ゲート電圧Ｖｔを−２０Ｖ
として光電変換素子１０をセンス状態とし、このセンス
状態期間に下部ゲート電極１２に読出し選択信号として
１０Ｖを印加すると、この光電変換素子１０は選択状態
となる。

【００２０】ここで、本実施例では、この読出し選択信
号に同期させて、上部ゲート電極２０にオフセットバイ
アスとして−１０Ｖを印加する。図７は、チャネル長が
１０μｍ、チャネル幅が８００μｍの半導体層を有する
光電変換素子を１４×１４アレイに配列させ、半導体層
がｎチャネルを形成するのに必要な光の露光量（飽和露
光量）の、光が照射される時間（ｓｅｃ）と光の照度
（Ｌｘ）との関係を示している。図中の二点鎖線は本発
明における図２に示すタイミングチャートの読み出しに
より得られる飽和露光量曲線であり、一点鎖線は図１２
に示す従来のタイミングチャートの読み出しにより得ら
れる飽和露光量曲線である。このグラフから判るように
従来の飽和露光量は約２Ｌｘ・ｓｅｃであるため、照度
が少ないと飽和量に達するまでの正孔の蓄積時間が長く
なってしまい、高速にスキャンできなかったが、本発明
は読み出し時にオフセットバイアスを軽減させたので、
従来例に比して飽和露光量が小さくてすみ、単位照度あ
たりの蓄積時間が短くても十分高感度にセンスすること
ができる。すなわち、光電変換素子１０に入射する光の
照度が暗い場合において、図４（Ｂ）に示すように、上
部ゲート電圧Ｖｔを−２０Ｖから−１０Ｖに変化させる
ことにより、従来例程度の飽和露光量である２Ｌｘ・ｓ
ｅｃに達しなくとも、半導体層１４に形成された空乏層
２１を上部ゲート電極２０側にやや後退させることがで
きるので電荷の蓄積時間を短縮することができる。この
とき、半導体層１４の下部ゲート電極１２側に形成され
るｎ型チャネルは、空乏層２１の影響を受けるため、図
５（Ｂ）に示すような明るい照度の光が入射されたとき
に比べてチャネル抵抗が大きくなり、小さいドレイン電
流が流れる。すると、プリチャージされたドレイン電圧
が下がり、その値が出力バッファ２５に出力され、この
出力バッファ２５から出力電圧Ｖｏｕｔが出力される。
このときの出力電圧Ｖｏｕｔは、入射光が暗い照度であ
るため、チャネル抵抗が大きくなって電圧降下の度合が
少なくなり、例えば５Ｖ程度となる。一方、蓄積時間内
に半導体層１４へ明るい照度の光が入射した場合は、半
導体層１４に形成された空乏層２１が速やかに上部ゲー
ト電極２０側へ後退するが、この場合の読出し選択時も
上部ゲート電極２０に−１０Ｖのオフセットバイアスを
印加する。このため、明るい照度の光の場合も、当然、
確実な光検出が可能となる。なお、このように明るい照
度の光が入射した場合は、プリチャージしたドレイン電
圧の降下が著しいため出力電圧Ｖｏｕｔは、たとえば０
Ｖ程度となるように設定されている。

【００２１】その後、図２に示すように、下部ゲート電
極１２の電圧Ｖｂを０Ｖにすると、非選択状態となり、
この非選択状態で、上部ゲート電極２０の電圧Ｖｔを５
Ｖにすると、この光電変換素子１０はリセットされる。
また、プリチャージは、読出し選択後に行うように設定
する。この状態では、上部ゲート電圧が−１０Ｖから−
２０Ｖにシフトしているため、下部ゲート電圧Ｖｂが０
Ｖであるため、光入射があっても無くても、チャネルに
新たに形成された空乏層は消失しないので出力電圧Ｖｏ
ｕｔは、１０Ｖとなる。すなわち、プリチャージを行っ
た後、上部ゲート電圧Ｖｔが読み出し時により空乏層を
形成しやすい状態としておくことにより、光の入射に拘
わらず、光電変換素子１０を非選択状態とすることがで
きる。さらに、図２からも明らかなように、下部ゲート
電圧Ｖｂのいかんに拘わらず、上部ゲート電圧Ｖｔを５
Ｖとすることにより、リセット状態とすることができ、
光電変換素子１０における次のデータ取り出し処理で迅
速かつ確実に出力電圧Ｖｏｕｔを取り出すことができ
る。なお、このような２次元センサにおける画素選択方
法、スキャン方法などは周知の方法を用いることができ
る。

【００２２】以上、実施例について説明したが、本発明
はこれに限定されるものではなく、各種の設計変更が可
能である。例えば、上記実施例では上部ゲート電極２０
に印加するオフセットバイアスを−１０Ｖに設定した
が、センスゲートバイアス（上記実施例では−２０Ｖ）
と０Ｖの中間の値であれば、例えば半導体層１４の特
性、周囲の明るさ、被検出物の明暗などを適宜加味して
設定することができる。

【００２３】また、上記実施例では、オフセットバイア
スが一定になるように駆動させたが、例えば暗い被検出
物のセンシングを行うときに、オフセットバイアスを加
えるように切り換え手段を備えさせることも可能であ
る。なお、上記実施例では、読み出し選択信号に同期し
て、上部ゲート電極にオフセットバイアスを印加した
が、読み出し選択信号を半導体層に印加している期間中
であれば読み出し期間より短くオフセットバイアスを印
加してもよい。

【００２４】

【発明の効果】以上の説明から明らかなように、この発
明によれば、従来より小さな電荷蓄積量をしきい値とし
て明暗差を読み出せるという効果がある。また、暗い所
で用いることのできる高感度フォトセンサや、蓄積時間
が短い高速スキャンセンサを実現させる効果がある。

【図面の簡単な説明】

【図１】本発明の実施例に用いた光電変換素子の断面
図。

【図２】本実施例のタイミングチャート。

【図３】本実施例の光電変換素子の動作を示す説明図。

【図４】（Ａ）および（Ｂ）は本実施例の光電変換素子
の動作を示す説明図。

【図５】（Ａ）および（Ｂ）は本実施例の光電変換素子
の動作を示す説明図。

【図６】本発明の駆動方法を適用する２次元センサの回
路図。

【図７】光電変換素子の電荷蓄積が飽和露光量となるた
めの露光量と蓄積時間との関係を示すグラフ。

【図８】従来の駆動方法による光電変換素子の動作を示
す説明図。

【図９】従来の駆動方法による光電変換素子の動作を示
す説明図。

【図１０】従来の駆動方法による光電変換素子の動作を
示す説明図。

【図１１】従来の駆動方法による光電変換素子の動作を
示す説明図。

【図１２】従来の駆動方法のタイミングチャート。

【符号の説明】

１２下部ゲート電極１４半導体層２０上部ゲート電極

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 31/10 - 31/119 H01L 27/14 - 27/148

Claims

(57)【特許請求の範囲】

【請求項１】半導体層および前記半導体層に設けられ
たソース・ドレインを挟んでその両側にそれぞれゲート
絶縁膜を介して前記半導体層と対向するゲート電極が設
けられると共に、一方のゲート電極側から光が入射さ
れ、且つ前記一方のゲート電極に、蓄積時間中に正孔を
蓄積するための負のセンスゲートバイアス及び前記蓄積
時間の前に蓄積された正孔を掃き出すためのリセットバ
イアスが印加され、他方のゲート電極にｎ型チャネルを
形成するための読出し選択信号が供給される光電変換素
子の駆動方法において、読出し選択期間中に、前記他方のゲート電極に印加され
る前記読出し選択信号は正電圧であり、前記読出し選択
期間中に、前記一方のゲート電極に対して、前記センス
ゲートバイアスと０Ｖとの中間の値のオフセットバイア
スを印加することを特徴とする光電変換素子の駆動方
法。