JP3200760B2

JP3200760B2 - 光電変換素子及びその駆動方法

Info

Publication number: JP3200760B2
Application number: JP11526995A
Authority: JP
Inventors: 愼吾山内
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1995-04-18
Filing date: 1995-04-18
Publication date: 2001-08-20
Anticipated expiration: 2016-08-20
Also published as: JPH08288537A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、光電変換素子の駆動
方法に関し、さらに詳しくは、所謂ダブルゲート構造を
持つＭＯＳ型フォトセンサに関する。そして、この発明
は、例えば２次元イメージセンサなどの製造分野で利用
することができる。

【０００２】

【従来の技術】従来、この種の光電変換素子としては、
図７に示すように、例えば真性（Intorinsic）のアモル
ファスシリコンなどの半導体層１の上下にそれぞれゲー
ト絶縁膜（図示省略する）を介して上部ゲート電極２と
下部ゲート電極３が配設されると共に、半導体層１の両
側にソース電極４とドレイン電極５とが設けられた、所
謂ダブルゲート構造ものが知られている。なお、ソース
電極４は接地され、ドレイン電極５は電源回路に接続さ
れている。また、ソース電極４、ドレイン電極５は、例
えばｎ型のドーパントが拡散された図示しないドープト
アモルファスシリコン層を介して半導体層１に接続され
ている。この光電変換素子では、上部ゲート電極２が光
センス用ゲートとして用いられ、下部ゲート電極３が読
出し選択用ゲートとして用いられている。また、上部ゲ
ート電極２と半導体層１とがコプラナー型の上部ＭＯＳ
トランジスタを構成し、下部ゲート電極３と半導体層１
とが逆スタガー型の下部ＭＯＳトランジスタを構成して
いる。このような光電変換素子では、上部ゲートでは２
に印加された強い負バイアスによりピンチオフされるｎ
型チャネルが、上部ゲート電極２下の半導体層１への光
照射によって発生する正孔の蓄積により変調されること
で、光電変換を行っている。

【０００３】このような光電変換素子の従来の駆動方法
は、図８のタイミングチャートに示すことができる。な
お、図中ＶBGは下部ゲート電極３の電圧、ＶTGは上部ゲ
ート電極２の電圧、ＶPgはプリチャージ電圧、ＶSはソ
ース電圧、ＶDはドレイン電圧、ＶOUTは出力電圧を表し
ている。同図に示すように、上部ゲート電極２に例えば
＋５Ｖのリセットバイアスを印加して半導体層１に蓄積
されている正孔を掃き出した後、センスバイアスとして
−２０Ｖを印加して、下部ＭＯＳトランジスタのｎ型チ
ャネルをピンチオフした状態で半導体層１に光を入射さ
せると、半導体層１に電子−正孔対が発生して上部ゲー
ト電極２下に電荷（正孔）が蓄積される。このとき下部
ゲート電極３には０Ｖが印加されている。このように、
電荷を所定蓄積時間だけ蓄積させた後、下部ゲート電極
３に＋１０Ｖの読出し選択信号電圧を印加する。なお、
この読出し選択信号電圧を印加する前にドレイン電極５
にプリチャージ電圧として＋１０Ｖを印加しておく。そ
して、下部ゲート電極３に読出し選択信号電圧により下
部ＭＯＳトランジスタのｎ型チャネルに照射された光に
応じて電流が流れて出力電圧ＶOUTの変化により光検出
が行われる。図９は、このような従来の光電変換素子に
おける下部ゲート電極３に＋１０Ｖ、ドレイン電極５に
＋１０Ｖ、ソース電極４に０Ｖを印加したときのＶTG−
ＩD（ドレイン電流）−ＩTG曲線を示すグラフである。
なお、この光電変換素子の半導体層１の長さは１０μ
ｍ、幅は１００μｍであり、明時の入射光の明るさは、
５００Ｌｘとした。このグラフから判るように、上部ゲ
ート電極２に−２０Ｖを印加すると３桁以上の明暗比が
得られている。

【０００４】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の光電変換素子の駆動方法にあっては、図８に
示したように、上部ゲート電極２に正の電圧および０Ｖ
を印加し、下部ゲート電極３には負の電圧と正の電圧と
を印加するという、２極性電源を必要とする駆動方法を
行っているため、レギュレータやＡＣ−ＤＣコンバータ
などの電源回路が複雑になり回路の大型化を招いてい
た。具体的には、電源回路に極性反転アンプとプッシュ
プルの電流ブースタとを設けることが必要となる。この
ような電源回路の大型化は、消費電力を増大させる問題
がある。特に、このような光電変換素子を備えたイメー
ジセンサを携帯用の情報機器などに使用する場合、電源
発生部の負担が大きくなるという問題点がある。

【０００５】この発明は、駆動電源の負担が低減でき、
かつ周辺コントローラ回路の単一極性電源化により回路
の簡素化が可能な光電変換素子及びその駆動方法を提供
することを、その目的としている。

【０００６】

【課題を解決するための手段】請求項１記載の発明は、
半導体層の上下にそれぞれゲート絶縁膜を介して該半導
体層と対向する上部ゲート電極、下部ゲート電極がそれ
ぞれ設けられると共に、前記半導体層の両側にソース電
極とドレイン電極とが設けられてなり、前記半導体層に
入射される光の量に応じたドレイン電流を流す光電変換
素子において、前記上部ゲート電極に印加されるリセッ
トバイアス及び前記下部ゲート電極に印加される読出し
選択信号電圧が互いに同極性であることを特徴としてい
る。請求項２記載の発明は、前記ソース電極に印加され
る定電圧を基準電圧としていることを特徴としている。
請求項３記載の発明は、半導体層の上下にそれぞれゲー
ト絶縁膜を介して該半導体層と対向する上部ゲート電
極、下部ゲート電極がそれぞれ設けられると共に、前記
半導体層の両側にソース電極とドレイン電極とが設けら
れてなり、前記半導体層に入射される光の量に応じたド
レイン電流を流す光電変換素子の駆動方法において、前
記上部ゲート電極、前記下部ゲート電極および前記ドレ
イン電極に同一極性の電圧を印加することを特徴として
いる。請求項４記載の発明は、請求項３記載の光電変換
素子の駆動方法において、前記ソース電極に印加される
定電圧を基準電圧としていることを特徴としている。請
求項５記載の発明は、請求項３記載の光電変換素子の駆
動方法において、前記上部ゲート電極及び下部ゲート電
極の一方は光量に応じて発生された前記半導体層内の電
荷を放出するときのみ、電圧が印加されることを特徴と
している。

【０００７】

【作用】請求項１記載の発明においては、前記上部ゲー
ト電極に印加されるリセットバイアス及び前記下部ゲー
ト電極に印加される読出し選択信号電圧が互いに同極性
であるため、これらの電圧の供給源である電源回路に、
例えば極性を反転させるための反転アンプやプッシュプ
ルの電流ブースタなど備える必要がなくなり、レギュレ
ータやＡＣ−ＤＣコンバータなどの電源回路を小型にす
ることが可能となる。このため、消費電力を抑制するこ
とができこのような光電変換素子を備えたイメージセン
サを携帯用の小型電子機器などに使用する場合、電源発
生部の負担を低減する作用がある。

【０００８】また、請求項２記載の発明においては、半
導体層内の光量に応じて発生された電荷を放出するリセ
ット時間、光量に応じて発生された電荷を半導体層内に
蓄積する蓄積時間、光量に応じたドレイン電極をソース
・ドレイン電極間に流すことにより読み出しする読み出
し時間にソース電極に印加する定電圧を基準として上部
ゲート電極、下部ゲート電極及びドレイン電極に同一極
性の電圧を印加して駆動するので、リセット後に蓄積す
る時や、蓄積後に読み出す時に印加電圧の極性を変える
必要がない。

【０００９】さらに、請求項３記載の発明においては、
上部ゲート電極、下部ゲート電極およびドレイン電極に
同一極性の電圧が印加されるため、これらの電圧の供給
源である電源回路に、例えば極性を反転させるための反
転アンプやプッシュプルの電流ブースタなど備える必要
がなくなり、レギュレータやＡＣ−ＤＣコンバータなど
の電源回路を小型にすることが可能となる。このため、
消費電力を抑制することができこのような光電変換素子
を備えたイメージセンサを携帯用の小型電子機器などに
使用する場合、電源発生部の負担を低減する作用があ
る。また、請求項５記載の発明においては、光量に応じ
て発生された電荷を半導体層内に蓄積させる電圧と、蓄
積された電荷を放出する電圧とを半導体層に印加する一
方のゲート電極に、リセット時において、蓄積時に光量
に応じて発生された電荷を半導体層内に蓄積させる一方
の極性の電圧と異なる電圧を印加しなくてよいため、２
つの極性を制御する装置が不要となり、システム自体を
小型にすることができるとともに、極性を制御する装置
に消費される電力が不要となるので、内部に駆動電圧を
発生させる電源を備えた携帯用の小型電子機器などに使
用する場合、光電変換素子の駆動時間を長くすることが
できる。

【００１０】

【実施例】以下、この発明に係る光電変換素子の駆動方
法の詳細を図面に示す実施例に基づいて説明する。図１
は本発明に係る光電変換素子の駆動方法の実施例を示す
タイミングチャート、図２は本実施例で用いた光電変換
素子の断面図、図３および図４は光電変換素子の動作を
模式的に示す説明図である。まず、本実施例の駆動方法
の説明に先駆けて、図２に示す光電変換素子の構成を以
下に説明する。

【００１１】図２において符号１０は光電変換素子を示
している。この光電変換素子１０は、基本的に、上方の
ゲート電極としての上部ゲート電極をゲートとするコプ
ラナー型の上部ＭＯＳトランジスタと、下方のゲート電
極としての下部ゲート電極をゲートとする逆スタガー型
の下部ＭＯＳトランジスタとを、１つの半導体層を共通
に用いて組み合わせた構成となっている。

【００１２】本実施例の光電変換素子１０の具体的な構
造は、同図に示すように、例えばガラスなどでなる絶縁
性基板１１の上に、下方のゲート電極としての下部ゲー
ト電極１２が形成されており、この下部ゲート電極１２
および絶縁性基板１１の上を覆うように、例えば窒化シ
リコン（ＳｉＮ）などからなる下部ゲート絶縁膜１３が
形成されている。この下部ゲート絶縁膜１３の上には、
下部ゲート電極１２と対向する位置に、真性のアモルフ
ァスシリコンでなる半導体層１４が形成されている。こ
の半導体層１４の両側には、同図に示すように、ソース
電極１５とドレイン電極１６とが設けられている。これ
ら半導体層１４、下部ゲート絶縁膜１３、下部ゲート電
極１２、ソース電極１５およびドープトアモルファスシ
リコン電極１６などで、逆スタガー型の下部ＭＯＳトラ
ンジスタが構成されている。

【００１３】そして、上記したソース電極１５、ドレイ
ン電極１６、半導体層１４および絶縁性基板１１は透明
な窒化シリコンからなる上部ゲート絶縁膜１９で覆われ
ている。この上部ゲート絶縁膜１９上には、上記した下
部ゲート電極１２と相対向する位置に、透明な導電性材
料からなる上方のゲート電極としての上部ゲート電極２
０が形成されている。なお、図示しないが、この上部ゲ
ート電極２０および上部ゲート絶縁膜１９を覆うよう
に、窒化シリコンからなる透明なオーバーコート膜が形
成されている。このようにして上部ゲート電極２０、上
部ゲート絶縁膜１９、半導体層１４、ソース電極１５お
よびドレイン電極１６などで、コプラナー型の上部ＭＯ
Ｓトランジスタが形成されている。この光電変換素子１
０は、上部ゲート電極２０側から光が入射され、この入
射光は上部ゲート電極２０および上部ゲート絶縁膜１９
を透過して、半導体層１４に入射するようになってい
る。

【００１４】次に、このような光電変換素子１０を用い
て、本実施例の駆動方法を説明する。本実施例の駆動方
法は、図１のタイミングチャートに示すように、駆動信
号としての電圧をすべて単一極性（正極）としたことを
特徴としている。

【００１５】まず、図３は本実施例の光電変換素子１０
に光が照射されていない状態（光無照射状態）で上部ゲ
ート電極２０にセンスバイアスとして０Ｖを印加し、下
部ゲート電極１２に＋２０Ｖを印加した状態を示してい
る。このときソース電極１５には＋２０Ｖが印加されて
いるため、これを仮想接地とすると、光電変換素子１０
として上部ゲート電極２０には−２０Ｖ、下部ゲート電
極１２には０Ｖが印加されていることとほぼ同様の状態
になる。このため、半導体層１４中に空乏層２０が、上
部ゲート電極２０側から下部ゲート電極１２側に（半導
体層１４の厚さ方向に）向けて広がり、下部ゲート電極
１２をゲートとする下部ＭＯＳトランジスタのｎ型チャ
ネルをピンチオフした状態となる。

【００１６】また、上部ゲート電極２０に図１に示すよ
うに＋２５Ｖのリセットバイアスを印加して蓄積されて
いる正孔を掃き出した後、図３に示すように再度センス
バイアスとして０Ｖを印加して下部ＭＯＳトランジスタ
のｎ型チャネルをピンチオフした状態で半導体層１４に
光を入射させると、図４（Ａ）に示すように、半導体層
１４に電子−正孔対が発生する。このとき半導体層１４
の上部ゲート電極２０側は、上部ゲート電極２０がソー
ス電圧Ｖｓに対し、相対的に−２０Ｖの電位差を生じ、
下部ゲート電極１２の電圧Ｖｇがソース電圧Ｖｓに対し
相対的に０Ｖの電位差であるので半導体層１４の上部ゲ
ート電極２０側に正孔が速やかに蓄積される。このた
め、空乏層２１が上部ゲート電極２０側に後退する。そ
して、図１に示すように、所定の蓄積時間の後、下部ゲ
ート電極１２に＋３０Ｖ、すなわちソース電圧Ｖｓと＋
１０Ｖの電位差の読出し選択信号電圧を印加することに
より、図４（Ｂ）に示すように、下部ゲート電極１２を
ゲートとする下部ＭＯＳトランジスタのｎ型チャネルに
ドレイン電流が流れる。そして、下部ゲート電極１２に
読出し選択信号電圧を印加する時点の前にドレイン電極
１６側の配線容量には＋３０Ｖすなわちソース電圧Ｖｓ
と＋１０Ｖの電位差のプリチャージ電圧が蓄積されてい
るため、読出し選択時にドレイン電圧ＶDは入射光の量
に応じたドレイン電流が流れることにより図１の破線で
示す範囲で変化する。なお、ソース電極１５は、常に＋
２０Ｖの定電圧に設定されている。このような読出し選
択時の電圧の変化を、出力電圧ＶOUTとして検出するこ
とにより、入射光の量（明暗）を従来の２極性電源を用
いた光電変換素子と同様にセンスすることができる。

【００１７】なお、図５は読出し選択時における電圧印
加条件を変えた比較例（１）〜（４）と本実施例とのＶ
TG−ＩD（ドレイン電流）−ＩTG曲線を示すグラフであ
る。なお、比較例（１）〜（４）の電圧印加条件は以下
に示す通りである。また、これら光電変換素子の半導体
層の長さは１０μｍ、幅は１００μｍであり、明時の入
射光の明るさは、５００Ｌｘに設定した。比較例（１）ＶBG＝＋１０Ｖ、ＶD＝＋１０Ｖ、ＶS＝０Ｖ比較例（２）ＶBG＝＋１５Ｖ、ＶD＝＋１５Ｖ、ＶS＝＋５Ｖ比較例（３）ＶBG＝＋２０Ｖ、ＶD＝＋２５Ｖ、ＶS＝＋１０Ｖ比較例（４）ＶBG＝＋２５Ｖ、ＶD＝＋２５Ｖ、ＶS＝＋１５Ｖこのグラフにより、本実施例では、上部ゲート電極２０
が０Ｖのときの光の明時と暗時のドレイン電流ＩＤは、
約６．５桁程度の差が生じており、高精度な読み取り性
能ができることが判る。

【００１８】本実施例は、ソース電極１５を仮想接地電
圧（基準電圧）として設定し、上部ゲート電極２０、下
部ゲート電極１２、ドレイン電極１６、ソース電極１５
などのすべての端子に正の極性を持つ電圧を印加すると
共に、相対的な電位差は従来と同様な構成としたことに
より、電界強度や電界の方向が従来の光電変換素子と同
様であり、デバイス動作も従来と同様なものが得られ
る。そして、本実施例のような単一極性電源で駆動させ
る方法を用いることにより、レギュレータやＡＣ−ＤＣ
コンバータなどの電源回路を簡略化および小型化するこ
とができ、回路の大型化を防止することが可能となる。
具体的には、電源回路に極性反転アンプとプッシュプル
の電流ブースタとを設ける必要が無くなる。また、この
ように電源回路を小型化することにより、消費電力を低
減させるという利点がある。特に、このような光電変換
素子を備えたイメージセンサを携帯用の情報機器などに
使用する場合、電源発生部の負担を低減できるという顕
著な効果がある。

【００１９】ところで、上記した光電変換素子１０は、
図６に示すような２次元センサの１画素として適用する
ことができる。この２次元センサは、多数の光電変換素
子１０がマトリックス状に配されている。各光電変換素
子１０は、その下部ゲート電極１２が下部ゲート側ドラ
イバ２２に下部ゲート駆動線２３を介して接続され、そ
のドレイン電極１６が信号線２４に接続されている。下
部ゲート側ドライバ２２は、下部ゲート電極１２に対し
て下部駆動線２３を介して下部ゲート電圧ＶBGを、図１
に示すタイミングで＋２０Ｖと＋３０Ｖとを切り換えて
印加する。

【００２０】なお、この２次元センサは、センサアレイ
ブロック２６とデータセレクトブロック２７の２つの領
域から大略構成されている。上記した光電変換素子１０
は、センサアレイブロック２６に配置されている。ま
た、データセレクトブロック２７内には、信号線２４の
端部にスイッチング素子Ｑを介して出力線２８の一端が
接続されている。この出力線２８の他端は、出力バッフ
ァ２５に接続されている。上記したスイッチング素子Ｑ
は、ＭＯＳトランジスタでなり、そのゲートがデータセ
レクト２９に接続され、このデータセレクト２９から選
択的に出力された電圧がゲートに印加されることによ
り、所定の信号線２４を出力線２８とを、接続または解
放するようになっている。さらに、１ビットの信号線２
４、２４毎にそれぞれ独立した電源線３０が、スイッチ
ング素子Ｑの出力バッファ２５側の位置に接続されてい
る。また、光電変換素子１０の上部ゲート電極２０は、
上部ゲート駆動線３１に接続され、この上部ゲート駆動
線３１は、上部ゲート側ドライバ３２に接続されてい
る。さらに、光電変換素子１０のソース電極１５には、
＋２０Ｖの定電圧が印加されている。

【００２１】図６に示すような構成において、各画素
（光電変換素子１０）を駆動させるには、図１に示した
タイミングチャートに従って、上部ゲート電圧ＶTGと下
部ゲート電圧ＶBGとを制御することにより、選択／非選
択の制御およびセンス／リセットの制御を行う。すなわ
ち、図１に示すように、任意の光電変換素子１０の上部
ゲート電圧ＶTGを＋２５Ｖ、下部ゲート電圧ＶBGを＋２
０Ｖとしてリセットを行う。このとき、この光電変換素
子１０のドレイン電極と接続されたスイッチング素子Ｑ
を所定時間だけ接続状態になるようにデータセレクト２
９を制御し、電源線３０からＶddを印加してプリチャー
ジする。その後、上部ゲート電圧ＶTGを０Ｖとして光電
変換素子１０をセンス状態とし、このセンス状態期間に
下部ゲート電極１２に読出し選択信号として＋３０を印
加すると、この光電変換素子１０は選択状態となる。し
たがって、上部ゲート電極２０には、リセット時は＋２
５Ｖを印加するだけで負電圧を印加しなくて良い。この
ように、本実施例を２次元センサに適用する場合も図１
のタイミングチャートに示すように、すべて正の極性の
電圧を印加すればよく、レギュレータやＡＣ−ＤＣコン
バータなどの電源回路を簡略化および小型化することが
でき、回路の大型化を防止することが可能となる。ま
た、このように電源回路を小型化することにより、消費
電力を低減させ、電源発生部の負担を低減できる。

【００２２】以上、実施例について説明したが、この発
明はこれに限定されるものではなく、構成の要旨に付随
する各種の設計変更が可能である。例えば、上記実施例
では、下部ゲート電極１２、上部ゲート電極２０、ドレ
イン電極１６並びにソース電極１５に印加する電圧を正
電圧としたが、同一の極性であれば負電圧としてもよ
く、同様な駆動性能を持たせることができる。また、電
圧値も適宜変更することができる。さらに、図６に示す
ような構成に本発明の駆動方法の光電変化素子１０を適
用したが、他の構成の２次元センサに本発明を適用する
ことも勿論可能である。また、上記実施例では、半導体
層１４に真性アモルファスシリコンを用いたが絶縁基板
上に薄膜半導体層を設ける構成の光電変換素子であれば
ポリシリコンや再結晶化されたシリコンなどを用いるこ
とができる。

【００２３】

【発明の効果】以上の説明から明らかなように、この発
明によれば、単一極性の電源で光電変化素子と駆動した
ことにより、駆動電源の負担を低減すると共に、周辺コ
ントローラ回路なども単一電源化によりシンプルな回路
にできるという効果を奏する。特に、電池などと必要と
する携帯情報端末機器などにこの発明を適用すれば、電
池などを寿命を長くできるという効果を有する。

【図面の簡単な説明】

【図１】本発明の光電変化素子の駆動方法の実施例を示
すタイミングチャート。

【図２】本実施例で用いた光電変化素子の断面図。

【図３】本実施例の光電変化素子の動作を示す説明図。

【図４】（Ａ）および（Ｂ）は本実施例の光電変化素子
の動作を示す説明図。

【図５】本実施例と比較例の読出し選択時おけるＶTG−
ＩD（ドレイン電流）−ＩTG曲線を示すグラフ。

【図６】本実施例を２次元センサに適用した例を示す回
路図。

【図７】光電変化素子の概略を示す説明図。

【図８】従来の光電変化素子の駆動方法を示すタイミン
グチャート。

【図９】従来例の読出し選択時おけるＶTG−ＩD（ドレ
イン電流）−ＩTG曲線を示すグラフ。

【符号の説明】

１０半導体層１２下部ゲート電極１４半導体層１５ソース電極１６ドレイン電極２０上部ゲート電極

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 31/10 - 31/119 H01L 27/14 - 27/148

Claims

(57)【特許請求の範囲】

【請求項１】半導体層の上下にそれぞれゲート絶縁膜
を介して該半導体層と対向する上部ゲート電極、下部ゲ
ート電極がそれぞれ設けられると共に、前記半導体層の
両側にソース電極とドレイン電極とが設けられてなり、
前記半導体層に入射される光の量に応じたドレイン電流
を流す光電変換素子において、前記上部ゲート電極に印
加されるリセットバイアス及び前記下部ゲート電極に印
加される読出し選択信号電圧が互いに同極性であること
を特徴とする光電変換素子。
【請求項２】前記ソース電極に印加される定電圧を基
準電圧としていることを特徴とする請求項１記載の光電
変換素子。
【請求項３】半導体層の上下にそれぞれゲート絶縁膜
を介して該半導体層と対向する上部ゲート電極、下部ゲ
ート電極がそれぞれ設けられると共に、前記半導体層の
両側にソース電極とドレイン電極とが設けられてなり、
前記半導体層に入射される光の量に応じたドレイン電流
を流す光電変換素子の駆動方法において、前記上部ゲー
ト電極、前記下部ゲート電極および前記ドレイン電極に
同一極性の電圧を印加することを特徴とする光電変換素
子の駆動方法。
【請求項４】前記ソース電極に印加される定電圧を基
準電圧としていることを特徴とする請求項３記載の光電
変換素子の駆動方法。
【請求項５】前記上部ゲート電極及び下部ゲート電極
の一方は光量に応じて発生された前記半導体層内の電荷
を放出するときのみ、電圧が印加されることを特徴とす
る請求項１記載の光電変換素子の駆動方法。