KR101106661B1 - 반도체장치 제조방법 - Google Patents

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타카야마토루
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쓰루메타쿠야
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명의 목적은, 박리층에 손상을 주지 않는 박리방법을 제공하고, 작은 면적을 갖는 박리층의 박리뿐만 아니라, 큰 면적을 갖는 박리층을 전면에 걸쳐 바람직한 수율로 박리하는데 있다. 본 발명에서는, 고정 기판을 접착한 후, 유리 기판에 스크라이브 또는 레이저광 조사를 함으로써 트리거를 제공하여 유리 기판의 일부를 제거한다. 그리고, 그 제거된 부분으로부터 박리시켜 감으로써 바람직한 수율로 박리한다. 또한, 단자전극의 접속부를 제외한 전면(단자전극의 주연부를 포함)을 수지로 덮어, 크랙을 방지한다.
반도체장치, TFT, 박리방법, 양면 테이프, 전자기기

Description

반도체장치 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 본 발명의 제조공정을 나타낸 단면도(실시형태 1),
도 2는 본 발명의 제조공정을 나타낸 단면도(실시형태 1),
도 3은 본 발명의 박리공정을 나타낸 상면도(실시형태 1),
도 4는 본 발명의 제조공정을 나타낸 단면도 및 상면도(실시형태 2),
도 5는 실시예 1을 나타낸 단면도,
도 6은 전사 후의 표면 및 단면의 사진(실시예 1),
도 7은 TFT 단면의 SEM사진(실시예 1),
도 8은 필름 기판에 설치된 복수의 CPU의 사진(실시예 1),
도 9는 플라스틱 기판에 설치된 1칩의 CPU의 사진(실시예 1),
도 10은 블록도(실시예 1),
도 11은 TFT의 전류특성도(실시예 1),
도 12는 CPU의 평가 결과를 나타낸 도면(실시예 1),
도 13은 발광 장치의 제조 공정도(실시예 2),
도 14는 전자기기의 일례를 나타낸 도면(실시예 3).
*도면의 주요 부분에 대한 부호의 설명*
100: 제 1 기판 101a: 금속막
101b: 금속산화막 102: 산화물층
103: 박리층 104: 보호층
본 발명은 박막트랜지스터(이하, TFT라고 한다)로 구성된 회로를 갖는 반도체장치 및 그 제조방법에 관한 것이다. 예를 들면, 본 발명은, 액정표시 패널로 대표되는 전기광학장치 또는 유기발광소자를 갖는 발광 표시장치를 부품으로서 탑재한 전자기기에 관한 것이다.
본 명세서에서, "반도체장치"란, 반도체특성을 이용함으로써 기능할 수 있는 장치전반을 가리키고, 전기광학장치, 반도체회로 및 전자기기는 모두 반도체장치이다.
최근 절연 표면을 갖는 기판상에 형성된 반도체박막(두께 수∼수백 nm정도)을 이용하여 박막트랜지스터(TFT)를 구성하는 기술이 주목받고 있다. 박막트랜지스터는 IC 및 전기광학장치와 같은 전자 디바이스에 널리 응용되고, 특히 화상표시장치의 스위칭 소자로서 개발이 서둘러 실행되고 있다.
이러한 화상표시장치를 이용한 애플리케이션은 여러 가지의 것이 기대되고 있지만, 특히 휴대 기기에의 이용이 주목받고 있다. 현재, 유리 기판이나 석영기판 이 많이 사용되고 있지만, 깨지기 쉽고, 무겁다고 하는 결점이 있다. 또한 대량생산을 행하는 것에서, 유리 기판이나 석영기판은 대형화가 곤란해서, 적합하지 않다. 그 때문에, 가요성을 갖는 기판, 대표적으로는 플렉시블 플라스틱 필름 상에 TFT소자를 형성하는 것이 시도되고 있다.
그러나, 플라스틱 필름의 내열성이 낮기 때문에, 프로세스의 최고온도를 낮게 하지 않을 수 없어, 결과적으로, 유리 기판상에 형성한 것과 비교하여 양호한 전기 특성의 TFT를 형성할 수 없는 것이 현재의 상태다. 그 때문에, 플라스틱 필름을 사용한 고성능의 액정표시장치와 발광소자는 실현되지 않고 있다.
또한, 기판 상에 분리층을 사이에 두고 존재하는 박리층을 상기 기판으로부터 박리하는 박리방법이 이미 제안되어 있다. 예를 들면, 일본국특개평 10-125929호 공보, 일본국특개평10-125931호 공보에 기재된 기술은, 비정질 실리콘(또는 폴리실리콘)으로 이루어진 분리층을 설치하고, 기판을 통과시켜서 레이저광을 조사해서 비정질 실리콘에 포함되는 수소를 방출시킴으로써, 공극을 생기게 해서 기판을 분리시킨다고 하는 것이다. 덧붙여, 이 기술을 이용하여 일본국특개평10-125930호 공보에는 박리층(공보에서는 전사층이라고 부르고 있다)을 플라스틱 필름에 접착하여서 액정표시장치를 완성시킨다고 하는 기재도 있다.
그러나, 상기 방법에서는, 투광성이 높은 기판을 사용하는 것이 필수적이어서, 기판을 통해 광을 투과시켜, 더욱 비정질 실리콘에 함유된 수소를 방출시키기에 충분한 에너지를 주기 위해서, 비교적 큰 레이저광의 전면조사가 필요해져, 박리층에 손상을 주어버린다고 하는 문제가 있다. 또한, 상기 방법에서는, 분리층 위 에 소자를 제조했을 경우, 소자제조 프로세스에서 고온의 열처리 등을 행하면, 분리층에 함유된 수소가 확산하고 감소해버려, 레이저광을 분리층에 조사해도 박리가 충분하게 행해지지 않을 우려가 있다. 따라서, 분리층에 함유된 수소량을 유지하기 위해서, 분리층 형성 후의 프로세스가 제한되어 버리는 문제가 있다. 또한, 상기 공보에는, 박리층에의 손상을 막기 위해서, 차광층 또는 반사층을 설치하는 기재도 있지만, 그 경우, 투과형 액정표시장치를 제조하는 것이 곤란하다. 아울러, 상기 방법에서는, 큰 면적을 갖는 박리층을 박리하는 것은 곤란하다.
따라서, 본 출원인은 일본 특허공개 제2003-174153호에 기재된 박리 및 전사 기술을 제안하고 있다.
본 발명의 목적은, 박리층에 손상을 주지 않는 박리방법을 제공하여, 작은 면적을 갖는 박리층의 박리뿐만 아니라, 큰 면적을 갖는 박리층을 전면에 걸쳐서 바람직한 수율로 박리하는데 있다.
본 발명은, 기판에 금속층을 형성하고, 그 위에 산화물층을 적층형성할 때, 그 금속층에 의한 산화 금속층을 금속층과 산화물층의 계면에 형성하고, 이 산화 금속층을 이용하여 후의 공정에서 박리를 행하는 박리방법을 사용한다.
구체적으로는, 유리 기판 상에 스퍼터링법으로 텅스텐막(또는 질화 텅스텐막 등의 합금막)을 형성하고, 스퍼터링법으로 산화실리콘막을 적층형성한다. 스퍼터링법으로 산화실리콘막을 형성할 때에 비결정질 상태의 산화텅스텐층이 형성된다. 그리고, 산화실리콘막 상에 TFT등의 소자형성을 행하고, 소자형성 프로세스에서 400℃이상의 열처리를 행함으로써 산화텅스텐층을 결정화시킨다. 물리적인 힘을 가하면, 산화텅스텐층의 층내 또는 계면에서 박리가 생긴다. 이렇게 해서 박리된 박리층(TFT등의 소자를 포함)을 플라스틱 기판에 전사한다.
또한, 박리를 행하기 전에 박리현상이 생기기 쉬워지도록, 트리거를 제공하는 것이 중요하여, 밀착성을 선택적(부분적)으로 저하시키는 전처리를 행하는 것으로써 박리불량이 없어지고, 더욱 더 수율도 향상한다.
본 발명에서는, 고정 기판을 접착한 후, 유리 기판에 스크라이브 또는 레이저광조사를 행함으로써 트리거를 제공하여 유리 기판의 일부를 제거한다.
레이저광으로서는, 엑시머레이저, CO2레이저, 아르곤 레이저 등의 기체레이저나, 유리레이저, 루비레이저, 알렉산드라이트 레이저 또는, Ti:사파이어 레이저 등의 고체레이저나, YAG, YVO4, YLF, YAlO3등의 결정에 Nd, Tm, Ho를 도핑한 결정을 사용한 고체레이저나, 반도체레이저를 사용하여도 된다. 또한, 레이저 발진의 형태는, 연속발진, 펄스발진의 어느 것이어도 되고, 레이저빔의 형상도 선형, 구형상, 원형 또는 타원형의 어느 것이어도 된다. 또한, 사용하는 파장은, 기본파, 제2 고조파 또는, 제3 고조파의 어느 것이어도 되고, 실시자가 적절히 선택하면 된다. 또한 주사 방법은, 종방향, 횡방향 또는 경사 방향의 어느 쪽이어도 되고, 더욱이 왕 복시켜도 된다.
그리고, 제거한 부분으로부터 박리시켜 가는 것을 특징으로 하고 있다. 이렇게 함으로써, 서로 접착된 2장의 고정 기판의 사이에 박리용 쐐기를 밀기 쉽게 한다.
또한, 비교적 큰 기판을 사용할 경우, 다면절삭을 행하지만, 기판의 위치맞춤 등에 사용하는 얼라인먼트 마커가 복수로 필요해진다. 얼라인먼트 마커는, 식각 구멍으로서 사용된다. 이 식각 구멍은 유리 기판을 바닥면으로 하는 구멍이며, 층간절연막 및 텅스텐막까지도 제거되어 있다. 그러나, 이 얼라인먼트 마커에 의해 박리불량이 발생하는 일이 있다. 얼라인먼트 마커가 설치된 부분과 회로가 박리하는 방향으로 정렬되어 있는 경우, 얼라인먼트 마커의 부분에서 박리불량이 생겼을 경우, 그 박리하는 방향의 연장 상에 있는 회로에 손상을 줄 우려가 있다.
따라서, 본 발명에서는, 기판의 주연부만 얼라인먼트 마커를 배치하고, 박리하기 전에 유리 기판의 일부로서 얼라인먼트 마커마다 제거한다. 얼라인먼트 마커는 TFT를 제조한 후의 공정에서는 필요하지 않게 되기 때문에, 제거해도 문제없다. 또한, 박리불량은 얼라인먼트 마커의 배치에도 관련되어 있기 때문에, 얼라인먼트 마커가 복수로 배치되어 있는 방향으로 박리를 행한다. 또한, 박리하는 방향에 따라, 얼라인먼트 마커의 위치와 회로의 배치를 적절히 설정한다.
또한, 플렉시블 필름상에 형성된 디바이스의 실장에 있어서, FPC을 압착에 의해 접착하여서 단자전극과 도통을 취한다. 이 압착 공정에 있어서, 필름상에 형성된 배선(단자전극에 연결되는 배선)이 손상을 받아서 크랙이 발생하기 쉽다. 필 름이 유연성을 가지고 있기 때문에 가압변형에 의해 크랙이 발생했다고 추측된다. 이 크랙이 클 경우에는 단선이 될 우려가 있다.
따라서, 본 발명의 일 특징은, 단자전극의 접속부를 제외한 전면(단자전극의 주연부를 포함)을 수지로 덮고, 크랙의 발생을 방지하는데 있다.
본 명세서에서 개시하는 발명의 구성은, 제 1 기판상에 소자를 포함하는 박리층을 형성하는 공정과, 상기 소자를 포함하는 박리층상에 용매에 녹는 유기수지막을 도포하는 공정과, 상기 유기수지막 상에 제 1 양면 테이프를 접착하는 공정과, 상기 제 1 기판의 일부를 절단해서 제거하는 공정과, 상기 제 1 양면 테이프에 제 2 기판을 접착하는 공정과, 상기 제 1 기판 아래의 제 3 기판을 제 2 양면 테이프로 접착하는 공정과, 상기 제 1 기판, 상기 제 2 양면 테이프 및 상기 제 3 기판을 상기 박리층으로부터 분리하도록 박리하는 공정과, 박리층에 접착재로 제 4 기판을 접착하는 공정을 포함하는 반도체장치의 제조방법이다.
또한 본 발명의 다른 구성은, 제 1 기판 위에 소자 및 얼라인먼트 마커를 포함하는 박리층을 형성하는 공정과, 상기 소자를 포함하는 박리층상에 용매에 녹는 유기수지막을 형성하는 공정과, 상기 유기수지막상에 제 1 양면 테이프를 접착하는 공정과, 상기 얼라인먼트 마커와 겹치는 상기 제 1 기판의 일부를 절단해서 제거하는 공정과, 상기 제 1 양면 테이프에 제 2 기판을 접착하는 공정과, 상기 제 1 기판 아래측의 제 3 기판을 제 2 양면 테이프로 접착하는 공정과, 상기 제 1 기판, 상기 제 2 양면 테이프 및 상기 제 3 기판을 상기 박리층으로부터 분리하도록 박리하는 공정과, 상기 박리층에 접착재로 제 4 기판을 접착하는 공정을 포함하는 반도 체장치의 제조방법이다.
상기 각 구성 중 일 특징은, 상기 제 2 기판 및 상기 제 3 기판은 상기 제 1 기판보다도 강성이 높은 기판이며, 또한, 상기 제 4 기판은 필름 기판인 것이다.
상기 각 구성에서는, 제 1 기판을 박리할 때에, 그 강도 등이 불충분한 경우를 고려해, 제 1 기판에 제 3 기판을 접착시켜서 박리를 행하고 있지만, 강도 등이 충분한 경우에는 제 3 기판을 접착하는 것은 불필요하다.
상기 각 구성 중 일 특징은, 제 1 기판의 일부를 절단 및 제거한 부분으로부터 박리하는 것이다.
상기 각 구성 중 일 특징은, 제 2 기판을 제거하는 공정과, 상기 제 1 양면 테이프를 제거하는 공정과, 용매로 녹여 상기 유기수지막을 제거하는 공정을 더 포함한 것이다.
상기 각 구성 중 일 특징은, 상기 소자가 TFT 소자인 것이다.
또한, 본 발명의 다른 구성은, 제 1 기판상에 소자를 포함하는 박리층을 형성하는 공정과, 상기 소자를 포함하는 박리층상에 용매에 녹는 유기수지막을 형성하는 공정과, 상기 유기수지막 상에 양면 테이프를 접착하는 공정과, 상기 제 1 기판의 일부를 절단해서 제거하는 공정과, 상기 양면 테이프에 제 2 기판을 접착하는 공정과, 상기 제 1 기판의 일부를 절단해서 제거한 부분으로부터 박리를 행하고, 상기 제 1 기판을 소자를 포함한 박리층으로부터 분리하는 공정과, 상기 소자를 포함하는 박리층에 접착재로 제 3 기판을 접착하는 공정과, 상기 제 2 기판을 제거하는 공정과, 상기 양면 테이프를 제거하는 공정과, 상기 유기수지막을 용매로 용해 시켜서 제거하는 공정을 포함하는 반도체장치의 제조방법이다.
상기 구성 중 일 특징은, 상기 제 2 기판은, 상기 제 1 기판보다도 강성이 높은 기판이며, 또한, 상기 제 3 기판은 필름 기판인 것이다.
또한, 본 발명의 다른 구성은, 제 1 기판 위에 소자 및 단자전극을 포함하는 박리층을 형성하는 공정과, 상기 박리층 및 상기 단자전극 위에 보호층을 형성하는 공정과, 상기 박리층, 상기 단자전극 및 상기 보호층을 상기 제 1 기판으로부터 박리하는 공정과, 상기 박리층, 상기 단자전극 및 상기 보호층에 접착재로 제 2 기판을 접착하는 공정과, 상기 보호층의 콘텍홀 내의 상기 단자전극에 FPC를 압착하는 공정을 포함하는 반도체장치의 제조방법이다.
상기 구성 중 일 특징은, 상기 제 1 기판은 유리 기판이며, 또한, 상기 제 2 기판은 필름 기판인 것이다.
또한, 상기 각 구성에 있어서, 박리층을 제 1 기판으로부터 박리하는 공정은, 특별하게 한정되지 않고, 공지의 방법을 사용하면 좋지만, 그 중에서도 일본 특허공개2003-174153에 기재된 박리 및 전사 기술을 사용하면, 유리 기판상에서 500℃이상의 가열처리에 의해 얻을 수 있는 높은 이동도를 갖는 TFT를 바람직한 수율로 플라스틱 기판에 전사할 수 있다. 일본 특허공개 2003-174153에 기재된 박리 및 전사 기술은, 기판에 금속층을 형성하고, 그 위에 산화물층을 적층형성할 때, 그 금속층의 산화금속층을 금속층과 산화물층의 계면에 형성하고, 이 산화금속층을 이용해서 후의 공정에서 박리를 행하는 박리방법이다.
구체적으로는, 유리 기판 위에 스퍼터링법으로 텅스텐막을 형성하고, 스퍼터링법으로 산화실리콘막을 적층형성한다. 스퍼터링법으로 산화실리콘막을 형성할 때 에 비결정질 상태의 산화텅스텐층이 형성된다. 그리고, 산화실리콘막상에 TFT등의 소자형성을 행하여, 소자형성 프로세스에서 400℃이상의 열처리를 행하는 것으로 산화텅스텐층을 결정화시킨다. 물리적인 힘을 가하면, 산화텅스텐층의 층내 또는 계면에서 박리가 생긴다. 이렇게 해서 박리된 박리층(TFT등의 소자 포함)을 플라스틱 기판에 전사한다.
또한, 상기 각 구성에 있어서, 박리층은, TFT를 대표로 하는 여러가지 소자(박막 다이오드; 또는 실리콘의 PIN접합으로 이루어진 광전변환소자, 실리콘 저항소자 또는, 센서 소자(대표적으로는 폴리실리콘을 사용한 감압식 지문 센서)를 갖는 반도체집적회로를 포함하는 층이다. 상기 박리층은 분리층이라고 불러도 된다.
또한, TFT 구조에 관계없이 본 발명을 적용하는 것이 가능해서, 예를 들면 탑(top) 게이트형 TFT나, 보텀 게이트형(역스태거형)TFT나, 순 스태거형 TFT를 사용하는 것이 가능하다. 또한 단일 게이트 구조의 TFT에 한정되지 않고, 복수의 채널 형성 영역을 갖는 멀티 게이트형 TFT, 예를 들면 더블 게이트형 TFT를 사용하여도 된다.
또한, TFT의 활성층으로서는, 비정질반도체막, 결정구조를 포함하는 반도체막, 비정질구조를 포함하는 화합물반도체막 등을 적절히 사용할 수 있다. 더구나 TFT의 활성층으로서, 비정질과 결정구조(단결정, 다결정을 포함)의 중간적인 구조를 가지고, 자유에너지적으로 안정한 제 3 상태를 갖는 반도체이며, 단거리 질서를 가지고 격자왜곡을 갖는 결정질 영역을 포함하고 있는 세미 비결정질 반도체막(미결정반도체막, 마이크로 크리스탈 반도체막이라고도 불린다)도 사용할 수 있다. 세미 비결정질 반도체막은, 적어도 막중의 일부의 영역에는, 0.5∼20nm의 결정립을 포함하고 있어, 라만(Raman) 스펙트럼이 520cm-1보다도 저파수측으로 쉬프트하고 있다. 또한, 세미 비결정질 반도체막은, X선 회절에서는 Si결정격자로부터 얻어진 (111) 및 (220)의 회절 피크가 관측된다. 또한, 세미 비결정질 반도체막은, 미결합 손(댕글링 본드)의 중화제로서 수소 또는 할로겐을 적어도 1원자% 포함시키고 있다. 세미 비결정질 반도체막은, 규화물기체를 글로우방전분해(플라즈마 CVD)해서 제조된다. 규화물기체로서는, SiH4, 그 밖에도 Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4등을 사용하는 것이 가능하다. 이 규화물기체를 H2, 또는, H2와 He, Ar, Kr, Ne으로부터 선택된 일종 또는 복수종의 희가스(rare gas) 원소로 희석해도 된다. 희석율은 2∼1000배의 범위이다. 압력은 대략 0.1Pa∼133Pa의 범위, 전원 주파수는 1MHz∼120MHz, 바람직하게는 13MHz∼60MHz이다. 기판가열온도는 300℃이하로 괜찮고, 바람직하게는 100∼250℃이다. 막중의 불순물원소로서, 산소, 질소 또는 탄소 등의 대기성분의 불순물은 1×1020cm-3이하로 하는 것이 바람직하고, 특히, 산소농도는 5×1019atoms/cm3이하, 바람직하게는 1×1019atoms/cm3이하로 한다. 이때, 세미 비결정질 반도체막을 활성층이라고 한 TFT의 전계 효과 이동도 μ는, 1∼10cm2/Vsec이다.
본 발명에 의해, 큰 면적을 갖는 박리층을 전면에 걸쳐서 바람직한 수율로 박리할 수 있다.
[발명의 바람직한 실시예]
이하, 본 발명의 실시형태에 대해서, 이하에 설명한다.
<실시형태 1>
여기에서는, 금속막과 산화실리콘막을 사용한 박리방법을 사용한다.
우선, 제 1 기판(100) 상에 반도체집적회로(여기에서는 CPU), 단자전극(미도시됨) 및 얼라인먼트 마커(미도시됨)를 포함하는 박리층(103)을 형성한다.
기판 상에 스퍼터링법으로 금속막(101a), 여기에서는 텅스텐막(막두께 10nm∼200nm, 바람직하게는 30nm∼75nm)을 형성하고, 더구나 대기에 닿지 않게, 산화물막(102), 여기에서는 산화실리콘막(막두께 150nm∼200nm)을 적층형성한다. 산화물막(102)의 막두께는, 금속막 막두께의 2배이상으로 하는 것이 바람직하다. 또, 적층형성시, 금속막(101a)과 산화실리콘막(102)의 사이에 비결정질 상태의 산화금속막(산화텅스텐막)이 2nm∼5nm정도 형성된다. 후의 공정에서 박리할 때, 산화텅스텐막 내측, 또는 산화텅스텐막과 산화실리콘막과의 계면, 또는 산화텅스텐막과 텅스텐막과의 계면에서 분리가 생긴다.
스퍼터링법으로는 기판 단면에 막형성되기 위해서, 기판단면에 막형성된 텅스텐막과, 산화텅스텐막과, 산화실리콘막을 O2 애싱 등으로 선택적으로 제거하는 것이 바람직하다.
다음으로, PCVD법으로 하지절연막이 되는 산화질화실리콘막(막두께 100nm)(미도시됨)을 형성하고, 더구나 대기에 닿지 않고, 수소를 함유한 비결정질 실리콘 막(막두께 100nm)을 적층형성한다.
그후, 상기 비결정질 실리콘 막을 공지의 기술(고상성장법, 레이저 결정화방법, 촉매금속을 사용한 결정화방법등)에 의해 결정화시켜, 폴리실리콘막을 활성층이라고 하는 TFT를 사용한 소자를 형성한다. 여기에서는, 촉매금속을 사용한 결정화방법을 이용하여 폴리실리콘막을 얻는다. 중량환산으로 10ppm의 니켈을 함유한 아세트산 니켈염 용액을 스피너로 도포한다. 스핀 도포 대신에 스퍼터링법으로 니켈 원소를 전면에 살포하는 방법을 이용하여도 된다. 다음에, 가열처리를 행해 결정화시켜서 결정구조를 갖는 반도체막(여기에서는, 폴리실리콘층)을 형성한다. 여기에서는 열처리(500℃, 1시간)뒤, 결정화를 위한 열처리(550℃, 4시간)를 행해 결정구조를 갖는 실리콘막을 얻는다.
또한 다른 결정화방법으로서는, 비결정질 실리콘막에 촉매가 되는 금속원소를 첨가한 후, 가열해서 폴리실리콘 막을 얻은 후에 펄스발진형 레이저광을 조사한 폴리실리콘막을 얻는 방법을 이용하여도 되고, 비결정질 실리콘막에 연속발진형 레이저광을 조사해서 폴리실리콘막을 얻는 방법을 이용하여도 되고, 비결정질 실리콘 막을 가열해서 폴리실리콘 막을 얻은 후에 연속발진형 레이저광을 조사해서 폴리실리콘 막을 얻는 방법을 이용하여도 되며, 비결정질 실리콘막에 촉매가 되는 금속원소를 첨가한 후, 가열해서 폴리실리콘 막을 얻은 후에 연속발진형 레이저광을 조사해서 폴리실리콘 막을 얻는 방법을 이용하여도 된다.
비결정질 실리콘막은 수소를 포함하고 있고, 가열해서 폴리실리콘막을 형성할 경우, 결정화시키기 위해서 약 410℃이상의 열처리를 행하면, 폴리실리콘막을 형성함과 동시에 수소의 확산을 행할 수 있다. 또한, 410℃이상의 열처리를 행함으로써 비결정질 상태의 산화금속막이 결정화하고, 결정구조를 갖는 산화금속막(101b)을 얻을 수 있다. 410℃ 이상의 가열처리를 행함으로써 결정구조를 갖는 산화금속막이 형성되어, 수소의 확산이 행해진다. 이 410℃이상의 열처리가 종료된 단계에서, 비교적 작은 힘(예를 들면, 인간의 손, 노즐로부터 내뿜을 수 있는 가스의 풍압, 초음파 등)을 가함으로써, 산화텅스텐 막중, 또는 산화텅스텐막과 산화실리콘막과의 계면, 또는 산화텅스텐막과 텅스텐막과의 계면에서 분리를 생기게 할 수 있다. 이때, 결정구조를 갖는 산화금속막이 얻어지는 온도의 열처리를 행하면 산화금속막의 막두께는 약간 얇아진다.
다음에, 결정구조를 갖는 실리콘막 표면의 산화막을 희불산으로 제거한 후, 결정화율을 높이고, 결정립내에 남겨지는 결함을 보수하기 위한 레이저광(XeCl:파장 308nm)의 조사를 대기중, 또는 산소분위기중에서 행한다.
다음에, 상기 레이저광의 조사에 의해 형성된 산화막에 더하여, 오존수로 표면을 120초 처리해서 합계 1∼5nm의 산화막으로 이루어진 장벽층을 형성한다. 이 장벽층은, 결정화시키기 위해서 첨가한 니켈을 막내에서 제거하기 위해서 형성한다. 또, 장벽층을 형성하기 전에 레이저광의 조사에 의해 형성된 산화막을 제거해도 된다.
다음에, 장벽층 상에 스퍼터링법 또는 PCVD법으로 게터링 사이트가 되는 아르곤 원소를 포함하는 비정질 실리콘막을 10nm∼400nm, 여기에서는 막두께 100nm로 막형성한다.
그 후, 650℃로 가열된 퍼니스(furnace)에 넣어서 3분의 열처리를 행해 게터링 하고, 결정구조를 갖는 반도체막중의 니켈 농도를 감소한다. 퍼니스 대신에 램프 어닐링 장치를 이용하여도 된다.
다음에, 장벽층을 식각 스톱퍼로서 사용하여, 게터링 사이트인 아르곤 원소를 포함하는 비정질 실리콘막을 선택적으로 제거한 후, 장벽층을 희불산으로 선택적으로 제거한다. 이때, 게터링시에 니켈은 산소농도의 높은 영역으로 이동하기 쉬운 경향이 있기 때문에, 산화막으로 이루어진 장벽층을 게터링후에 제거하는 것이 바람직하다.
또, 촉매원소를 이용하여 결정화를 행하지 않은 경우에는, 전술한 장벽층의 형성, 게터링 사이트의 형성, 게터링을 위한 열처리, 게터링 사이트의 제거, 장벽층의 제거 등의 공정은 필요하지 않다.
다음으로, 상기 얻어진 결정구조를 갖는 실리콘막(폴리실리콘막이라고도 불린다)의 표면에 오존수로 얇은 산화막을 형성한 후, 레지스트로 이루어진 마스크를 형성하고, 원하는 형상으로 식각처리해서 섬 형상으로 분리된 반도체층을 형성한다. 반도체층을 형성한 후, 레지스트로 이루어진 마스크를 제거한다.
다음에, 반도체층을 덮는 게이트 절연막의 형성을 행한 후, 게이트 절연막상에 게이트 전극을 형성하고, 활성층에의 도핑에 의한 소스영역 또는 드레인 영역의 형성, 층간절연막(무기절연막)의 형성, 소스 전극 또는 드레인 전극의 형성, 활성화 처리, 수소화처리 등을 적절히 행하여, 폴리실리콘막을 활성층이라고 하는 톱 게이트형 TFT를 제조한다. 도핑하는 불순물원소로서 n형 도전성을 부여하는 인을 첨가했을 경우에는 n채널형 TFT를 형성할 수 있고, p형 도전성을 부여하는 붕소를 첨가했을 경우에는 p채널형 TFT를 형성할 수 있고, 이것들을 조합하면 CMOS회로를 제조할 수 있다.
여기서, TFT의 구조로서 톱 게이트형의 예를 나타내었지만, TFT의 구조는 한정되지 않고, 예를 들면 보텀 게이트형 또는 순 스태거형이어도 된다.
이렇게 해서 얻어진 폴리실리콘막으로 이루어진 반도체층을 이용하여, TFT를 대표하는 여러가지 소자(박막 다이오드, 실리콘의 PIN접합으로 이루어진 광전변환소자나 실리콘 저항소자나 센서 소자(대표적으로는 폴리실리콘을 사용한 감압식 지문 센서)를 형성할 수 있다.
이렇게 해서, 소자를 갖는 회로를 포함한 박리층(103)을 형성한다(도 1a). 도 1a 내지 도 1f에서는 산화물막(102)과 박리층(103)은 따로 도시되어 있지만, 박리를 행하면, 산화물막(102)도 박리층(103)과 일체가 되기 때문에, 산화물막(102)도 박리층의 일층이라고 말할 수 있다. 또한 산화물막(102)은, 박리층을 보호하는 층이라고도 말할 수 있다.
다음에, 물 또는 알코올류가 가용한 접착재로 이루어진 보호층(104)을 전면에 도포하여, 소성한다. 이 접착재의 조성으로서는, 예를 들면 에폭시계, 아크릴레이트계, 실리콘계 등 어떠한 것이어도 된다. 여기에서는 스핀 코트로 수용성수지(TOAGOSEI Co.,Ltd.에 의해 제조됨:VL-WSHL10)로 이루어진 보호층(막두께 30㎛)을 도포하고, 경화시킨다. 이 수용성수지막은 평탄화막으로서 기능하고, 후의 기판 접착시, 평탄화 막표면과 기판면이 거의 평행하게 되도록 접착시킬 수 있다. 이 수용 성수지막을 사용하지 않을 경우, 압착시에 전극 또는 TFT에 의한 돌출이 생길 우려가 있다.
그 후, 보호층(104)에 제 1 양면 테이프(105)를 접착한다(도 1b). 제 1 양면 테이프(105)는, 접착면에 기포가 들어가지 않도록 감압 상태에서 접착하는 것이 바람직하다. 도면부호 106은, 양면 테이프(105)의 보호 시트로, 후의 공정에서 박리함으로써 양면 테이프의 다른 접착면을 노출할 수 있다.
다음에, 후의 박리처리를 행하기 쉽게 하기 위해서, 금속막(101)과 산화물막(102)과의 밀착성을 부분적으로 저하시키고, 또한 기판의 일부를 제거하는 처리를 행한다. 밀착성을 부분적으로 저하시키는 처리는, 박리하려고 하는 영역의 주연을 따라 외부로부터 국소적으로 압력을 가해서 산화물막(102)의 층내 또는 계면의 일부분에 손상을 준다. 예를 들면, 스크라이버장치를 사용하고, 0.1mm∼2mm 범위의 압력을 가해서 움직이면 된다. 그 후에 스크라이브 라인을 따라 기판의 일부를 제거한다(도 1c).
여기에서, 기판의 상면도의 일례를 도 3a에 나타낸다. 도 3a에 있어서, 1장의 기판에 9개의 CPU를 형성하는 예이며, 도면부호 301은 기판, 302는 얼라인먼트 마커, 303은 금속막 패턴, 304는 회로 패턴, 305는 기판제거 부분이다. 얼라인먼트 마커(302)는 금속막 패턴을 식각함으로써 형성되어 있다. 도 3a과 같이 기판의 한변을 제거함으로써, 후의 박리처리를 행하기 쉽게 한다.
다음에, 보호 시트(106)를 벗겨서 제 1 고정 기판(107)을 접착한다(도 1d). 제 1 고정 기판(107)도 접착면에 기포가 들어가지 않도록 감압 상태에서 접착하는 것이 바람직하다.
다음에, 제 2 양면 테이프(108)에 의해 제 2 고정 기판(109)을 접착한다(도 1e). 제 2 고정 기판(109)도 접착면에 기포가 들어가지 않도록 감압 상태에서 접착하는 것이 바람직하다. 이때, 제 2 고정 기판(109)은, 후의 박리처리에서 기판(100)이 깨지는 것을 보호하기 위해서 접착하는 것이며, 접착하지 않아도 된다.
다음에, 금속막(101a)이 설치되는 제 1 기판(100)을 물리적수단에 의해 박리한다. 비교적 작은 힘(예를 들면, 인간의 손, 노즐로부터 내뿜어진 가스의 풍압, 초음파 등)으로 박리할 수 있다. 여기에서는, 쐐기(110)를 이용하여 기판의 일부를 제거한 곳부터 밀어넣어 박리를 진행시킨다. 이렇게 해서, 산화실리콘층(102)상에 형성된 박리층을 제 1 기판(100)으로부터 분리할 수 있다. 박리후의 상태를 도 1f에 나타낸다.
이때, 기판의 일부를 제거한 부분으로부터 박리를 행하는 방향은, 도 3a에 나타낸 방향(306)으로 하는 것이 바람직하다. 얼라인먼트 마커(302)에 의한 박리불량이 생겨도 박리하는 방향의 연장 상에는 회로 패턴이 배치되어 있지 않기 때문에, 회로 패턴(304)에 손상을 주지 않는다.
또한, 얼라인먼트 마커에 의한 박리불량을 없애기 위해서, 도 3b에 나타낸 바와 같은 얼라인먼트 마커 배치로서, 또한 기판의 일부를 제거할 때에 얼라인먼트 마커(312)가 배치되어 있는 기판의 일부를 박리전에 제거해도 된다. 또, 도 3b에서는 박리전에 기판의 3변을 제거하고 있다. 도 3b에서, 도면부호 311은 기판, 312는 얼라인먼트 마커, 313은 금속막 패턴, 314는 회로 패턴, 315는 기판제거 부분, 316 은 박리하는 방향이다.
또한, 도 3a 및 도 3b에서의 얼라인먼트 마커는 금속막 패턴을 식각하여 형성된 기판까지 도달하는 개구이다. 얼라인먼트 마커가 산화물막에 이르는 개구가 되도록 형성되면, 금속 패턴을 식각하지 않기 때문에, 얼라인먼트 마커에 의한 박리불량을 방지할 수 있다.
다음에, 산화막(102)측이 플라스틱 필름으로 이루어진 제 2 기판(112)을 접착재(111)로 접착한다(도 2a). 제 2 기판(112)도 접착면에 기포가 들어가지 않도록 감압 상태에서 접착하는 것이 바람직하다. 접착재(111)로서는, 반응경화형 접착재, 열경화형 접착재, 자외선 경화형 접착재 등의 광경화형 접착재, 혐기형 접착재 등의 각종 경화형 접착재를 들 수 있다. 제 2 기판(112)의 재질로서는, 폴리프로필렌, 폴리프로필렌 설파이드, 폴리카보네이트, 폴리에테르이미드, 폴리페닐렌 설파이드, 폴리페닐렌 옥사이드, 폴리술폰, 또는 폴리프탈아미드로 이루어진 합성수지를 사용할 수 있다. 또한, Tg이 400℃이상인 HT기판(Nippon Steel Chemical Co.,Ltd제)을 이용하여도 된다.
다음에, 제 1 양면 테이프로부터 제 1 고정 기판을 분리시킨다(도 2b). 그리고, 제 1 양면 테이프를 벗긴다(도 2c).
용기(114)에 넣어진 용매(113), 여기에서는 물에 담금으로써, 수용성수지로 이루어진 수지층을 용해시켜서 제거한다(도 2d).
상기 공정에 의해, 바람직한 수율로, 제 1 기판에 설치한 박리층을 플라스틱필름으로 이루어진 제 2 기판(112)에 전사할 수 있다(도 2e).
더욱이, 전사한 박리층 상에 다른 소자를 형성해도 된다. 예를 들면, 양극과, 유기 화합물을 함유한 층과, 음극을 갖는 발광소자, 또는 애노드 전극과 캐소드 전극의 사이에 광전변환층을 삽입한 쇼트키형 다이오드(광 센서)를 형성해도 된다.
그리고, 도 3a 및 도 3b에 나타낸 바와 같이 다면 절삭을 했을 경우에는, 회로 패턴마다 적절히 분단을 행하면 된다. 필름 기판의 분단이기 때문에, 유리 기판이나 석영기판과 비교해서 비교적 용이하게 절단 가공을 행할 수 있다. 유리 기판이나 석영기판을 다면 절삭할 경우, 스크라이버 장치나 브레이커 장치 등으로 절단을 행하면 깨어짐이나 흠집이 생기기 쉽기 때문에, 사이즈가 작아질수록 분단 가공이 곤란하게 되어 있었다. 본 발명은 필름 기판이므로 작은 사이즈의 회로 패턴도 레이저 가공이나 커터 등으로 분단 가공을 용이하게 할 수 있다. 따라서, 대면적 기판으로부터 미소한 디바이스를 대량으로, 바람직한 수율로 제조할 수 있다.
<실시형태 2>
또한, 여기에서는 플라스틱 필름 기판 등의 유연성을 갖는 플렉시블 기판에 전사후의 디바이스에 대하여 FPC을 압착할 때, 크랙 등의 불량발생을 방지하는 방법을 도 4a 내지 도 4c에 나타낸다.
우선, 실시형태 1에 따라서 유리 기판에 형성한 박리층을 플렉시블 기판에 전사한다. 유리 기판 위에 금속막을 형성한 후, 산화물막(404)을 형성했을 때에 금속막과 산화물막의 사이에 비결정질 상태의 산화금속막을 형성한다. 그리고, 산화 물막(404)상에 박리층을 형성한다.
전사하는 박리층으로서, 소자를 갖는 회로를 포함하는 층(405a)과, 단자전극(405b)을 형성하고, 그 위에 크랙을 방지하기 위한 수지로 이루어진 보호층(405c)을 형성한다.
박리층을 형성하는 프로세스에서 400℃이상의 열처리가 행해짐으로써 결정화된 산화금속막(403)이 된다.
그리고 실시형태 1에 따라, 이 산화금속막(403)과 금속막과의 계면에서 분리를 행하여, 금속막이 형성된 유리 기판을 제거하고, 산화금속막(403)의 표면을 플렉시블 기판(401)과 접합층(402)으로 접착한다. 여기까지의 상태의 단면도를 도 4a에 나타내고, 상면도를 도 4b에 나타낸다.
단자전극(405b)은, 주연부를 수지(405c)로 덮어서 보호되어 있다. 즉, 도 4b에 수지의 단부(405d)를 도시한 바와 같이, FPC의 접속을 행하는 부분만 전극면이 노출하고 있는 상태로 되어 있다.
다음에, FPC(407)을 압착해서 이방성 도전 필름(406)에 의해 접속을 행한다. 이 압착 공정에 있어서, 수지(405c)에 의해 배선(단자전극에 연결되는 배선)이 보호되어 있기 때문에, 가압변형에 의한 크랙의 발생을 방지할 수 있다.
또, 본 명세서에서 이방성 도전 필름(406)이란, 열경화 또는 열가소성 수지 필름 중에 도전성의 입자를 섞은 것을 의미하고, ACF(Anisotropic Conductive Film)라고도 불린다. 2층식 ACF이어도 되고, 3층식 ACF이어도 된다. 또한, FPC(407)는, 절연성 필름에 배선이 설치되고, 라미네이트된 필름이다.
또한, 본 실시형태는 실시형태 1과 자유롭게 조합할 수 있다.
이상의 구성으로 이루어진 본 발명에 대해서, 이하에 나타낸 실시예를 가지고 더욱 상세한 설명을 한다.
(실시예 1)
본 실시예에서는, 반도체 집적회로, 대표적으로는 CPU를 플라스틱 기판에 전사하는 예를 나타낸다. 또, 도 5a에는 전사전의 단면도를 나타내고, 도 5b에는 전사후의 단면도를 나타낸다.
우선, 석영기판 또는 유리 기판 등의 내열성 기판(20) 위에, 금속층(21)을 형성한다. 본 실시예에서는 유리 기판으로서 5인치 사이즈의 코닝 1737을 사용한다.
또, 금속층(21)을 형성하는 재료로서는, 텅스텐(W), 몰리브덴(Mo), 테크네튬(Tc), 레늄(Re), 루테늄(Ru), 오스뮴(Os), 로듐(Rh), 이리듐(Ir), 팔라듐(Pd) 및 은(Ag)으로부터 선택된 원소, 상기 원소를 주성분으로 하는 합금, 또는 질화물(예를 들면 질화 티타늄, 질화 텅스텐, 질화 탄탈, 질화 몰리브덴)을 단층, 또는 적층해서 사용할 수 있다.
본 실시예에서는, 유리 기판 위에 스퍼터링법으로 금속층(21), 여기에서는 텅스텐막(막응력이 작은 막형성 조건:Ar유량 100sccm, 막형성 압력 2Pa, 막형성 파워 4kW, 기판온도 200℃, 막두께 10nm∼200nm, 바람직한 것은 50nm∼75nm)을 형성하고, 또한 대기에 닿지 않고, 산화물층(12), 여기에서는 스퍼터링법으로 산화실리 콘막(막두께 150nm∼200nm)을 적층형성한다. 산화물막(12)의 막두께는, 금속층의 막두께의 2배이상으로 하는 것이 바람직하다. 적층형성시, 금속층과 산화실리콘막과의 사이에 비결정질 상태의 산화금속막(산화텅스텐막)이 2nm∼5nm 정도 형성된다. 비결정질 상태에 있는 산화금속막은, 도 5a에서는 점선으로 나타내고 있다. 후의 공정에서 박리할 때, 산화텅스텐 막중, 또는 산화텅스텐막과 산화실리콘막과의 계면, 또는 산화텅스텐 막과 텅스텐 막과의 계면에서 분리가 생긴다. 또, 박리후의 산화물층(12)의 표면에는 산화텅스텐막이 남아있고, 제거해도 된다.
또, 스퍼터링법으로는 기판단면에 텅스텐막, 산화텅스텐막 및 산화실리콘막을 형성하므로, 건식식각, 및 O2애싱 등으로 이 막들을 선택적으로 제거하는 것이 바람직하다.
다음에, PCVD법으로 하지절연막(13)이 되는 산화질화실리콘막(막두께 100nm)을 형성하고, 또한 대기에 닿지 않고, 수소를 함유한 비결정질 실리콘막(막두께 150nm)을 적층형성한다. 또, 산화질화실리콘막은, 유리 기판으로부터의 알칼리 금속 등의 불순물확산을 방지하는 블록킹층이다. 또한, 본 실시예에서는 후의 공정에서 연속발진형의 레이저광을 조사하므로 반도체막의 막두께를 비교적 두껍게 해 둔다.
그 후, 상기 비결정질 실리콘막을 공지의 기술(고상성장법, 레이저 결정화방법, 촉매금속을 사용한 결정화방법 등)에 의해 결정화시켜서, 폴리실리콘막을 활성층으로 하는 TFT를 사용하는 소자를 형성한다. 여기에서는, 촉매금속을 사용한 결정화방법을 이용하여 폴리실리콘막을 얻는다. 중량환산으로 10ppm의 니켈을 포함하 는 아세트산 니켈 염용액을 스피너로 도포한다. 또, 스핀 코팅 대신에 스퍼터링법으로 니켈 원소를 전면에 살포하는 방법을 이용하여도 된다. 다음에, 가열처리를 하여 결정화시켜서 결정구조를 갖는 반도체막(여기에서는 폴리실리콘층)을 형성한다. 여기에서는 열처리(500℃, 1시간)의 뒤, 결정화를 위한 열처리(550℃, 4시간)을 행해서 결정구조를 갖는 실리콘막을 얻는다.
비결정질 실리콘막은 수소를 포함하고 있고, 가열해서 폴리실리콘막을 형성할 경우, 결정화시키기 위해서 410℃ 이상의 열처리를 행하면, 폴리실리콘막을 형성함과 동시에 수소의 확산을 행할 수 있다. 또한 410℃ 이상의 열처리를 행함으로써 비결정질 상태의 산화금속막이 결정화하고, 결정구조를 갖는 산화금속막이 얻어진다. 따라서, 410℃이상의 가열처리를 행함으로써 결정구조를 갖는 산화금속막이 형성되고, 수소의 확산이 행해진다. 이 410℃이상의 열처리가 종료한 후, 비교적 작은 힘(예를 들면 인간의 손, 노즐로부터 내뿜어진 가스의 풍압, 초음파 등)을 가함으로써, 산화텅스텐막중, 또는 산화텅스텐막과 산화실리콘막과의 계면, 또는 산화텅스텐막과 텅스텐막과의 계면에서 분리를 생기게 할 수 있다. 또, 결정구조를 갖는 산화금속막이 얻어지는 온도의 열처리를 행하면 산화금속막의 조성이 변화되는 동시에, 산화금속막의 막두께는 약간 얇아진다. 또한 결정구조를 갖는 산화텅스텐막은 복수의 결정구조(WO2, WO3, WOx(2<x<3))을 가지고 있어, 열처리에 의해 WO3은, WO2 또는 WOx로 조성 변화된다.
다음에, 결정구조를 갖는 실리콘막 표면의 산화막을 희불산 등으로 제거한 후, 연속발진형의 레이저광을 조사한다. 대입경 크기로 결정을 얻기 위해서는, 연속발진이 가능한 고체레이저를 사용하고, 기본파의 제2 고조파∼제4 고조파를 적용하는 것이 바람직하다. 대표적으로는, Nd:YVO4레이저(기본파 1064nm)의 제2 고조파(파장 : 532nm)이나 제3 고조파(파장 :355nm)을 적용하면 된다. 연속발진의 레이저를 사용할 경우에는, 출력 10W의 연속발진의 YVO4레이저로부터 조사된 레이저광을 비선형 광학소자에 의해 고조파로 변환한다. 또한 공진기 속에 YVO4결정과 비선형광학소자를 넣고, 고조파를 쏘는 방법도 있다. 그리고, 바람직하게는 광학계에 의해 조사면에서 구형형 또는 타원형상의 레이저광으로 성형하고, 피처리체에 조사한다. 이때의 에너지밀도는 0.01∼100MW/cm2정도(바람직하게는 0.1∼10MW/cm2)이 필요하다. 그리고, 10∼2000cm/s정도의 속도로 레이저광에 대하여 상대적으로 반도체막을 이동시켜서 조사하면 된다.
다음에, 오존수로 표면을 120초 처리해서 합계 1∼5nm의 산화막으로 이루어진 장벽층을 형성한다. 이 장벽층은, 결정화시키기 위해서 첨가한 니켈을 막내에서 제거하기 위해서 형성한다. 여기에서는 오존수를 이용하여 장벽층을 형성했지만, 산소분위기하의 자외선의 조사로 결정구조를 갖는 반도체막의 표면을 산화하는 방법 또는 산소플라즈마처리에 의해 결정구조를 갖는 반도체막의 표면을 산화하는 방법, 플라즈마 CVD법, 스퍼터링법 또는 증착법 등으로 1∼10nm정도의 산화막을 퇴적해서 장벽층을 형성해도 된다. 이때, 장벽층을 형성하기 전에 표면의 레이저광 조사에 의해 형성된 산화막을 제거해도 된다.
다음에, 장벽층 위에 스퍼터링법으로 게터링 사이트가 되는 아르곤 원소를 함유한 비정질 실리콘막을 10nm∼400nm, 본 실시예에서는 막두께 50nm로 형성한다. 본 실시예에서는 아르곤 원소를 함유한 비정질 실리콘막은, 실리콘 타깃을 이용하여 아르곤을 함유한 분위기하에서 형성한다. 플라즈마 CVD법을 이용하여 아르곤 원소를 함유한 비정질 실리콘막을 형성할 경우, 막형성 조건은, 모노실란과 아르곤의 유량비(SiH4:Ar)을 1:99이라고 하고 막형성 압력을 6.665Pa(0.05 Torr)이라고 하고, RF 파워 밀도를 0.087W/cm2이라고 하고, 막형성 온도를 350℃로 한다.
그 후에, 550℃에서 가열된 퍼니스를 사용하여 4시간의 열처리를 행해 게터링 하고, 결정구조를 갖는 반도체막중의 니켈 농도를 감소한다. 퍼니스 대신에 램프 어닐링 장치를 이용하여도 된다.
다음에, 장벽층을 식각 스톱퍼로서 사용하여, 게터링 사이트인 아르곤 원소를 함유한 비정질 실리콘막을 선택적으로 제거한 후, 장벽층을 희불산으로 선택적으로 제거한다. 또, 게터링시, 니켈은 산소농도가 높은 영역으로 이동하기 쉬운 경향이 있기 때문에, 산화막으로 이루어진 장벽층을 게터링 후에 제거하는 것이 바람직하다.
다음에, 상기 얻어진 결정구조를 갖는 실리콘막(폴리실리콘막이라고도 불린다)의 표면에 오존수로 얇은 산화막을 형성한 후, 제 1 포토마스크를 이용하여 레지스트로 이루어진 마스크를 형성하고, 원하는 형상으로 식각 처리해서 섬 형상으 로 분리된 반도체층을 형성한다. 반도체층을 형성한 후, 레지스트로 이루어진 마스 크를 제거한다.
다음에, 필요한 경우, TFT의 임계값을 제어하기 위해서 미량의 불순물원소(붕소 또는 인)의 도핑을 행한다. 여기에서는, 디보란(B2H6)을 질량분리하지 않고 플라즈마 여기한 이온 도핑법을 사용한다.
다음에, 불산을 함유한 에천트로 산화막을 제거함과 동시에 실리콘막의 표면을 세정한 후, 게이트 절연막이 되는 실리콘을 주성분으로 하는 절연막을 형성한다. 본 실시예에서는, 플라즈마 CVD법에 의해 115nm의 두께로 산화질화실리콘막(조성비: Si=32%, O=59%, N=7%, H=2%)으로 형성한다.
다음에, 게이트 절연막 상에 금속막을 형성한 후, 제 2 포토마스크를 이용하여 패터닝을 행하고, 게이트 전극, 또는 게이트배선, 단자전극을 형성한다. 다음에, 활성층에의 도핑을 행해서 TFT의 소스영역 또는 드레인 영역을 형성한다.
다음에, CVD법에 의해 산화실리콘막으로 이루어진 제 1 층간절연막을 50nm 형성한 후, 각각의 반도체층에 첨가된 불순물원소를 활성화 처리하는 공정을 행한다. 이 활성화 공정은, 램프 광원을 사용한 급속 열 어닐링법(RTA), 또는 YAG레이저 또는 엑시머레이저를 이면으로부터 조사하는 방법, 또는 퍼니스를 사용한 열처리, 혹은 이것들의 방법 중 어느 한쪽인가와 조합한 방법에 의해 행한다.
다음에, 수소를 함유한 질화산화실리콘막으로 이루어진 제 2 층간절연막을 형성해서 열처리(300∼550℃에서 1∼12시간의 열처리)을 행하고, 반도체층을 수소화하는 공정을 행한다. 이 공정은 제 1 층간절연막에 함유된 수소에 의해 반도체층의 댕글링 본드를 종단하는 공정이다. 산화실리콘막으로 이루어진 절연막의 존재에 관계없이 반도체층을 수소화할 수 있다.
다음에, 제 2 층간절연막상에 유기절연물 재료로 이루어진 제 3 층간절연막을 형성한다. 여기에서는 막두께 0.8㎛의 아크릴수지막을 형성한다.
다음에, 제 3 층간절연막 상에 스퍼터링법으로 막두께 250nm∼350nm의 무기절연막으로 이루어진 제 4 층간절연막을 형성한다.
다음에, 제 3 포토마스크를 이용하여 레지스트로 이루어진 마스크를 형성하고, 층간절연막 또는 게이트 절연막을 선택적으로 식각해서 콘택홀을 형성한다. 그후, 레지스트로 이루어진 마스크를 제거한다.
다음에, 금속막을 적층한 후, 제 4 포토마스크를 이용하여 레지스트로 이루어진 마스크를 형성하고, 선택적으로 금속적층막을 식각하며, TFT의 소스 전극 또는 드레인 전극을 형성한다. 그리고, 레지스트로 이루어진 마스크를 제거한다. 또한, 금속적층막은 막두께 100nm의 Ti막과, 막두께 350nm의 Si를 미량 함유하는 Al막과, 막두께 100nm의 Ti막과의 3층 적층으로 한다.
이상의 공정으로, 폴리실리콘막을 활성층으로 하는 톱 게이트형 TFT(15)를 제조할 수 있다.
다음에, 무기절연막 또는 유기수지로 이루어진 제 5 층간절연막을 형성하고, 식각해서 콘택홀을 형성한 후, 금속재료로 이루어진 접속 배선 또는 단자전극을 형성한다. 접속 배선의 형성에 의해, p채널형 TFT와 n채널형 TFT를 조합한 CMOS회로(16)가 제조된다.
이때, 각 층간절연막(제1 내지 제5 층간절연막)으로서는, 무기재료(산화실리 콘, 질화실리콘, 산화질화실리콘 등), 감광성 또는 비감광성의 유기재료(폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 레지스트 또는 벤조시클로부텐), 또는 스핀 도포법에 의해 얻어진 SOG막(예를 들면, 알킬기를 함유한 SiOx막), 또는 이것들의 적층 등을 사용할 수 있다.
다음에, 보호층(14)을 형성하고, 선택적으로 식각을 행해서 단자부(17)만을 나타나게 한다. 이 보호층(14)은 FPC의 실장에 있어서 압착에 의한 크랙을 막기 위해서 설치하고 있다. 여기까지의 공정 후의 단면도가 도 5a이다.
보호층(14)으로서는, 감광성 또는 비감광성의 유기재료(폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 레지스트 또는 벤조시클로부텐), 또는 스핀 도포법에 의해 얻어진 SOG막(예를 들면, 실록산 도포막을 사용한 알킬기를 포함하는 SiOx막, 폴리실라잔(polysilazane) 도포막을 사용한 SiOx막), 또는 이것들의 적층 등을 사용할 수 있다.
다음에, 물 또는 알코올류에 가용한 접착재를 전면에 도포, 소성한다. 이 접착재의 조성으로서는, 예를 들면 에폭시계, 아크릴레이트계, 실리콘계 등 어떠한 것이어도 된다. 여기에서는, 스핀 도포법으로 수용성수지(TOAGOSEI Co.,Ltd.에 제조:VL-WSHL10)로 이루어진 막(막두께 30㎛)을 도포하고, 가경화시키기 위해서 2분간의 노광을 행한 뒤, UV광을 이면으로부터 2.5분, 표면으로부터 10분, 합계 12.5분의 노광을 행해서 완전히 경화시킨다. 이 수용성수지막은 평탄화막으로서 기능하고, 후의 기판 접착시, 평탄화막 표면과 기판면이 거의 평행하게 되도록 접착시킬 수 있다. 이 수용성수지막을 사용하지 않을 경우, 제 1 고정 기판을 압착하였을 때 에 전극 또는 TFT에 의한 돌출이 생길 우려가 있다.
다음에, 접착재에 제 1 양면 테이프를 접착한다.
다음에, 박리를 쉽게 하기 위해서, 금속층과 금속산화막과의 밀착성, 또는 금속산화막과 산화물막과의 밀착성을 부분적으로 저하시키는 처리를 행한다. 밀착성을 부분적으로 저하시키는 처리는, 스크라이버 장치를 사용하고, 0.1mm∼2mm의 범위로 압력을 가해서 움직인 후, 브레이커 장치로 유리 기판의 일부를 분단하여도 된다.
다음에, 석영기판으로 이루어진 제 1 고정 기판을 제 1 양면 테이프에 고정한다. 다음으로, 제 2 고정 기판을 유리 기판의 하측에 제 2 양면 테이프로 고정한다.
다음에, 유리 기판의 일부를 제거한 측으로부터 박리시켜, 금속층(21)이 설치되는 유리 기판(20)을 물리적수단에 의해 박리한다. 비교적 작은 힘(예를 들면 인간의 손, 노즐로부터 내뿜어진 가스의 풍압, 초음파 등)으로 박리할 수 있다. 이렇게 해서, 산화물층(12)상에 형성된 박리층을 유리 기판(20)으로부터 분리할 수 있다.
박리 후, WO3은 1/3이 유리 기판에 잔존하고, 나머지의 2/3는 박리층측에 잔존한다. 박리는, 산화텅스텐 막중, 특히 WO2와 WOx와의 경계, 또는 WO2과 WO3 과의 경계로부터 생기기 쉽다. 박리층측에 산화텅스텐 막은 부분적으로 남지만, 투명하기 때문에, 제거하지 않아도 되고, 제거해도 된다.
다음에, 접착재(11)로 필름 기판(10)과 산화물층(12)(및 박리층)을 접착한다. 접착재(11)는, 제 1 양면 테이프에 의한 제 1 고정 기판과 박리층과의 밀착성이 산화물층(12)(및 박리층)과 필름 기판(10)과의 밀착성 보다도 높은 것이 중요하다.
다음에, 제 1 양면 테이프로부터 제 1 고정 기판을 분리시킨다. 다음에, 양면 테이프를 벗긴다. 또한 물을 이용하여 수용성수지를 용해시켜서 제거한다.
이상의 공정으로, 필름 기판(10)에 전사한 TFT(15), 및 CMOS회로(16)를 형성할 수 있다(도 5b). 본 실시예에서는 이 소자들을 이용하여 CPU를 설계한다.
실제로 필름 기판에 전사한 TFT의 단면 SEM 사진을 도 6 및 도 7에 나타낸다. 도 7은 도 6의 확대도이다. 도 7로부터 게이트 길이 1.2㎛의 단일 드레인 구조의 TFT를 확인할 수 있다.
또한, 본 실시예에서는 약 2만 7000개의 TFT를 이용하여 CPU를 구성하고, 칩 면적 10mm2의 레이아웃을 실현하고 있다. 도 8에 나타낸 것처럼, 5인치 기판에 12칩을 형성할 수 있다.
또한, 도 9는 기판의 분단 후, FPC를 압착한 1칩의 사진이다. FPC를 압착해도 보호층(14)을 설치했기 때문에 크랙 등의 단선불량 없이 실장할 수 있다.
도 10은 1칩의 블록도를 나타내고, 이하에 설명한다.
우선, 오페코드가 인터페이스(1001)에 입력되면, 해석부(1003)(명령어 디코더라고도 함)에서 코드가 해독되어, 신호가 제어신호발생부(1004)(CPU 타이밍 제어)에 입력된다. 신호가 입력되면, 제어신호발생부(1004)로부터, 연산논리부 (1009)(이하, ALU), 및 기억부(1010)(이하, 레지스터)에 제어신호가 출력된다.
또, 제어신호발생부(1004)는, ALU(1009)을 제어하는 ALU 콘트롤러(1005)(이하, ACON), 레지스터(1010)를 제어하는 부(1006)(이하, RCON), 타이밍을 제어하는 타이밍 콘트롤러(1007)(이하, TCON), 및 인터럽트를 제어하는 인터럽트 콘트롤러(1008)(이하, ICON)을 구비한다.
한편, 오퍼랜드가 인터페이스(1001)에 입력되면, ALU(1009), 및 레지스터(1010)에 출력된다. 그리고, 제어신호발생부(1004)로부터 입력된 제어신호에 근거하는 처리(예를 들면, 메모리 판독 사이클, 메모리 기록 사이클, 혹은 I/O 판독사이클, I/O 기록 사이클 등)가 실행된다.
레지스터(1010)는, 범용 레지스터, 스택 포인터(SP), 프로그램 카운터(PC) 등으로 구성된다.
또한 어드레스 콘트롤러(1011)(이하, ADRC)는, 16비트의 어드레스를 출력한다.
또, 본 실시예에 나타낸 CPU의 구성은, 본 발명의 제조방법을 이용하여 형성되는 CPU의 일례이며, 본 발명의 구성을 한정하는 것은 아니다. 따라서, 본 실시예에 나타낸 구성 이외의 공지의 CPU의 구성을 사용하는 것도 가능하다.
이때, 도 11에 나타낸 그래프에는, 게이트 길이 1.2mm, 게이트 폭 20mm의 n채널형 TFT 및 p채널형 TFT의 전류특성이며, n채널형 TFT에서는, 임계값 전압 약 0.8V, S값 약 0.16V/dec, 드레인 전류 약 27mA/mm(Vgs=3.3V, Vds=1V)이, p채널형 TFT에서는, 임계값전압 약 0.6V, S값 약 0.14V/dec, 드레인 전류 약 16mA/mm(Vgs=- 3.3V, Vds=-1V)를, 각각 갖는다. 그래서, 고특성 TFT가 실현될 수 있다.
또한, 상기 얻어진 CPU의 평가를 행한 결과(칩의 Shmoo 플로트)를 도 12에 나타낸다. 도 12를 참조하여, 전원전압 3.3V에 있어서 동작 주파수 13MHz의 동작이 확인되어 있다. 또한, 도 12를 참조하여, 본 실시예의 칩의 동작 특성은, 비교적 간단한 내장형 LSI용도로서는 충분히 실용 범위에 있다고 할 수 있다.
또한, 본 실시예에서는, 단일 드레인 구조의 TFT를 예로 들어 설명을 했지만, 필요에 따라서 LDD를 설치해도 되고, 복수의 채널 형성 영역을 갖는 멀티 게이트형 TFT, 예를 들면 더블 게이트형 TFT를 사용하여도 된다.
또한, 본 실시예는, 실시형태 1 또는 실시형태 2와 자유롭게 조합할 수 있다.
(실시예 2)
본 실시예에서는, 유기화합물을 함유하는 층을 갖는 발광소자를 매트릭스 모양으로 배치한 발광장치를 제조한 예를 설명한다.
우선, 유리 기판(제 1 기판(300))상에 소자를 형성한다. 본 실시예에서는 유리 기판으로서 Asahi Glass Co.,Ltd 제조 AN100을 사용한다. 실시예 1과 마찬가지로 기판상에 스퍼터링법으로 금속막(1301a), 산화물막(1302)을 적층형성한다. 적층형성시, 금속막(1301a)과 산화실리콘막(1302)과의 사이에 비결정질 상태의 산화금속막(산화텅스텐막)이 2nm∼5nm정도 형성된다.
다음에, 기판단면에 막형성된 금속막과, 산화금속막과, 산화실리콘막을 O2애 싱 등으로 선택적으로 제거한다.
다음에, PCVD법으로 하지절연막이 되는 산화질화실리콘막(막두께 100nm)을 형성하고, 또한 대기에 닿지 않고, 수소를 함유한 비결정질 실리콘막(막두께 54nm)을 적층형성한다.
다음에, 상기 비결정질 실리콘막을 공지의 기술(고상성장법, 레이저 결정화방법, 촉매금속을 사용한 결정화방법 등)에 의해 결정화시켜서, 폴리실리콘막을 활성층으로 하는 TFT(1303)를 형성한다.
다음에, 한 쌍의 전극(양극 및 음극)간에 유기 화합물을 함유하는 막(이하, 유기 화합물층)을 설치하고, 한 쌍의 전극간에 전계를 가함으로써 형광 또는 인광을 얻는 발광소자를 형성한다. 우선, 양극 또는 음극이 되는 제 1 전극(1304)을 형성한다. 여기에서는 제 1 전극(1304)으로서 일함수가 큰 금속막(Cr, Pt, W 등), 또는 투명도전막(ITO(산화인듐 산화 주석 합금), 산화인듐 산화아연합금(In2O3-ZnO), 산화아연(ZnO)등)을 사용하고, 양극으로서 기능시키는 예를 나타낸다.
제 1 전극(1304)을 양극으로서 사용할 경우에는, TFT(1303)은 p채널형으로 하는 것이 바람직하다. p채널형 TFT와 접속시키는 경우에는, 양극과 접속시켜, 양극 위에 정공주입층/정공수송층/발광층/전자수송층을 순차적으로 적층한 후, 음극을 형성하면 된다. 또한 n채널형 TFT와 접속시키는 경우에는, 음극과 접속시켜, 음극 상에 전자수송층/발광층/정공수송층/정공주입층을 순차적으로 적층한 후, 양극을 형성하면 된다.
TFT의 소스 전극 또는 드레인 전극을 그대로 제 1 전극이라고 할 경우, 또는 소스 영역 또는 드레인영역에 접해서 제 1 전극을 별도로 형성할 경우에는, TFT는 제 1 전극을 포함한다.
다음에, 제 1 전극(양극)의 양단에는, 제 1 전극의 주연을 둘러싸도록 격벽(뱅크, 장벽 등이라고 불린다)(1305a)을 형성한다. 커버리지를 향상시키기 위해서, 격벽의 상단부 또는 하단부에 곡률을 갖는 곡면이 형성되도록 한다. 예를 들면, 격벽의 재료로서 포지티브형 감광성 아크릴을 사용했을 경우, 격벽의 상단부만이 곡률반경(0.2㎛∼3㎛)을 갖는 곡면을 갖게 하는 것이 바람직하다. 또한 격벽(1305a)으로서, 감광성의 빛에 의해 에천트에 불용해성이 되는 네가티브형, 또는 빛에 의해 에쳔트에 용해성이 되는 포지티브형 중 어느 것이나 사용할 수 있다.
또한, 복수의 유기수지를 적층할 경우, 유기수지끼리는 사용하고 있는 용매에 의해 도포 또는 소성시에 일부 용해하거나, 밀착성이 지나치게 높아질 우려가 있다. 따라서, 격벽의 재료로서 유기수지를 사용했을 경우, 후의 공정에서 수용성수지를 도포한 후에 제거하기 쉬워지도록 격벽(1305a)을 무기절연막(SiNx막, SiNxO y막, AINx막, 또는 AINxOy막)으로 덮는 것이 바람직하다. 이 무기절연막은, 격벽의 일부(1305b)로서 기능한다(도 13a).
다음에, 물 또는 알코올류에 가용한 접착재(1306)를 전체면에 도포, 소성한다(도 13b).
다음에, 접착재(1306)에 양면 테이프(1307)을 접착한 후, 후의 박리처리를 행하기 쉽게 하기 위해서, 금속막(1301a)과 금속산화막(1301b)과의 밀착성, 또는 금속산화막(1301b)과 산화물막(1302)과의 밀착성을 부분적으로 저하시키는 처리를 행한다. 여기서는 CO2레이저에 의해 기판의 한변을 절단한다.
다음에, 양면 테이프(1307)에 제 2 기판(1308)을 접착한다. 또한, 양면 테이프(1309)를 사용하여, 제 1 기판(1300)에 제 3 기판(1310)을 접착한다(도 13c).
다음에, 상기 밀착성을 부분적으로 저하시킨 영역측에서 박리시킨다. 박리후의 상태를 도 13d에 나타낸다.
다음에, 접착재(1311)로 제 4 기판(1312)과 산화물층(1302)(및 박리층)을 접착한다(도 13e).
제 4 기판(1312)으로서는, 플라스틱 기판(극성기를 갖는 노르보넨(norbornene)수지로 이루어진 ARTON:JSR제조)을 사용한다. 또한 폴리에틸렌테레프탈레이트(PET), 폴리에텔술폰(PES), 폴리에틸렌나프탈레이트(PEN), 폴리카보네이트(PC), 나일론, 폴리에테르에테르케톤(PEEK), 폴리술폰(PSF), 폴리에테르이미드(PEI), 폴리아릴레이트(PAR), 폴리부틸렌테레프탈레이트(PBT) 또는 폴리이미드 등의 플라스틱 기판을 사용할 수 있다.
다음에, 양면 테이프(1307)로부터 제 2 기판(1308)을 분리시킨다(도 13f).
다음에, 양면 테이프(1307)를 박리한다(도 13g).
다음에, 용매를 이용하여 접착재(1306)를 용해시켜서 제거한다(도 13h). 여기에서 접착재(1306)가 남아있으면 불량의 원인이 되기 때문에, 제 1 전극(1304)의 표면을 세정 처리 또는 O2플라즈마 처리로 청정한 표면으로 하는 것이 바람직하다.
다음에, 필요하면, 다공질 스폰지(대표적으로 PVA(폴리비닐알코올)제, 나일론제)에 계면활성제(약알칼리성)을 포함시켜, 제 1 전극(1304) 표면을 문질러서 세정한다.
다음에, 유기 화합물을 함유한 층(1313)을 형성하기 직전에, TFT 및 격벽이 설치된 기판 전체의 흡착 수분을 제거하기 위한 진공가열을 행한다. 또한 유기 화합물을 함유한 층(1313)을 형성하기 직전에, 제 1 전극에 대하여 자외선조사를 행해도 된다.
다음에, 제 1 전극(양극)상에, 증착 마스크를 사용한 증착법, 또는 잉크젯법에 의해 유기 화합물을 함유한 층(1313)을 선택적으로 형성한다. 유기 화합물을 함유한 층(1313)으로서는, 고분자재료, 저분자재료, 무기재료, 또는 이것들을 혼합시킨 층, 또는 이것들을 분산시킨 층, 또는 이들층을 적절히 조합한 적층으로 하면 된다.
또한, 유기 화합물을 함유한 층 상에는 제 2 전극(음극)(1314)을 형성한다(도 13i). 음극(1314)으로서는, 일함수가 작은 재료(Al, Ag, Li, Ca, 또는 이것들의 합금 MgAg, MgIn, AILi, CaF2, 또는 CaN)의 박막(발광을 투과하는 막두께)과 투명도전막과의 적층을 사용하면 된다. 또한, 필요하면, 제 2 전극을 덮어서 스퍼터링법 또는 증착법에 의해 형성하는 보호층을 형성한다. 보호층으로서는 스퍼터링법 또는 CVD법에 의해 얻어진 질화실리콘막, 산화실리콘막, 산화질화실리콘막(SiNO막(조성비 N>O) 또는 SiON막(조성비 N<O)), 탄소를 주성분으로 하는 박막(예를 들면, DLC막 또는 CN막)을 사용할 수 있다.
다음에, 밀봉재가 되는 제 5 기판(1314)에 한 쌍의 기판 간격을 유지하는 갭 재료가 포함된 밀봉부재(미도시됨)를 묘화한다. 본 실시예는 발광소자의 발광을 제 5 기판(1314)에 투과시키는 예이므로, 제 5 기판(1314)으로서는 투광성을 갖는 기판이면 된다. 여기에서는 열팽창 계수를 같게 하여서 휘어짐을 막기 위해서, 제 4 기판과 같은 플라스틱 기판(ARTON:JSR제조)을 사용한다. ARTON 기판은 복굴절 하기 어렵고, 흡수성이 낮은 기판이며, 제 5 기판으로서 적합하다. 플라스틱 기판을 사용할 경우, 밀봉재의 패턴에 묘화하기 전에 플라스틱 기판과 밀봉재의 밀착성을 상승시키는 전처리(에탄올 닦기, UV조사, O2플라즈마 처리 등)을 행하는 것이 바람직하다.
그 후, 점성이 낮은 밀봉재를 몇 방울 적하하고, 진공 접착장치를 이용하여 기포를 발생시키지 않고, 봉지 기판과 액티브 매트릭스 기판을 접착한다. 진공 접착장치는, 특히 가요성 플라스틱 기판끼리를 접착할 때에 유용하다. 또한 점성이 낮은 밀봉재를 몇 방울 적하하는 방법도 가요성 플라스틱 기판끼리를 접착할 때에 유용하다. 이 접착하는 공정에 의해, 봉지 기판에 설치된 밀봉패턴이 액티브 매트릭스 기판에 설치된 발광 영역을 둘러싸는 위치가 되도록 봉지된다. 또한 밀봉재로 둘러싸여진 공간에는 투명한 유기수지로 형성된 접착재(1315)가 충전되도록 봉지된다(도 13j).
이상의 공정으로 플라스틱 기판(1312)과, 플라스틱 기판(1314)을 지지체(holder)로 해서 TFT와 발광소자를 구비한 발광 장치를 제조할 수 있다. 지지체를 플라스틱 기판으로 하고 있기 때문에 얇고, 경량, 또한, 플렉시블한 것으로 할 수 있다.
또한, 본 실시예의 발광 장치에 있어서, 화면표시의 구동방법은 특별하게 한정되지 않고, 예를 들면 점순차 구동방법, 선순차 구동방법 또는 면순차 구동방법 등을 사용하면 된다. 대표적으로는, 선순차적 구동방법을 사용하고, 시분할 계조구동방법이나 면적 계조구동방법을 적절히 사용하면 된다. 또한, 발광 장치의 소스 선에 입력하는 영상신호는, 아날로그 신호이어도 되고, 디지털 신호이어도 되며, 적절히, 영상신호에 맞춰서 구동회로 등을 설계하면 된다.
또한, 디지털 비디오신호를 사용하는 발광 장치에 있어서, 화소에 입력되는 비디오신호가 정전압(CV)의 신호와, 정전류(CC)의 신호가 있다. 비디오 신호가 정전압의 것(CV)에는, 발광소자에 인가되는 전압이 일정한 것(CVCV)과, 발광소자에 인가되는 전류가 일정한 것(CVCC)이 있다. 또한, 비디오신호가 정전류의 것(CC)에는, 발광소자에 인가되는 전압이 일정한 것(CCCV)과, 발광소자에 인가되는 전류가 일정한 것(CCCC)이 있다.
또한, 본 실시예의 발광 장치에 있어서, 정전파괴 방지를 위한 보호회로(보호 다이오드 등)을 설치해도 된다.
또한, 본 실시예는, 실시형태 1, 실시형태 2, 또는 실시예 1과 자유롭게 조합할 수 있다.
(실시예 3)
본 발명을 실시해서 여러가지 모듈(액티브 매트릭스형 EL모듈, 패시브형 EL 모듈, 액정표시장치, 액티브 매트릭스형 EC모듈)을 완성시킬 수 있다. 즉, 본 발명을 실시함으로써, 그것들을 내장한 모든 전자기기가 완성되어진다.
그와 같은 전자기기로서는, 비디오 카메라, 디지털 카메라, 헤드 마운트 디스플레이(고글형 디스플레이), 카 네비게이션 시스템, 프로젝터, 카 스테레오, 퍼스널 컴퓨터, 카드, 휴대정보단말(모바일 컴퓨터, 휴대전화 또는 전자서적 등) 등을 들 수 있다. 그것들의 일례를 도 14a 내지 도 14c에 나타낸다.
도 14a는 휴대전화로, 본체(2901), 음성출력부(2902), 음성입력부(2903), 표시부(2904), 조작 스위치(2905), 안테나(2906), 화상입력부(CCD, 이미지센서 등)(2907)등을 포함한다. 플라스틱 기판에 전사하는 본 발명에 의해 표시부를 얇게 할 수 있고, 휴대전화의 총중량을 경량한 것으로 할 수 있다. 또한 플라스틱 기판을 사용한 표시부에 있어서, 낙하시의 충격에 의한 내구성을 향상할 수 있다.
도 14b는 카드, 또는 카드형 휴대정보단말로, 표시부(3011), 구동회로부(3013), CPU 등의 기능 회로부(3012), 밀봉패턴(3014), 배터리(3015), 플렉시블 기판(3010)이다. 또, 도 14b에서는 2장의 플렉시블 기판을 끼운 형태로 하고 있지만, 1 장의 플렉시블 기판 위에 표시부(3011), 구동회로부(3013), CPU등의 기능 회로부(3012)을 설치해도 된다. 다양한 기능 회로를 플라스틱 기판에 전사하는 본 발명에 의해 전체를 얇게 할 수 있고, 휴대정보단말의 중량을 경량한 것으로 할 수 있다. 또한 하나의 유리 기판 위에 표시부와 CPU 등의 기능 회로부를 형성하고, 박리 및 플라스틱 기판에의 전사를 행해도 되고, 따로 따로 유리 기판 위에 표시부와 CPU 등의 기능 회로부를 형성하고, 박리를 행하여, 하나의 플라스틱 기판에 전사를 행 해도 된다.
도 14c는 랩탑 퍼스널 컴퓨터로, 본체(3201), 케이싱(3202), 표시부(3203), 키보드(3204), 외부 접속포트(3205), 포인팅 마우스(3206) 등을 포함한다. 플라스틱 기판에 전사하는 본 발명에 의해 표시부(3203)를 얇게 할 수 있다. 또한 본 발명에 의해, CPU(미도시됨)를 플라스틱 기판 위에 설치가 가능함으로써, 경량화가 실현된다. 또한 플라스틱 기판을 사용한 표시부에 있어서, 낙하시의 충격에 대한 내구성을 향상시킬 수 있다.
이상과 같이, 본 발명을 실시해서 얻은 반도체장치는, 모든 전자기기의 일부로서 사용해도 된다. 이때, 본 실시예의 전자기기에는, 실시형태 1, 실시형태 2, 실시예 1, 또는 실시예 2의 어느 쪽의 구성을 이용하여 제조된 반도체장치를 이용하여도 된다.
본 발명에 의해, 큰 면적을 갖는 기판을 이용하여 다면 절삭을 행하는 경우에도, 높은 수율의 박리, 전사 및 실장을 실현할 수 있다.
또한, 본 발명은 필름 기판 상에 다면 절삭을 행할 수 있어, 작은 사이즈의 회로 패턴도 레이저 가공이나 커터 등으로 절단 가공을 용이하게 할 수 있다. 따라서, 대면적 기판으로부터 미소한 디바이스를 대량으로 높은 수율로 제조할 수 있다.
본 발명에 의해, 큰 면적을 갖는 박리층을 전면에 걸쳐서 높은 수율로 박리할 수 있다.

Claims (17)

  1. 제 1 기판 위에 소자를 포함하는 박리층을 형성하는 공정과,
    상기 소자를 포함하는 박리층 위에 유기수지막을 도포하는 공정과,
    상기 유기수지막 위에 제 1 양면 테이프를 접착하는 공정과,
    상기 제 1 기판의 일부를 절단해서 제거하는 공정과,
    상기 제 1 양면 테이프에 제 2 기판을 접착하는 공정과,
    상기 제 1 기판 아래에 제 3 기판을 제 2 양면 테이프로 접착하는 공정과,
    상기 제 1 기판, 상기 제 2 양면 테이프 및 상기 제 3 기판을 상기 박리층으로부터 분리하도록 박리하는 공정과,
    상기 박리층에 접착재로 제 4 기판을 접착하는 공정을 포함한 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제 1 기판 위에 소자 및 얼라인먼트 마커를 포함하는 박리층을 형성하는 공정과,
    상기 소자를 포함하는 박리층 위에 유기수지막을 형성하는 공정과,
    상기 유기수지막 위에 제 1 양면 테이프를 접착하는 공정과,
    상기 얼라인먼트 마커와 겹치는 상기 제 1 기판의 일부를 절단해서 제거하는 공정과,
    상기 제 1 양면 테이프에 제 2 기판을 접착하는 공정과,
    상기 제 1 기판 아래에 제 3 기판을 제 2 양면 테이프로 접착하는 공정과,
    상기 제 1 기판, 상기 제 2 양면 테이프 및 상기 제 3 기판을 상기 박리층으로부터 분리하도록 박리하는 공정과,
    상기 박리층에 접착재로 제 4 기판을 접착하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 기판 및 상기 제 3 기판은 상기 제 1 기판보다도 강성이 높은 기판이고, 상기 제 4 기판은 필름 기판인 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 박리는 상기 제 1 기판의 일부를 절단 및 제거한 부분으로부터 행하는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    제 2 기판을 제거하는 공정과,
    상기 제 1 양면 테이프를 제거하는 공정과,
    용매로 용해하여 상기 유기수지막을 제거하는 공정을 더 포함한 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 소자는 TFT 소자인 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체장치는, 퍼스널 컴퓨터, 카드 및 휴대전화로 이루어진 군으로부터 선택된 하나인 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제 1 기판 위에 소자를 포함하는 박리층을 형성하는 공정과,
    상기 소자를 포함하는 박리층 위에 유기수지막을 형성하는 공정과,
    상기 유기수지막 위에 양면 테이프를 접착하는 공정과,
    상기 제 1 기판의 일부를 절단해서 제거하는 공정과,
    상기 양면 테이프에 제 2 기판을 접착하는 공정과,
    상기 제 1 기판을 상기 박리층으로부터 분리하도록 박리를 행하는 공정과,
    상기 박리층에 접착재로 제 3 기판을 접착하는 공정을 포함한 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제 8 항에 있어서,
    상기 제 2 기판은, 상기 제 1 기판보다도 강성이 높은 기판이고, 상기 제 3 기판은 필름 기판인 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제 8 항에 있어서,
    상기 박리는 상기 제 1 기판의 일부를 절단 및 제거한 부분으로부터 행하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제 8 항에 있어서,
    상기 제 2 기판을 제거하는 공정과,
    상기 양면 테이프를 제거하는 공정과,
    용매로 용해하여 상기 유기수지막을 제거하는 공정을 더 포함한 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제 8 항에 있어서,
    상기 소자는 TFT 소자인 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제 8 항에 있어서,
    상기 반도체장치는, 퍼스널 컴퓨터, 카드 및 휴대전화로 이루어진 군으로부터 선택된 하나인 것을 특징으로 하는 반도체장치의 제조방법.
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