KR101016415B1 - 전기 도금용 Ｓｎ-Ｂ 도금액 및 이를 이용한 Ｓｎ-Ｂ 전기 도금 방법 - Google Patents

Abstract

본 발명은 납을 함유하지 않으면서도 도금층에서의 위스커 발생을 억제하기 위한 것으로, 이를 위하여 납 이온을 포함하지 않고, Sn 이온공급원인 황산주석(Tin Sulfate)와, B 이온공급원인 디메틸아민보란(dimethyl amine borane) 또는 트리메틸아민보란(trimethyl amine borane)으로 조성된 것을 특징으로 하는 Sn-B 도금액 및 이를 이용한 Sn-B 도금방법을 제공한다.

Description

전기 도금용 Ｓｎ-Ｂ 도금액 및 이를 이용한 Ｓｎ-Ｂ 전기 도금 방법{Sn-B plating solution for electroplating and Sn-B electroplating method using it}

본 발명은 납 성분이 함유되어 있지 않은(이하, ‘무연’이라 한다) 전기 도금용 Sn-B 도금액 및 이를 이용한 Ｓｎ-Ｂ 전기 도금 방법에 관한 것으로, 보다 상세하게는, 위스커 발생을 억제할 수 있는 무연 전기 도금용 Sn-B 도금액 및 이를 이용한 Ｓｎ-Ｂ 전기 도금 방법에 관한 것이다.

반도체 리드 프레임(lead frame)은 반도체 칩(chip)과 함께 반도체 패키지(package)를 이루는 핵심 구성요소의 하나로서, 반도체 패키지의 내부와 외부 회로를 연결해주는 리드(lead)의 역할과 반도체 칩을 지지해주는 프레임(frame)의 역할을 한다. 이러한 반도체 리드 프레임은 반도체 칩의 고밀도화, 고집적화 및 기판 실장의 방법 등에 따라 다양한 형상을 가진다.

기본적으로 반도체 리드 프레임은 반도체 기억소자인 칩을 탑재하여 정적인 상태를 유지하여 주는 패드부와 와이어 본딩에 의해 연결되는 내부 리드부(inner lead) 및 외부 회로와의 연결을 위한 외부 리드부(outer lead)로 구성되어 있다. 이와 같은 구조를 갖는 반도체 리드 프레임은 통상적으로 스탬핑(stamping) 방식 또는 에칭(etching) 방식에 의해서 제조된다.

리드 프레임은 기억소자인 칩과의 조립과정을 거쳐서 패키징을 이루게 되며, 패키징의 조립 과정은 칩 부착공정, 와이어 본딩 공정, 몰딩 공정, 마킹 공정 및 분리 공정 등을 포함한다.

이러한 반도체 패키지의 제조과정 중 칩과 내부 리드부를 연결하는 리드 와이어의 본딩성 및 패드부의 양호한 특성을 유지하기 위하여, 패드부 및 내부 리드부의 단부를 은(Ag) 등의 금속 소재를 사용하여 도금한다. 또한, 수지 보호막 몰딩 후 기판 실장을 위한 솔더링 성능의 향상을 위하여, 외부 리드부의 소정 영역에 솔더(solder)재를 이용한 도금, 즉 Sn(tin)-Pb(lead) 도금을 실시한다. 그러나, 이러한 도금 방식은 공정이 까다롭고, 도금 과정에서 리드 프레임 표면과 에폭시 몰딩 사이로 도금액이 침투하여 반도체 칩의 불량을 야기하는 경우가 빈번하게 발생하며, 도금층의 불균일을 제거하기 위해서 추가적인 공정이 필요하다는 문제점이 있다.

이러한 문제점을 해결하기 위해서 제안된 것이 사전 도금 프레임(pre-plated frame; PPF) 방법이며, 이는 반도체 조립 공정 전에 납 젖음성이 양호한 소재를 리드프레임의 상면에 미리 도금하는 방법이다. 현재 이러한 PPF 도금의 일례로서, Cu(copper) 등의 리드 프레임용 금속 기저소재 위에 중간층으로서 Ni(nickel)층을 형성하고, 최상층으로 납 젖음성이 양호한 Pd(palladium)층 등을 중간층 상에 전면적 또는 부분적으로 도포한 구조(2층 구조), 기저소재 위에 Ni층, Pd층 및 최상층으로서 Au(gold) 플래쉬층을 갖는 구조(3층 구조) 및 기저소재 위에 Ni 스트라이크층, Pd-Ni 합금층, Ni층 및 Pd층을 갖는 구조(4층 구조) 등이 상업적으로 제공되고 있다. 그러나, 이러한 방법은 기저소재가 Cu 또는 Cu 성분을 포함하지 않는 얼로이 42(alloy 42)와 같은 합금인 경우에는 부식이 심하게 발생하고, Pd의 가격이 불안정하여 예기치 않은 제조단가 상승이 초래된다는 문제점이 발생한다.

또한, 최근에는 금속 기저소재에서 내부 리드에 대응되는 부분과 외부 리드에 대응되는 부분을 서로 다른 금속을 이용하여 각각 독립적으로 도금하는 2색 사전 도금 프레임(two-tone Pre-Plated Frame) 방법이 제안되고 있다. 이러한 2색 사전 도금 프레임 방법에서는, 예를 들면 금속의 기저소재에서 내부 리드에 대응되는 부분에는 은 등에 의한 도금을 수행하고, 외부 리드에 대응되는 부분에는 Sn-Pb 도금을 수행한다.

그러나, 이와 같은 사전 도금 프레임 또는 2색 사전 도금 프레임 방법에서 사용되는 도금 방법은 납이 야기하는 환경오염 등의 문제로 인해서 많은 문제점을 내포하고 있고, 현재 세계 각국은 전자제품에서의 납의 사용을 규제하는 방향으로 제반사항 및 관련법률 등을 정비하고 있으며, 업계에서도 납의 사용이 많은 솔더 페이스트와 Sn-Pb 도금을 대체하기 위한 연구를 지속적으로 수행하고 있는 실정이다.

이러한 문제점을 해결하기 위한 Sn-Pb 도금의 대체 수단으로서는 순수한 Sn 도금이 최선의 방안이라고 할 것이지만, 순수한 Sn 도금의 경우 위스커(whisker)의 발생이 심하여 회로에 단락(short circuit)이 발생될 위험성이 높아지는 문제점이 있다.

이 위스커는 서로 다른 물질이 접합되어 상호 확산될 때에, 그 표면에서 발 생되는 돌출된 결정을 말한다. 이러한 위스커는 열과 습기에 민감하다. 이러한 위스커가 리드 프레임의 도금층 표면에 형성되면, 리드 프레임 간에 전기적 단락이 발생하여 회로의 불량을 야기시키는 문제점이 있다.

위스커 발생에 대한 대처방안으로서, Sn 도금 후 열처리, Ni 도금, Sn의 입자 크기 조절, Sn과 이종 금속과의 합금 등의 방법이 고려되고 있으며, 이 중 대표적인 이종 금속과의 합금으로는 Sn-Bi(bismuth) 합금이 널리 사용되고 있다.

그러나, Sn-Bi 합금은 위스커의 발생이 만족한 수준으로 억제되지 못하고 있으며, 석출 전위에 있어서 Sn과 Bi의 차이가 현저한 관계로 공석(eutectoid)이 어렵다는 문제점이 있다. 또한, 용액 중의 Bi 농도가 높으면 Bi가 음극면 상에 입자 형태로 석출되어 솔더링(soldering) 후 탈락될 위험성이 있고, 도금층 중의 Bi의 함량이 높으면 굽힘 시 균열(crack)이 발생될 수 있다는 문제점이 있다.

본 발명은 납을 함유하지 않으면서도 도금층에서의 위스커 발생을 억제할 수 있는 무연 Sn-B 도금액 및 이를 이용한 도금 방법을 제공함에 목적이 있다.

상기와 같은 목적을 달성하기 위하여, 본 발명은 Sn을 주된 성분으로 하는 Sn 합금 도금층을 전기 도금의 방법으로 형성할 수 있도록 하는 전기 도금용 Sn-B 도금액으로, 상기 도금액은 납 이온을 포함하지 않고, 상기 도금액은 Sn 이온공급원인 황산주석(Tin Sulfate)을 용질의 주된 성분으로 포함하고, B 이온공급원인 디메틸아민보란(dimethyl amine borane) 또는 트리메틸아민보란(trimethyl amine borane)을 용질로서 더 포함하는 것을 특징으로 하는 전기 도금용 Sn-B 도금액을 제공한다.

상기 Sn 이온공급원은 15 g/L 내지 50 g/L 포함될 수 있다.

상기 B 이온공급원은 0.1 g/L 내지 3.0 g/L 포함될 수 있다.

상기 도금액은 황산이 30 ml/L 내지 70 ml/L, 크레졸술폰산(Cresolsulfonic acid) 또는 페놀술폰산(phenolsulfonic acid)이 10 g/L 내지 40 g/L, 베타 나프톨(β-Naphtol)이 0.1 g/L 내지 0.5 g/L, 젤라틴(Gelatin)이 0.1 g/L 내지 3 g/L가 더 포함될 수 있다.

본 발명은 또한 상기와 같은 도금액을 이용하여 도금하는 Sn-B 전기 도금 방법을 제공한다.

도금 시, 전류밀도 0.5 내지 5 A/dm2로 할 수 있다.

그리고, 상온에서 도금할 수 있다.

상기와 같은 본 발명에 의해 위스커가 발생되지 않는 Sn-B 합금 도금층을 제공할 수 있게 된다.

즉, 본 발명에 따르면, B는 원자의 크기가 Sn보다 상대적으로 작기 때문에 후술하는 바와 같이 Sn의 격자간 자리(Interstitial site)에 침입하여 고용된다. 따라서, Sn과 B를 포함하는 도금용액이 Cu로 이루어진 리드 프레임에 도금층을 형성하게 되면, Cu가 Sn층으로 확산되는 것을 방지하게 되며, 이러한 현상에 의해 도금층에서 발생되는 위스커의 생성이 억제된다. 이로 인해, 리드 프레임 간에 전기적 단락이 억제되며, Sn과 B를 포함하는 도금영역을 가진 리드 프레임이 적용된 전자소자의 수명이 향상된다.

또한, 상기 조성의 도금액은 표면이 상대적으로 매끈한 도금표면을 생성할 수 있으며, 이는 상대적으로 표면이 거친 도금표면보다 외부 충격에 대한 연성이 좋고, 표면 손상이 없는 변형이 일어나, 외부 리드 프레임의 외측면을 보호하는 도금층 제공에 적합하다.

그리고, 본 발명의 도금액은 납(Pb)가 함유되어 있지 않기 때문에 인체에 무해하며, 환경친화적이다.

또한, 본 발명은 위와 같은 도금액을 이용하여 도금함에 있어 비교적 낮은 전류밀도로서 도금할 수 있으며, 도금액을 별도로 가열할 필요없이 상온에서 도금할 수 있어, 더욱 생산성 및 경제성이 향상될 수 있다.

전술한 바와 같이, 종래의 Sn계 도금층은 표면의 위스커가 문제가 되고 있다. 그런데, 이러한 위스커의 발생 원인이 아직까지도 명확하게 밝혀져 있지 않다.

본 발명자들은 Sn계 도금용액이 Cu로 이루어진 리드 프레임에 도금층을 형성하게 되면, 이 Sn과 Cu와의 접합 계면에서 Sn보다 Cu가 확산 속도가 더욱 빠르다는 점에 주목하였다.

즉, Sn과 Cu 와의 접합 계면에서는 Cu의 확산 속도가 Sn의 확산 속도보다 더 빠르기 때문에, 리드 프레임의 Cu 성분이 도금층의 Sn의 결정립계(Grain boundary) 방향으로 확산되게 된다. 이 후, 도금층에는 금속간 화합물(Intermetallic compound)이 Cu₆Sn₅의 조성으로 형성된다.

본 발명자들은 이 금속간 화합물이 도금층의 Sn 내부에 압축 응 력(Compressive Stress)을 주어, Sn이 도금층 표면에 수염 형태의 단결정인 위스커를 성장시켜 이 압축 응력을 해소하는 것으로 생각하였다.

따라서, 본 발명자들은 Sn의 결정 구조 내의 격자간 자리(Interstitial site)에 원자 크기가 작은 금속을 삽입하여 금속간 확산을 억제함으로써 Sn 내부의 압축 응력 발생을 감소시키고, 이에 따라 위스커의 발생 자체를 억제하고자 한 것이다. 이를 위한 상기 원자 크기가 작은 금속으로는 붕소(B)를 사용하는 것이 바람직하다.

이하, 본 발명의 바람직한 실시예를 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다.

하기와 같은 본 발명의 실시예들에 따른 도금액은 납 이온을 포함하지 않고, Sn 이온공급원인 황산주석(Tin Sulfate)와, B 이온공급원인 디메틸아민보란(dimethyl amine borane)으로 조성된다.

상기 Sn 이온공급원인 황산주석(SnSO4)는 15 g/L 내지 50 g/L 포함될 수 있고, 상기 B 이온공급원인 디메틸아민보란(DMAB: dimethyl amine borane)은 0.1 g/L 내지 3.0 g/L 포함될 수 있다. 상기 B 이온공급원으로서 트리메틸아민보란(TMAB: trimethyl amine borane)을 사용할 수도 있다.

상기 붕소(B) 이온공급원이 0.1 g/L 미만으로 함유될 경우에 비해, 도금층에서 주석(Sn)의 격자간 자리에 붕소(B)가 삽입되는 양이 충분하기 때문에 전술한 바와 같이 주석과 모재와의 금속간 화합물 성장을 억제하는 효과가 커, 위스커가 발생되지 않게 될 수 있다. 한편, 상기 붕소(B) 이온공급원이 3.0 g/L 초과할 경우, 주석(Sn)의 격자간 자리에 들어가는 붕소가 포화되기 때문에 비용이 상승되고 경제성이 떨어질 뿐 아니라, 이 과잉의 붕소로 인해 도금층의 표면이 불균일해지고, 도금욕 자체가 불안해질 수 있다.

상기 도금액은 전해질의 전도도를 조절하고, Sn2+ 등의 이온 이동도를 조절하도록 황산(H2SO4) 30 ml/L 내지 70 ml/L를 첨가한다. 황산이 30ml/L 미만일 경우 도금액의 전기전도도가 저하되어, 즉 도금액의 전기저항이 커져, 도금 속도가 저하되고, 이로 인해 생산성이 저하되며, 피도금체에 불균일하게 도금이 될 수 있다. 황산이 70 ml/L를 초과할 경우 양극에서 슬라임(Slime)이 많이 발생되어 도금액이 불안정해지며, 도금층에 결함이 생기게 될 수 있다.

그리고, Sn의 산화를 지연시키도록 크레졸술폰산(Cresolsulfonic acid) 또는 페놀술폰산(phenolsulfonic acid) 10 g/L 내지 40 g/L를 첨가한다. 크레졸술폰산 또는 페놀술폰산이 10 g/L 미만일 경우, 산화가 쉽게 일어날 수 있게 되고, 40 g/L를 초과할 경우 도금액이 불안정 할 수 있다.

또한, 도금층 표면의 거칠기 등을 조절할 수 있도록 베타 나프톨(β-Naphtol)이 0.1 g/L 내지 0.5 g/L 포함될 수 있다. 베타 나프톨이 0.1 g/L 미만일 경우, 조악한 결정립을 생성할 수 있게 되고, 0.5 g/L 초과할 경우 표면이 매우 거 칠게 될 수 있다.

그리고, 젤라틴(Gelatin) 0.1 g/L 내지 3 g/L가 더 포함된다. 젤라틴이 0.1 g/L 미만일 경우, 결정립이 조악하게 되고, 3 g/L 초과할 경우 침상형 또는 돌기가 많이 발생될 수 있다.

이러한 도금액을 이용하여 리드 프레임의 주 재료가 될 수 있는 구리(Cu) 판에 전해도금한다. 이 구리판을 음극으로 사용하고, 양극으로서는 용해 가능한 주석을 사용한다. 도금 시, 전류밀도는 0.5 A/dm2 내지 5 A/dm2로 하는 데, 1 A/dm2 내지 3 A/dm2가 바람직하며, 하기 실시예들에서는 1A/dm2로 하였다. 도금 시의 전류밀도가 5 A/dm2를 초과하게 되면 도금 표면이 매우 거칠어지며, 결정성장도 불규칙하게 이루어지고, 불안정한 도금이 발생할 수 있다. 따라서 도금된 피막의 신뢰성이 저하될 수 있다. 도금 시의 전류밀도가 0.5 A/dm2 미만일 경우에는 도금시간이 너무 길게 되어, 생산성이 저하될 수 있다.

도금액의 온도는 상온(25± 3℃)으로 하였다. 도금액의 온도를 높게 할 경우, 예컨대, 도금액을 50± 3℃의 조건으로 할 경우 첨가제 등이 분해되어 정상적인 도금이 이루어지지 않을 수 있고, 결과적으로 위스커가 발생될 수 있게 된다.

이하, 본 발명의 이해를 돕기 위해 바람직한 실시예들을 제시한다.

<실시예 1>

황산주석(Tin Sulfate) 15g/L, 황산(H2SO4) 30 ml/L, 크레졸술폰산(Cresolsulfonic acid) 10g/L, 베타 나프톨(β-Naphtol) 0.1 g/L, 젤라 틴(Gelatin) 0.1 g/L를 포함하는 도금액을 제조하였다.

실험예1은 상기 도금액에 DMAB를 0.1 g/L 첨가한 것이고, 실험예2는 상기 도금액에 DMAB를 0.5g/L 첨가한 것이며, 실험예3은 상기 도금액에 DMAB를 3g/L 첨가한 것이다.

이러한 도금액을 이용하여 전술한 바와 동일한 도금조건으로 도금하였다. 즉, 구리판을 음극으로 사용하고, 양극으로서는 용해 가능한 주석을 사용하며, 전류밀도는 1 A/dm2로 하였고, 상온으로 하였다.

이렇게 도금된 실험예들을 상온에서 12개월 동안 방치한 후 표면의 위스커 발생 여부를 확인하였다.

도 1 (a) 내지 (c)는 각각 위와 같은 상온 방치 시험 후의 실험예1 내지 실험예3의 표면 상태를 나타낸 SEM 사진들이다.

<실시예 2>

황산주석(Tin Sulfate) 30g/L, 황산(H2SO4) 50 ml/L, 크레졸술폰산(Cresolsulfonic acid) 20g/L, 베타 나프톨(β-Naphtol) 0.3 g/L, 젤라틴(Gelatin) 0.5 g/L를 포함하는 도금액을 제조하였다.

실험예4는 상기 도금액에 DMAB를 0.1 g/L 첨가한 것이고, 실험예5는 상기 도금액에 DMAB를 0.5g/L 첨가한 것이며, 실험예6은 상기 도금액에 DMAB를 3g/L 첨가한 것이다.

이러한 도금액을 이용하여 전술한 실시예1과 동일한 도금조건으로 도금한 후, 도금된 실험예들을 상온에서 12개월 동안 방치한 후 표면의 위스커 발생 여부를 확인하였다.

도 2 (a) 내지 (c)는 각각 위와 같은 상온 방치 시험 후의 실험예4 내지 실험예6의 표면 상태를 나타낸 SEM 사진들이다.

<실시예 3>

황산주석(Tin Sulfate) 50g/L, 황산(H2SO4) 70 ml/L, 크레졸술폰산(Cresolsulfonic acid) 40g/L, 베타 나프톨(β-Naphtol) 0.5 g/L, 젤라틴(Gelatin) 1.0 g/L를 포함하는 도금액을 제조하였다.

실험예7은 상기 도금액에 DMAB를 0.1 g/L 첨가한 것이고, 실험예8은 상기 도금액에 DMAB를 0.5g/L 첨가한 것이며, 실험예9는 상기 도금액에 DMAB를 3g/L 첨가한 것이다.

이러한 도금액을 이용하여 전술한 실시예1과 동일한 도금조건으로 도금한 후, 도금된 실험예들을 상온에서 12개월 동안 방치한 후 표면의 위스커 발생 여부를 확인하였다.

도 3 (a) 내지 (c)는 각각 위와 같은 상온 방치 시험 후의 실험예7 내지 실험예9의 표면 상태를 나타낸 SEM 사진들이다.

<실시예 4>

황산주석(Tin Sulfate) 50g/L, 황산(H2SO4) 70 ml/L, 크레졸술폰 산(Cresolsulfonic acid) 40g/L, 베타 나프톨(β-Naphtol) 0.5 g/L, 젤라틴(Gelatin) 3.0 g/L를 포함하는 도금액을 제조하였다.

실험예10은 상기 도금액에 DMAB를 0.1 g/L 첨가한 것이고, 실험예11은 상기 도금액에 DMAB를 0.5g/L 첨가한 것이며, 실험예12는 상기 도금액에 DMAB를 3g/L 첨가한 것이다.

이러한 도금액을 이용하여 전술한 실시예1과 동일한 도금조건으로 도금한 후, 도금된 실험예들을 상온에서 12개월 동안 방치한 후 표면의 위스커 발생 여부를 확인하였다.

도 4 (a) 내지 (c)는 각각 위와 같은 상온 방치 시험 후의 실험예10 내지 실험예12의 표면 상태를 나타낸 SEM 사진들이다.

<실시예 5>

황산주석(Tin Sulfate) 30g/L, 황산(H2SO4) 50 ml/L, 크레졸술폰산(Cresolsulfonic acid) 20g/L, 베타 나프톨(β-Naphtol) 0.5 g/L, 젤라틴(Gelatin) 3.0 g/L를 포함하는 도금액을 제조하였다.

실험예13은 상기 도금액에 DMAB를 0.1 g/L 첨가한 것이고, 실험예14는 상기 도금액에 DMAB를 0.5g/L 첨가한 것이며, 실험예15는 상기 도금액에 DMAB를 3g/L 첨가한 것이다.

이러한 도금액을 이용하여 전술한 실시예1과 동일한 도금조건으로 도금한 후, 도금된 실험예들을 상온에서 12개월 동안 방치한 후 표면의 위스커 발생 여부 를 확인하였다.

도 5 (a) 내지 (c)는 각각 위와 같은 상온 방치 시험 후의 실험예13 내지 실험예15의 표면 상태를 나타낸 SEM 사진들이다.

<실시예 6>

황산주석(Tin Sulfate) 50g/L, 황산(H2SO4) 70 ml/L, 크레졸술폰산(Cresolsulfonic acid) 40g/L, 베타 나프톨(β-Naphtol) 0.5 g/L, 젤라틴(Gelatin) 1.0 g/L를 포함하는 도금액을 제조하였다.

실험예16은 상기 도금액에 DMAB를 30ppm 첨가한 것이고, 실험예17은 상기 도금액에 DMAB를 4 g/L 첨가한 것이다.

이러한 도금액을 이용하여 전술한 실시예1과 동일한 도금조건으로 도금한 후, 도금된 실험예들을 상온에서 12개월 동안 방치한 후 표면의 위스커 발생 여부를 확인하였다.

도 6(a)는 실험예 16의 표면을 도금 직후에 촬영한 SEM사진이고, 도 6(b)는 실험예 16을 상온 방치 시험한 후 촬영한 SEM사진이다. 도 6(c)는 상온 방치 시험 후의 실험예17의 표면 상태를 나타낸 SEM 사진이다.

도 1(a) 내지 도 5(c)에서 볼 수 있듯이, 본 발명의 실시예1 내지 실시예5에 따른 도금층 표면에는 장시간이 지난 후에도 위스커의 발생이 없었다.

도 6(a) 및 (b)에서 볼 수 있듯이, DMAB의 함량이 극히 적을 경우에는 제조 직후에는 위스커의 발생이 없었으나, 장시간이 지난 후에는 위스커가 발생한 것을 확인할 수 있었다.

도 6(c)에서 볼 수 있듯이, DMAB의 함량이 많을 경우에는 위스커의 발생은 없으나, 도금층 표면이 불균일하고 거친 것을 확인할 수 있었다.

<비교예>

비교예1 내지 비교예5는 각각 실시예1 내지 실시예5에서 DMAB를 뺀 조성의 도금액을 사용한 것이다.

이러한 도금액을 이용하여 전술한 실시예1과 동일한 도금조건으로 도금한 후, 도금된 실험예들을 상온에서 12개월 동안 방치한 후 표면의 위스커 발생 여부를 확인하였다.

도 7 (a) 내지 (e)는 각각 위와 같은 상온 방치 시험 후의 비교예1 내지 비교예5의 표면 상태를 나타낸 SEM 사진들이다.

도 7 (a) 내지 (e)에서 볼 수 있듯이, 붕소 이온 공급원이 포함되지 않은 도금욕을 이용하여 도금할 경우, 표면에 위스커가 발생됨을 알 수 있다.

이처럼 본 발명에 의하면 납(Pb)이 함유되지 않으면서도 동시에 위스커의 발생을 억제할 수 있는 도금층을 제공할 수 있다.

이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 당분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

상술한 바와 같은 본 발명은 각종 기계 및 전자 기기의 배선, 특히, 반도체 리드 프레임의 리드부에 사용될 수 있다.

도 1 (a) 내지 (c)는 각각 상온 방치 시험 후의 실험예1 내지 실험예3의 표면 상태를 나타낸 SEM 사진들이다.

도 2 (a) 내지 (c)는 각각 상온 방치 시험 후의 실험예4 내지 실험예6의 표면 상태를 나타낸 SEM 사진들이다.

도 3 (a) 내지 (c)는 각각 상온 방치 시험 후의 실험예7 내지 실험예9의 표면 상태를 나타낸 SEM 사진들이다.

도 4 (a) 내지 (c)는 각각 상온 방치 시험 후의 실험예10 내지 실험예12의 표면 상태를 나타낸 SEM 사진들이다.

도 5 (a) 내지 (c)는 각각 상온 방치 시험 후의 실험예13 내지 실험예15의 표면 상태를 나타낸 SEM 사진들이다.

도 6의 (a)는 실험예 16의 표면을 도금 직후에 촬영한 SEM사진이고, (b)는 실험예 16을 상온 방치 시험한 후 촬영한 SEM사진이며, (c)는 상온 방치 시험 후의 실험예17의 표면 상태를 나타낸 SEM 사진이다.

도 7 (a) 내지 (e)는 각각 상온 방치 시험 후의 비교예1 내지 비교예5의 표면 상태를 나타낸 SEM 사진들이다.

Claims (10)

1. Sn을 주된 성분으로 하는 Sn 합금 도금층을 전기 도금의 방법으로 형성할 수 있도록 하는 전기 도금용 Sn-B 도금액으로,

   상기 도금액은 납 이온을 포함하지 않고,

   상기 도금액은 Sn 이온공급원인 황산주석(Tin Sulfate)을 용질의 주된 성분으로 포함하고, B 이온공급원인 디메틸아민보란(dimethyl amine borane) 또는 트리메틸아민보란(trimethyl amine borane)을 용질로서 더 포함하는 것을 특징으로 하는 전기 도금용 Sn-B 도금액.
2. 제1항에 있어서, 상기 Sn 이온공급원은 15 g/L 내지 50 g/L 포함된 것을 특징으로 하는 전기 도금용 Sn-B 도금액.
3. 제1항에 있어서, 상기 B 이온공급원은 0.1 g/L 내지 3.0 g/L 포함된 것을 특징으로 하는 전기 도금용 Sn-B 도금액.
4. 제1항에 있어서, 황산이 30 ml/L 내지 70 ml/L 더 포함된 것을 특징으로 하는 전기 도금용 Sn-B 도금액.
5. 제1항에 있어서, 크레졸술폰산(Cresolsulfonic acid) 또는 페놀술폰산(phenolsulfonic acid)이 10 g/L 내지 40 g/L 더 포함된 것을 특징으로 하는 전기 도금용 Sn-B 도금액.
6. 제1항에 있어서, 베타 나프톨(β-Naphtol)이 0.1 g/L 내지 0.5 g/L 더 포함된 것을 특징으로 하는 전기 도금용 Sn-B 도금액.
7. 제1항에 있어서, 젤라틴(Gelatin)이 0.1 g/L 내지 3 g/L 더 포함된 것을 특징으로 하는 전기 도금용 Sn-B 도금액.
8. Sn을 주된 성분으로 하는 Sn 합금 도금층을 형성하는 Sn-B 전기 도금 방법으로, 제1항 내지 제7항 중 어느 한 항의 도금액을 이용하여 도금하는 Sn-B 전기 도금 방법.
9. 제8항에 있어서, 전류밀도 0.5 A/dm2 내지 5 A/dm2로 도금하는 Sn-B 전기 도금 방법.
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