KR100969112B1 - 표면 실장형 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 발광 소자를 탑재한 집합 기판에 형성된 캐소드 배선 패턴(8) 및 애노드 배선 패턴(10)을, 집합 기판과 함께 절단하고, 절단면을 실장 기판을 향해 실장면으로 하여 탑재했을 때의 애노드 접속 전극(12)과 캐소드 접속 전극(15)으로 하는 표면 실장형 반도체 장치(1)에 있어서, 애노드 접속 전극(12)에는 단부에 대략 반타원 형상의 절결부(16)가 형성되고, 캐소드 접속 전극(15)에는 모서리부에 대략 부채꼴의 절결부(14)가 형성되어 있다. 이에 따라, 집합 기판을 절단하여 형성하는 접속 전극에 버가 발생해도 확실하게 납땜 필렛을 형성시킴으로써, 접속 불량을 방지하는 동시에 접속 강도를 확보하는 것이 가능한 표면 실장형 반도체 장치를 제공할 수 있다.

Description

표면 실장형 반도체 장치 및 그 제조 방법{SURFACE MOUNTED SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME}
본 발명은, 반도체 소자를 복수 탑재한 집합 기판을 절단하여 개별 조각으로 분할함으로써 형성된 표면 실장형 반도체 장치에 관한 것이다. 또한, 그러한 표면 실장형 반도체 장치의 제조 방법에 관한 것이다.
종래의 표면 실장형 반도체 장치에 대하여, LED(Light Emitting Diode) 장치의 경우를 예로 하여, 도 15를 참조하여 설명한다. 도 15에 도시한 LED 소자(100)는 사이드 뷰 타입이며, 기판(101)에 탑재한 발광 소자(도시하지 않음)가 수지 패키지(102)로 밀봉되어 있다.
이 LED 소자(100)를 실장 기판에, 납땜 처리에 의하여 실장할 때에는, 기판(101)에 형성된 접속 전극(103)을, 실장 기판에 대하여 수직이 되도록 배치한다.
또한, LED 소자(100)를 제조하는 경우에는, 복수개 분의 배선 패턴이 형성된 집합 기판에 발광 소자를 탑재하고, 밀봉한 후, 개개로 절단함으로써 각 LED 소자가 형성된다.
종래의 LED 소자(100)를 제조할 때의 집합 기판의 구성에 대하여, 도 16a 및 도 16b를 참조하여 설명한다. 도 16a 및 도 16b에 도시한 바와 같이, 집합 기 판(105)의 탑재면(106)에는, 발광 소자(107)를 도통 탑재하는 배선 패턴(108)과, 발광 소자(107)와 와이어(109)로 도통하는 배선 패턴(110)이 형성되어 있다. 이 배선 패턴(108, 110)은, 탑재면(106)으로부터, 그 반대측이 되는 이면(111)에 연속적으로 형성된다. 또한, 배선 패턴(108, 110)은, 기판(101)을 개별 조각으로 했을 때, 1개 분의 기판(101)에 걸쳐 형성되어 있다.
이러한, 발광 소자(107)가 탑재되어 있는 집합 기판(105)을 개별 조각으로 하여, LED 소자(100)를 형성하기 위해서는, 우선, 수지로 발광 소자(107)를 밀봉하여 수지 패키지(102)를 형성한다. 다음으로, 집합 기판(105)의 이면(111)을 점착 시트에 붙인다. 다음으로, 집합 기판(105)을, 절단선(C)의 위치에서, 탑재면(106)측으로부터 절단한다. 이에 따라, 도 15에 도시한 LED 소자(100)를 얻을 수 있다. 즉, 집합 기판(105)의 양측부 및 이면(111)에 형성된 배선 패턴(110)은, 절단선(C)의 위치에서 잘라냄으로써, LED 소자(100)마다 독립된 접속 전극(103)이 된다.
이와 같이, 집합 기판을 절단하여 개별 조각으로 하는 종래의 표면 실장형 반도체 장치를, 접속 전극을 실장 기판에 설치된 접속용 배선 패턴에 대향시켜 접속하는 구성이 특허 문헌 1에 기재되어 있다.
[특허 문헌 1：일본국 특개평 10-150138호 공보]
그러나, 특허 문헌 1에 개시되어 있는 구성에서는, 집합 기판(105)을 절단함으로써 형성되는 접속 전극(103)에 있어서, 그 절단면에 버(burr)가 발생한다. 이 접속 전극(103)에 버가 발생한 모습을 도 17에 도시한다.
도 17에 도시한 바와 같이, 집합 기판(105)을 절단하여 기판(101)을 형성할 경우에는, 탑재면(106)측으로부터 절단 처리를 하므로, 접속 전극(103)에 발생하는 버(112)는, 기판(101)으로부터 멀어지는 방향을 향하여 발생한다. 이러한 버(112)가 발생하는 상태에서, 실장 기판(113)의 배선 패턴(114)에 크림 납땜을 도포하고, 그 위에 LED 소자(100)를 적재하여 리플로우 처리를 행하면, 버(112)가 납땜 장벽이 되어 납땜 필렛(fillet)이 형성되지 않는다. 또한, 접속 전극(103)을, 예를 들면 Cu, Ni를 기재로 하여, 표면에 Au 도금을 실시하여 형성되는 경우, 버(112)가 발생하는 부분에서 Au 도금이 벗겨져 기재가 노출되어 버린다. 기재 표면의 Au 도금은, 납땜에 대하여 습윤성은 양호하지만, 기재인 Ni는, 납땜에 대하여 습윤성이 낮으므로, 납땜이 Ni에 의하여 진행되어, 더욱 납땜 필렛이 형성되지 않는 상태로 된다.
따라서, 실장 기판(113)과 LED 소자(100) 사이에 있어서, 접속 불량이 발생한다는 문제가 있다. 또한, 접속 강도의 확보가 불가능하므로, LED 소자(100)가 실장 기판(113)으로부터 박리될 우려가 있다는 문제가 있다.
본 발명의 목적은, 집합 기판을 절단하여 형성하는 접속 전극에 버가 발생해도, 확실하게 납땜 필렛을 형성시킴으로써, 접속 불량을 방지하는 동시에 접속 강도를 확보하는 것이 가능한 표면 실장형 반도체 장치를 제공하는 데에 있다.
<과제를 해결하기 위한 수단>
본 발명의 표면 실장형 반도체 장치는, 기판과, 상기 기판에 실장되어 있는 전자 부품과, 상기 기판의 측면에 형성되어 있는 배선 전극을 구비하고, 상기 배선 전극은, 적어도 한개의 단부가 상기 기판의 저면과 상기 저면에 인접하는 측면의 경계에 도달하기까지 형성되고, 상기 전자 부품에 전기적으로 접속되며, 상기 기판의 저면이 실장 기판의 배선 패턴에 접하도록 실장되는 표면 실장형 반도체 장치로서, 상기 배선 전극은, 상기 단부에 있어서의, 상기 기판의 상기 저면과 상기 측면의 경계에 인접하는 부분에, 절결부가 형성되어 있다.
본 발명의 표면 실장형 반도체 장치의 제조 방법은, 집합 기판에 배선 전극을 형성하는 공정과, 상기 배선 전극에, 대략 반원 형상 또는 대략 반타원 형상의 절결부를 형성하는 공정과, 상기 배선 전극에 전자 부품을 실장하는 공정과, 상기 집합 기판 및 상기 배선 전극을, 상기 절결부를 통과하는 부분에서 절단하는 공정을 구비한다.
<발명의 효과>
본 발명에 의하면, 배선 패턴에 도포되어 있는 납땜이, 절결부의 가장자리부를 따라 끌어올려져, 확실하게 납땜 필렛을 형성시킬 수 있다. 따라서, 접속 불량을 방지할 수 있는 동시에, 접속 강도를 확보하는 것이 가능하다.
도 1은 본 발명의 실시 형태 1에 관한 표면 실장형 반도체 장치의 일례인 LED의 사시도이다.
도 2a는 기판을 설명하는 도면이며, 발광 소자를 탑재한 기판을 탑재면측에서 본 도면이다.
도 2b는 동 기판을 탑재면의 반대면측이 되는 이면측에서 본 도면이다.
도 3은 본 발명의 실시 형태 1에 관한 표면 실장형 반도체 장치의 집합 기판을 도시한 평면도이다.
도 4는 본 발명의 실시 형태 1에 관한 표면 실장형 반도체 장치의 집합 기판을 설명하는 도면으로, 탑재면측에서 본 도면이다.
도 5는 본 발명의 실시 형태 1에 관한 표면 실장형 반도체 장치의 집합 기판을 설명하는 도면으로, 탑재면의 반대측이 되는 이면측에서 본 도면이다.
도 6은 본 발명의 실시 형태 1에 관한 표면 실장형 반도체 장치의 일례인 LED를 실장 기판에 탑재하여 납땜할 때의 상태를 설명하는 도면이다.
도 7은 본 발명의 실시 형태 2에 관한 표면 실장형 반도체 장치의 일례인 LED의 사시도이다.
도 8a는 기판을 설명하는 도면으로, 발광 소자를 탑재한 기판을 탑재면측에서 본 도면이다.
도 8b는 동 기판을 탑재면의 반대면측이 되는 이면측에서 본 도면이다.
도 8c는 동 기판을 측면에서 본 도면이다.
도 9는 본 발명의 실시 형태 2에 관한 표면 실장형 반도체 장치의 집합 기판을 도시한 평면도이다.
도 10은 본 발명의 실시 형태 2에 관한 표면 실장형 반도체 장치의 집합 기판을 설명하는 도면으로, 탑재면측에서 본 도면이다.
도 11은 본 발명의 실시 형태 2에 관한 표면 실장형 반도체 장치의 집합 기판을 설명하는 도면으로, 탑재면의 반대측이 되는 이면측에서 본 도면이다.
도 12는 본 발명의 실시 형태 2에 관한 표면 실장형 반도체 장치의 집합 기판을 설명하는 도면으로, 탑재면을 측방에서 본 도면이다.
도 13은 본 발명의 실시 형태 2에 관한 표면 실장형 반도체 장치의 일례인 LED를 실장 기판에 탑재하여 납땜할 때의 상태를 설명하는 도면이다.
도 14는 본 발명의 실시 형태 2에 관한 표면 실장형 반도체 장치의 일례인 LED를 실장 기판에 탑재하여 납땜할 때의 상태를 설명하는 도면이다.
도 15는 종래의 표면 실장형 반도체 장치의 일례인 LED의 사시도이다.
도 16a는 종래의 표면 실장형 반도체 장치의 집합 기판을 설명하는 도면으로, 탑재면측에서 본 도면이다.
도 16b는 동 탑재면의 반대측이 되는 이면측에서 본 도면이다.
도 17은 종래의 표면 실장형 반도체 장치를 실장 기판에 탑재해 납땜할 때 상태를 설명하는 도면이다.
<부호의 설명>
1, 31 : LED 소자 2, 32 : 기판
3, 33 : 수지 패키지 4, 52 : 실장면(제2 실장면)
5, 34 : 배선 패턴 6, 35 : 탑재면(제1 실장면)
7, 36 : 발광소자(전자 부품) 8, 37 : 캐소드 배선 패턴
10, 39 : 애노드 배선 패턴 11 : 이면
12, 42 : 애노드 접속 전극 13 : 측부
14 : 대략 부채꼴 절결부 15, 41 : 캐소드 접속 전극
16 : 대략 반타원 형상의 절결부 17, 43 : 탑재면측 레지스트
18, 44 : 극성 표시 레지스트 19, 50 : 집합 기판
19a, 50a : 긴 구멍 20 : 대략 반원 형상 절결부
21 : 대략 타원 형상의 절결부 22, 51 : 은 페이스트
23 : 실장 기판 26 : 접속용 배선 패턴
40 : 이면 41a, 42a : 제1 접속면
41b, 42b : 제2 접속면 41c, 42c : 절결부
본 발명의 표면 실장형 반도체 장치는, 상기 절결부는 잘라낸 부분과, 상기 접속 전극에 있어서의 상기 실장면측의 단변으로 이루어진 모서리가 둔각이 되도록 형성되어 있는 구성으로 할 수 있다. 이 구성에 의해, 절결부에 인접한 접속 전극과 실장 기판 상에 도포된 납땜의 거리가 직각으로 한 경우보다 가깝게 된다. 따라서, 실장 기판에 실장했을 때, 실장 기판에 도포한 납땜이, 절결부에 인접한 접속 전극 부분에 도달하기 쉬우므로, 납땜에 버를 우회시켜 접속 전극 상에 확대되기 쉽게 할 수 있다.
또한, 상기 절결부는 상기 접속 전극의 상기 실장면측을 향하여 개구하도록 형성되는 구성으로 할 수 있다. 이 구성에 의해, 절결부의 개구 부분의 양측에서, 실장 기판에 도포한 납땜이, 버가 발생하지 않는 절결부에 인접한 접속 전극을 따라 끌어 올려지므로, 보다 접속 전극으로 버를 우회시켜 부착시키기 쉽다.
또한, 절결부는 대략 반타원 형상으로 형성되어 있는 구성으로 할 수 있다. 이 구성에 의해, 절단 위치가 기판 안쪽으로 밀려도, 버가 폭넓게 발생하는 것을 억제할 수 있다. 예를 들면, 절결부를, 접속 전극의 실장면측을 향해 개구하는 삼각형상으로 형성한 경우, 집합 기판의 배선 패턴을 절단하여 접속 전극을 형성할 경우에, 절단 위치가 기판의 안쪽으로 밀리면, 밀림에 비례하여 접속 전극의 실장면측이 되는 단변이 길어지는 만큼, 버도 단변을 따라 형성되므로 길어진다. 절결부를 대략 반타원 형상으로 형성함으로써, 절단 위치가 기판의 안쪽으로 밀려도, 삼각형상으로 형성하는 것보다, 단변이 길어지는 정도가 적으므로, 버가 폭넓게 발생하는 것을 억제할 수 있다.
또한, 상기 절결부는 상기 접속 전극에 있어서의 상기 실장면측의 단변을, 균등하게 분할하도록 형성되어 있는 구성으로 할 수 있다. 이 구성에 의해, 절결부에 인접한 접속 전극을 따라 끌어 올려진 납땜이, 각각 균등하게 부착되고, 접속 전극 상에 일체가 된다. 따라서, 얼룩이 발생하지 않고, 일체가 됨으로써, 접속 전극 전체를 덮는 납땜 필렛을 형성할 수 있다.
또한, 상기 절결부는 상기 접속 전극의 상기 실장면측이 되는 모서리부의 어느 한쪽에 형성되는 구성으로 할 수 있다. 이 구성에 의해, 절단 부분에 생긴 버를 우회시키는 것이 가능하다. 즉, 접속 전극의 넓이가 크지 않은 경우나, 표면 실장형 반도체 장치의 단부에 형성된 접속 전극인 경우에는, 접속 전극의 실장면측을 향해 개구하도록 형성하는 것이 곤란한 경우가 있다. 그러한 때는, 접속 전극의 실장면측이 되는 모서리부의 어느 한쪽에 형성함으로써, 절단 부분에 생긴 버를 우회시키는 것이 가능하다.
또한, 절결부는 대략 부채꼴로 형성되어 있는 구성으로 할 수 있다. 이 구성에 의해, 절단 위치가 기판의 안쪽으로 밀려도, 직선상으로 형성하는 것보다, 단변이 길어지는 정도가 적으므로, 버가 폭넓게 발생하는 것을 억제할 수 있다. 예를 들면, 절결부를 접속 전극의 실장면측이 되는 모서리부에 직선상으로 형성한 경우, 집합 기판의 배선 패턴을 절단하여 접속 전극을 형성할 경우에, 절단 위치가 기판의 안쪽으로 밀리면, 밀림에 비례하여 접속 전극의 실장면측이 되는 단 변이 길어지는 만큼, 버도 단변에 따라서 형성되므로 길어진다. 절결부를 대략 부채꼴로 형성함으로써, 절단 위치가 기판의 안쪽으로 밀려도, 직선상으로 형성하는 것보다, 단변이 길어지는 정도가 적으므로, 버가 폭넓게 발생하는 것을 억제할 수 있다.
또한, 상기 절결부는 상기 기판의 모서리부를 사이에 두고 서로 인접하는 접속 전극에 걸쳐 형성되는 구성으로 할 수 있다. 이 구성에 의해, 버가 한쪽 접속 전극에 형성된 절결부의 하단을 가리게 돌출되어도, 다른쪽 접속 전극에 형성된 절결부로부터 납땜을 넓힐 수 있으므로, 보다 확실하게 실장 기판과 접속할 수 있다. 집합 기판을 절단할 때에 발생하는 버는, 절단에 사용되는 칼날(blade)의 회전 방향으로 돌출하도록 할 수 있다. 즉, 기판의 모서리부에 인접하도록 형성된 접속 전극의 실장면측에 생기는 버는 동일한 방향을 향한다. 절결부가 기판의 모서리부에 인접하는 접속 전극에 걸쳐 형성되면, 한쪽 접속 전극의 버가 절결부의 하단을 가리게 돌출될 경우에는, 다른 쪽 접속 전극의 버를 절결부로부터 멀어지는 방향으로 돌출시킬 수 있다. 따라서, 버가 한쪽 접속 전극에 형성된 절결부의 하단을 가 리게 돌출되어도, 다른쪽 접속 전극에 형성된 절결부로부터 납땜을 넓힐 수 있으므로, 보다 확실하게 실장 기판과 접속할 수 있다.
(실시 형태 1)
도 1은 본 발명의 실시 형태 1에 관한 표면 실장형 반도체 장치의 일례인 LED 소자의 사시도이다. 도 2a는 기판에 있어서의 탑재면측의 평면도이다. 도 2b는 기판을 탑재면의 반대면측이 되는 이면측에서 본 평면도이다.
도 1에 도시한 바와 같이, 표면 실장형 반도체 장치의 일례인 LED 소자(1)는 기판(2)과, 기판(2)에 탑재한 발광 소자(도시하지 않음)와, 발광 소자를 밀봉하는 수지 패키지(3)를 구비한다. LED 소자(1)는 실장 기판에 실장했을 때, 실장 기판면에 대하여 대략 평행한 광을 출사하는, 사이드 뷰 타입의 LED 소자로 구성되어 있다.
도 2a 및 도 2b에 도시한 바와 같이, 기판(2)은 길이 방향의 길이가 약 2.5㎜로 형성되어 있다. 기판(2)의 양면(탑재면(6) 및 이면(11))에는, 각각 배선 패턴(5)이 선대칭으로 형성되고, 탑재면(6)에는 2개의 발광 소자(7)가 탑재되어 있다. 배선 패턴(5)은 기재가 Cu와 Ni로 형성되고, 기재 상에 Au 도금이 실시되어 형성되어 있다.
탑재면(6)의 배선 패턴(5)은 발광 소자(7)가 탑재된 캐소드 배선 패턴(8)과, 발광 소자(7)에 와이어(9)로 접속된 애노드 배선 패턴(10)을 구비한다. 캐소드 배선 패턴(8)과 애노드 배선 패턴(10)은 도 1에 도시한 바와 같이 서로 평행이 되도록 기판(2)의 측부에 배치되고, 탑재면(6)으로부터 이면(11)까지 도달하도록 대략 ㄷ자형으로 형성되어 있다.
캐소드 배선 패턴(8)은, LED 소자(1)를 실장 기판에 실장했을 때에 캐소드 접속 전극(15)으로서 사용하기 위해서, 기판(2)의 측부(13) 및 이면(11)으로부터 실장면(4)까지 도달하도록, 연속적으로 형성되어 있다. 또한, 캐소드 접속 전극(15)의 실장면(4)측 단부의 모서리부에는, 대략 부채꼴 절결부(14)가 형성되어 있다.
애노드 배선 패턴(10)은, 실장 기판에 탑재했을 때에 애노드 접속 전극(12)으로서 사용하기 위해서, 도 2b에 도시한 바와 같이, 기판(2)의 이면(11)에 있어서 상하 방향으로 연장되도록 배선되어 있다. 또한, 애노드 배선 패턴(10)의 실장면(4)측의 선단 부분에는, 대략 반타원 형상의 절결부(16)가 형성되어 있다. 애노드 접속 전극(12)의 폭은, 약 0.34mm로 형성되어 있다.
기판(2)의 탑재면(6)에 있어서의 양 측부(13)에는, 탑재면측 레지스트(17)가 배치되어 있다. 탑재면측 레지스트(17)는 수지 패키지(3)를 형성할 때의 캐비티 주위의 금형에 접하고, 쿠션 역할을 한다. 또한, 탑재면측 레지스트(17)는 캐소드 배선 패턴(8)과, 애노드 배선 패턴(10)을 횡단하도록 형성되어 있다.
또한, 기판(2)의 이면(11)에는, 극성 표시 레지스트(18)가 배치되어 있다. 극성 표시 레지스트(18)는 수지 패키지(3)를 형성할 때의 캐비티 주위의 금형에 접했을 때, 쿠션의 역할을 한다. 또한, 극성 표시 레지스트(18)는 기판(2)의 이면(11)에 있어서의, 애노드 배선 패턴(10)의 위치를 가리키기 위해서 배치되어 있다.
이하, 실시 형태 1에 관한 표면 실장형 반도체 장치의 제조 방법에 대하여 설명한다.
도 3은, 실시 형태 1에 관한 표면 실장형 반도체 장치의 집합 기판을 도시한 평면도이다. 도 4는, 실시 형태 1에 관한 표면 실장형 반도체 장치의 집합 기판을 설명하는 평면도이며, 탑재면측에서 본 도면이다. 도 5는, 실시 형태 1에 관한 표면 실장형 반도체 장치의 집합 기판을 설명하는 평면도이며, 이면측에서 본 도면이다.
도 3에 도시한 바와 같이, 우선, 기판(2)의 바탕이 되는 대략 직사각형 형상으로 형성된 집합 기판(19)을 준비한다. 집합 기판(19)에는, 한쌍의 긴 구멍(19a)이 복수쌍, 종렬 및 횡렬로 배열되어 형성된다. 한쌍의 긴 구멍(19a)에 끼워진 영역에, 개개의 기판(2)에 있어서의 배선 패턴(5)을, 각각 열상으로 연속해 형성한다.
도 5에 도시한 바와 같이, 집합 기판(19)의 배선 패턴(5)에는, 캐소드 배선 패턴(8)과, 인접하는 애노드 배선 패턴(10)이, 인접하는 기판(2)에 걸쳐 접속되고, 그 접속 부분에는 대략 반원 형상의 절결부(20)가 형성되어 있다. 또한, 애노드 접속 전극(12)이 되는 애노드 배선 패턴(10)에는, 인접하는 기판(2)에 걸치도록, 대략 타원 형상의 절결부(21)가 형성되어 있다.
이 대략 타원 형상의 절결부(21)는 애노드 배선 패턴(10)의 실장면(4)측의 단변을, 균등하게 분할하는 위치에 형성되어 있다. 이는 대략 타원 형상의 절결부(21)를 절단하고, 도 1, 도 2a 및 도 2b에 도시한 대략 반타원 형상의 절결 부(16)로 했을 때, 대략 반타원 형상의 절결부(16) 양측의 원호를 따라 끌어올려진 납땜이, 균등하게 애노드 접속 전극(12)에 부착하여, 접속 얼룩이 발생하지 않기 때문이다. 따라서, 대략 반타원 형상의 절결부(16)의 양측으로 넓어진 납땜이, 애노드 접속 전극(12)상에서 일체가 됨으로써, 애노드 접속 전극(12)의 선단 전체를 덮는 납땜 필렛을 형성할 수 있다.
또한, 도 5에 도시한 바와 같이, 집합 기판(19)을 절단하는 위치를 나타낸 절단선(C1)은 절결부(20) 및 (21)의 중심을 통과하지 않고, 도면 상측 방향으로 밀린 위치에 있다. 이러한 절단선(C1)으로 집합 기판(19)을 절단하면, 절결부(20)와 절결부(21)의 면적은, 실장면(4)측의 면적이 작아지도록 형성된다.
다음으로, 배선 패턴(5)이 형성된 집합 기판(19)에, 탑재면측 레지스트(17)와, 극성 표시 레지스트(18)를 형성한다. 다음으로, 캐소드 배선 패턴(8)의 소정 위치에 은페이스트(22)를 도포하고, 발광 소자(7)를 2개씩 탑재한다. 다음으로, 금형으로 클램핑(clamping) 하여, 수지 패키지(3)(도 1 참조)를 형성한다. 다음으로, 수지 패키지(3)를 위로 하여, 이면(11)을 점착 시트에 붙인다. 다음으로, 집합 기판(19)을, 배선 패턴(5)과 함께 절단선(C1)에서 절단한다.
이에 따라, 개별 조각으로 된 LED 소자(1)가 완성된다. 집합 기판(19)을 절단선(C1)에서 절단함으로써, 도 2에 도시한 바와 같이, 대략 반원 형상의 절결부(20)는 실장면(4)측의 모서리부에 형성된 대략 부채상의 절결부(14)로 되고, 캐소드 접속 전극(15)이 형성된다. 또한, 대략 타원 형상의 절결부(21)는 실장면(4)측을 향해 개구하도록 형성된 대략 반타원 형상의 절결부(16)로 되어, 애노드 접속 전극(12)이 형성된다. 그리고, 절단선(C1)에서 절단한 집합 기판(19)의 절단면이, 기판(2)의 실장면(4)이 된다.
다음으로, 실시 형태 1에 관한 표면 실장형 반도체 장치를 실장 기판에 탑재하여 납땜했을 때의 상태를 설명한다.
도 6은, 실시 형태 1에 관한 표면 실장형 반도체 장치의 일례인 LED 소자를 실장 기판에 탑재해 납땜할 때의 상태를 나타낸 사시도이며, 애노드 접속 전극(12) 및 캐소드 접속 전극(15)의 선단 부분을 확대해 나타내고 있다.
도 6에 도시한 바와 같이, 집합 기판(19)을 절단선(C1)에서 절단하여 개별 조각으로 하면, 애노드 접속 전극(12)과 캐소드 접속 전극(15)의 실장면(4)측의 단 변에, 버(24)가 발생한다. 버(24)는, 애노드 접속 전극(12)과 캐소드 접속 전극(15)의 Au 도금이 벗겨져, 기재의 Ni가 노출된 상태로 되어 있다. 그러나, 집합 기판(19)을 절단선(C1)으로 절단하기 전에, 캐소드 접속 전극(15) 및 애노드 접속 전극(12)에 절결부(14) 및 (16)가 형성되어 있으므로, 캐소드 접속 전극(15)에 있어서의 절결부(14)에 인접한 부분과, 애노드 접속 전극(12)에 있어서의 절결부(16)에 인접한 부분에는, 버(24)가 발생하지 않는다.
다음으로, LED 소자(1)를, 납땜(25)을 도포한 실장 기판(23)의 접속용 배선 패턴(26)에 위치 맞춤하여 적재한다.
다음으로, LED 소자(1)를 실장 기판(23)에 적재한 상태에서, 리플로우 처리를 행한다. 그러면, 실장 기판(23)에 도포되어 있는 납땜(25)이, 버(24)가 발생하지 않는, 애노드 접속 전극(12)에 있어서의 절결부(16)에 인접한 부분이나, 캐소드 접속 전극(15)에 인접한 절결부(14)에 인접한 부분에서, 계면 장력에 의해 끌어 올려진다. 따라서, 납땜(25)은 절단 부분에 생긴 버(24)를 우회하고, 애노드 접속 전극(12)과 캐소드 접속 전극(15)의 각각의 면에 확대되어 부착한다. 납땜(25)은 버(24)의 두께 이상의 막이 되고, 애노드 접속 전극(12)과 캐소드 접속 전극(15)의 각각의 면에 확대된다. 또한, 납땜(25)은 버(24)를 넘어 실장 기판(23) 상의 납땜(25)과 일체로 됨으로써, 더욱 확대되어, 두께가 증가된다. 그리고, 납땜(25)은 상부에서 하부로 향해 산의 저변과 같이 확대되고, 양호한 납땜 필렛이 형성된다.
따라서, 확실하게 LED 소자(1)와 실장 기판(23)을 도통 접속할 수 있어 접속 강도를 확보할 수 있다. 또한, Au 도금이 벗겨져, 습윤성이 낮은 Ni가 노출된 상태라도, 버(24)를 우회하여 납땜(25)이 확대되므로, 확실하게 납땜 필렛을 형성할 수 있다.
또한, 절결부(16)나 절결부(14)는, 애노드 접속 전극(12)이나 캐소드 접속 전극(15)에 있어서 절결되는 내변과, 애노드 접속 전극(12)이나 캐소드 접속 전극(15)에 있어서의 실장면(4)측이 되는 단변으로 이루어진 모서리가, 미소한 각도이지만, 둔각이 되도록 형성되어 있다. 둔각으로 형성됨으로써, 절결부(16)나 절결부(14)가 각각 인접한 애노드 접속 전극(12)이나 캐소드 접속 전극(15)과, 실장 기판(23) 상에 도포되어 있는 납땜(25)의 거리가, 직각으로 한 경우보다 가깝게 된다. 따라서, 실장 기판(23)에 실장했을 때, 실장 기판(23)에 도포되어 있는 납땜(25)이, 절결부(16)나 절결부(14)에 인접한 애노드 접속 전극(12)이나 캐소드 접속 전극(15)에 도달하기 쉬워지므로, 버(24)를 우회시켜 확대되기 쉽게 할 수 있 다.
또한, 수지 패키지(3)를 형성한 후의 집합 기판(19)을 절단할 때, 수지 패키지(3)측에 점착 시트를 붙임으로써, 애노드 접속 전극(12)과 캐소드 접속 전극(15)에 발생하는 버(24)를, 기판(2)의 안쪽 방향을 향하게 하는 것이 가능하다. 그러면, 버(24)가 장벽이 되어, 애노드 접속 전극(12)과 캐소드 접속 전극(15)에 납땜 필렛을 형성할 수 없다는 사태를 회피할 수 있다. 그러나, 수지 패키지(3)측에 점착 시트를 붙여 집합 기판(19)을 절단하면, 절단 시의 칼날의 진동 등으로 집합 기판(19)이 안정되지 않고, 절단선(C1)이 밀릴 우려가 있다. 따라서, 집합 기판(19)을 절단하여 개별 조각으로 할 때는, 수지 패키지(3)측을 위로 하여, 이면(11)측에 점착 시트를 붙여 절단할 필요가 있다.
이상과 같이 본 실시 형태에 의하면, 애노드 접속 전극(12)과 캐소드 접속 전극(15)에 있어서의 실장면측이 되는 단부에, 절결부(14) 및 (16)이 형성되므로, 집합 기판(5)을 절단했을 때, 절결부(14) 및 (16)은 절단 위치가 되지 않으므로, 버의 발생이 없다. 따라서, 절결부(14) 및 (16)에 면한 접속 전극으로부터 납땜을 부착시킬 수 있으므로, 확실하게 납땜 필렛을 형성시킬 수 있어 접속 불량을 방지할 수 있다. 또한, 접속 강도를 확보하는 것이 가능하다.
(실시 형태 2)
도 7은, 실시 형태 2에 관한 표면 실장형 반도체 장치의 일례인 LED 소자의 사시도이다. 도 8은, 기판의 구성을 나타낸 평면도이며, 도 8a는 발광 소자를 탑재한 기판을 탑재면측에서 본 도면이며, 도 8b는 기판의 이면측에서 본 도면이고, 도 8c는 기판을 측면에서 본 도면이다.
도 7에 도시한 바와 같이, 표면 실장형 반도체 장치의 일례인 LED 소자(31)는 기판(32)과, 기판(32)에 탑재한 발광 소자(도시하지 않음)와, 발광 소자를 밀봉하는 수지 패키지(33)를 구비한다. LED 소자(31)는 실장 기판에 실장했을 때, 실장 기판면에 평행한 광을 출사하는 사이드 뷰 타입의 LED 소자로 구성되어 있다.
도 8a에서 도 8c에 도시한 바와 같이, 기판(32)은 길이 방향의 길이가 약 1.8㎜로 형성되어 있다. 기판(32)의 양면에는, 각각 배선 패턴(34)이 형성되고, 탑재면(35)에는 1개의 발광 소자(36)가 탑재되어 있다. 배선 패턴(34)은 Cu와 Ni로 형성된 기재에 Au 도금이 실시되어, 구성되어 있다.
탑재면(35)의 배선 패턴(34)은 발광 소자(36)가 탑재된 캐소드 배선 패턴(37)과, 발광 소자(36)와 와이어(38)로 접속된 애노드 배선 패턴(39)을 구비한다. 캐소드 배선 패턴(37)과 애노드 배선 패턴(39)은 도 7에 도시한 바와 같이, 기판(32)의 측부에 있어서 ㄷ자형으로 형성되고, 탑재면(35)으로부터 그 반대측이 되는 이면(40)까지 도달하도록 형성되어 있다. 이 기판(32)의 양 측부에 형성된 캐소드 배선 패턴(37)과 애노드 배선 패턴(39)에 있어서, LED 소자(31)를 실장 기판에 실장했을 때 실장 기판의 실장 패턴에 접속되는 부위가, 캐소드 접속 전극(41) 및 애노드 접속 전극(42)이다.
이 캐소드 접속 전극(41)과 애노드 접속 전극(42)에, 기판(32)의 모서리부에 인접하는 제1 접속면(41a, 42a)과 제2 접속면(41b, 42b)을 걸치도록 절결부(41c, 42c)가 형성되어 있다.
기판(32)의 탑재면(35)에는, 탑재면측 레지스트(43)가 배치되어 있다. 탑재면측 레지스트(43)는 기판(32)의 양 측부에, 수지 패키지(33)를 형성할 때의 캐비티 주위의 금형에 접해 쿠션의 역할을 한다. 또한, 탑재면측 레지스트(43)는 캐소드 배선 패턴(37)과 애노드 배선 패턴(39)을 각각 횡단하도록 형성되어 있다.
또한, 기판(32)의 이면(40)에는, 극성 표시 레지스트(44)가 배치되어 있다. 극성 표시 레지스트(44)는, 수지 패키지(33)를 형성할 때, 기판(32)이 금형에 접했을 때의 쿠션의 역할을 하는 동시에, 캐소드 배선 패턴(37)과 애노드 배선 패턴(39)의 극성을 표시할 수 있다.
이하, 실시 형태 2에 관한 표면 실장형 반도체 장치의 제조 방법에 대하여 설명한다.
도 9는, 실시 형태 2에 관한 표면 실장형 반도체 장치의 집합 기판을 도시한 평면도이다. 도 10은, 실시 형태 2에 관한 표면 실장형 반도체 장치의 집합 기판을 설명하는 평면도로, 탑재면측에서 본 도면이다. 도 11은, 실시 형태 2에 관한 표면 실장형 반도체 장치의 집합 기판을 설명하는 평면도로, 탑재면의 반대측이 되는 이면측에서 본 도면이다. 도 12는, 실시 형태 2에 관한 표면 실장형 반도체 장치의 집합 기판을 설명하는 평면도로, 탑재면을 측방에서 본 도면이다.
도 9에서 도 12에 도시한 바와 같이, 우선, 기판(32)의 바탕이 되는 대략 직사각형으로 형성된 집합 기판(50)을 준비한다. 집합 기판(50)에는, 한쌍의 긴 구멍(50a)이 종렬 및 횡렬로 형성되어 있다.
다음으로, 집합 기판(50)의 한쌍의 긴 구멍(50a)에 끼워진 영역에, 개개의 기판(32)의 양면 배선 패턴(34)을 각각 열상으로 연속하여 형성한다.
이 집합 기판(50)의 배선 패턴(34)은 캐소드 배선 패턴(37)이 한쪽 측부에 연속하여 형성되고, 애노드 배선 패턴(39)이 다른쪽 측부에 연속하여 형성되어 있다. 캐소드 배선 패턴(37)이 이면(40)까지 도달하도록 형성됨으로써, 대략 ㄷ자형으로 형성된 캐소드 접속 전극(41)을 형성할 수 있다. 또한, 동일하게 애노드 배선 패턴(39)이 이면(40)까지 도달하도록 형성됨으로써, 대략 ㄷ자형으로 형성된 애노드 접속 전극(42)을 형성할 수 있다.
이 캐소드 접속 전극(41) 및 애노드 접속 전극(42)에는, 측면측에 위치하는 제1 접속면(41a, 42a)과, 이면(40)측에 위치하는 제2 접속면(41b, 42b)에 걸치도록, 이면(40)측을 향해 개구하는 절결부(41c, 42c)가 형성되어 있다.
다음으로, 배선 패턴(34)이 형성된 집합 기판(50)에, 탑재면측 레지스트(43)와, 극성 표시 레지스트(44)를 형성한 후에, 캐소드 배선 패턴(37)의 소정 위치에 은페이스트(51)를 도포하여, 발광 소자(36)를 탑재한다.
다음으로, 금형으로 클램핑하여, 수지 패키지(33)(도 7 참조)를 형성한다.
다음으로, 수지 패키지(33)를 위로 하여, 이면(40)을 점착 시트에 붙인다.
마지막에, 배선 패턴(34)과 함께 집합 기판(50)을, 칼날 등을 이용해 절단선(C2)에서 절단하고, 개별 조각화하여, LED 소자(31)를 형성한다.
이하, 실시 형태 2에 관한 표면 실장형 반도체 장치를 실장 기판에 탑재하여 납땜했을 때의 상태를 설명한다.
도 13 및 도 14는, 실시 형태 2에 관한 표면 실장형 반도체 장치의 일례인 LED 소자를 실장 기판에 탑재하여, 납땜할 때의 상태를 설명하는 도면이다.
도 13에 도시한 바와 같이, 집합 기판(50)을, 칼날 등으로 절단선(C2)에서 절단하여 개별 조각화했을 때, 브레이드를 회전 방향(F1)으로 회전시켜 절단한 경우에는, 캐소드 접속 전극(41)과 애노드 접속 전극(42)의 실장면(52)측의 단변에, 버(53, 54)가 회전 방향(F1)을 따라 발생하는 경우가 있다. 버(53, 54)는, 애노드 접속 전극(42) 및 캐소드 접속 전극(41)의 Au 도금이 벗겨져 기재의 Ni가 노출되는 상태이므로, 납땜의 습윤성이 낮다. 또한, 제1 접속면(41a, 42a)의 하단에 생기는 버(53)(애노드 접속 전극(42)측의 버는 도시하지 않음)는 절결부(41c, 42c)에 납땜이 부착하는 것을 저해하도록, 절결부(41c, 42c)측으로 돌출되어 있다. 그러나, 제2 접속면(41b, 42b)의 하단에 생기는 버(54)는, 절결부(41c, 42c)로부터 멀어지는 방향으로 돌출되어 있다. 즉, 버(53)가, 제1 접속면(41a, 42a)에 형성된 절결부(41c, 42c)의 하단을 가리게 돌출되어도, 제2 접속면(41b, 42b)에 형성된 절결부(41c, 42c)로부터, 납땜을 캐소드 접속 전극(41) 및 애노드 접속 전극(42)의 각각의 면에 확대시킬 수 있으므로, 보다 확실하게 실장 기판과 접속할 수 있다.
또한, 집합 기판(50)을 칼날 등으로 절단선(C2)을 절단하여 개별 조각으로 할 경우에, 도 14에 도시한 바와 같이, 칼날을 회전 방향(F2)으로 회전시켜 절단한 경우에는, 캐소드 접속 전극(41)과 애노드 접속 전극(42)의 실장면(52)측의 단변에, 버(55~57)가 회전 방향(F2)을 따라 발생하는 경우가 있다. 이 경우에는, 캐소드 접속 전극(41)의 제2 접속면(41b)에 발생하는 버(56)가, 절결부(41c)의 하단을 가리게 돌출되어 있으므로, 납땜은 제2 접속면(41b)에는 부착되기 어려운 상태가 된다. 그러나, 캐소드 접속 전극(41)의 제1 접속면(41a)에 발생하는 버(55)는, 절결부(41c)에서 멀어지는 방향으로 돌출되어 있으므로, 캐소드 접속 전극(41)의 제1 접속면(41a)으로부터 납땜을 확대시킬 수 있다. 이때, 애노드 접속 전극(42)의 제2 접속면(42b)에 발생하는 버(57)는, 절결부(42c)와는 멀어지는 방향으로 돌출하므로 문제는 없고, 애노드 접속 전극(42)의 제1 접속면(42a)에 발생하는 버(도시하지 않음)는 제1 접속면(42a)으로부터 기판(32)으로 연장되도록 돌출되므로 문제는 없다. 따라서, 애노드 접속 전극(42)은 버가 없는 상태에 가까운 상태로 납땜이 확대된다.
이와 같이, 절결부(41c, 42c)를, 집합 기판(50)을 절단하여 개별 조각으로 된 기판(32)의 모서리부에 설치된 인접하는 제1 접속면(41a, 42a)과 제2 접속면(41b, 42b)을 걸치도록 형성함으로써, 도 13에 있어서의 화살표 F1 방향, 도 14에 있어서의 화살표 F2 방향의 어느 방향으로 절단해도, 캐소드 접속 전극(41) 및 애노드 접속 전극(42)에 확실하게 납땜을 부착시킬 수 있다.
또한, 본 발명은, 상기 실시 형태에 한정되는 것이 아니라, 예를 들면, 실시 형태 1에서는, 절결부를 대략 반타원 형상으로 하고 있는데, 사다리꼴 형상으로 할 수도 있다. 또한, 대략 반타원 형상의 절결부(16)를 애노드 접속 전극(12)에 1개소 형성하고 있는데, 애노드 접속 전극(12)의 폭에 따라 복수 개소 형성하는 것도 가능하다.
본 발명은, 집합 기판을 절단하여 형성하는 접속 전극에 버가 발생해도, 확 실하게 납땜 필렛을 형성시킴으로써, 접속 불량을 방지하는 동시에 접속 강도를 확보하는 것이 가능하므로, 집합 기판을 절단하여 개별 조각으로 분할함으로써 형성되는 표면 실장형 반도체 장치에 매우 적합하다.

Claims (9)

  1. 기판과,
    상기 기판에 실장되어 있는 전자 부품과,
    상기 기판의 측면에 형성되어 있고, 복수의 단부를 구비한 배선 전극을 구비하고,
    상기 배선 전극은, 적어도 1개의 단부가 상기 기판의 저면과 상기 저면에 인접하는 측면의 경계에 도달하기까지 형성되고, 상기 전자 부품에 전기적으로 접속되며,
    상기 기판의 저면이 실장 기판의 배선 패턴에 접촉하도록 실장되는 표면 실장형 반도체 장치로서,
    상기 배선 전극에는, 상기 단부에 있어서의, 상기 기판의 상기 저면과 상기 측면의 경계에 면하는 부분에, 절결부가 형성되어 있는 것을 특징으로 하는 표면 실장형 반도체 장치.
  2. 청구항 1에 있어서,
    상기 절결부는, 절결된 부분과, 상기 배선 전극에 있어서의 실장면측의 단변(端邊)이 이루는 각이 둔각이 되도록 형성되어 있는, 표면 실장형 반도체 장치.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 절결부는, 상기 배선 전극의 실장면측을 향해 개구하도록 형성되어 있는, 표면 실장형 반도체 장치.
  4. 청구항 3에 있어서,
    상기 절결부는, 반타원 형상으로 형성되어 있는, 표면 실장형 반도체 장치.
  5. 청구항 1 또는 청구항 2에 있어서,
    상기 절결부는, 상기 배선 전극에 있어서의 실장면측의 단변을, 균등하게 분할하도록 형성되어 있는, 표면 실장형 반도체 장치.
  6. 청구항 1 또는 청구항 2에 있어서,
    상기 절결부는, 상기 배선 전극의 실장면측이 되는 모서리부 중의 어느 하나에 형성되어 있는, 표면 실장형 반도체 장치.
  7. 청구항 6에 있어서,
    상기 절결부는, 부채꼴로 형성되어 있는, 표면 실장형 반도체 장치.
  8. 청구항 1 또는 청구항 2에 있어서,
    상기 절결부는, 상기 기판의 측면 모서리부를 사이에 두고 인접하는 배선 전극에 걸쳐 형성되어 있는, 표면 실장형 반도체 장치.
  9. 집합 기판에 배선 전극을 형성하는 공정과,
    상기 배선 전극에, 반원 형상 또는 반타원 형상의 절결부를 형성하는 공정과,
    상기 배선 전극에 전자 부품을 실장하는 공정과,
    상기 집합 기판 및 상기 배선 전극을, 상기 절결부를 통과하는 부분에서 절단하는 공정을 구비한 것을 특징으로 하는 표면 실장형 반도체 장치의 제조 방법.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011216506A (ja) * 2010-03-31 2011-10-27 Hitachi Consumer Electronics Co Ltd Ｌｅｄパッケージおよびｌｅｄパッケージ実装構造体
JP2012109475A (ja) * 2010-11-19 2012-06-07 Rohm Co Ltd 発光装置、発光装置の製造方法、および光学装置
US9171826B2 (en) 2012-09-04 2015-10-27 Micron Technology, Inc. High voltage solid-state transducers and solid-state transducer arrays having electrical cross-connections and associated systems and methods
US8876330B2 (en) * 2012-11-15 2014-11-04 Illinois Tool Works Inc. Illumination device
US10197256B2 (en) 2013-03-15 2019-02-05 Molex, Llc LED assembly having frame with plurality of traces
JP6661890B2 (ja) * 2014-05-21 2020-03-11 日亜化学工業株式会社 発光装置
JP6825652B2 (ja) * 2014-05-21 2021-02-03 日亜化学工業株式会社 半導体装置の実装構造、バックライト装置及び実装基板
JP7148826B2 (ja) * 2014-05-21 2022-10-06 日亜化学工業株式会社 発光装置
WO2016188566A1 (en) * 2015-05-26 2016-12-01 Osram Opto Semiconductors Gmbh Optoelectronic package device and method for producing the same
US10598360B2 (en) 2015-09-15 2020-03-24 Molex, Llc Semiconductor assembly
EP4029424A1 (de) * 2021-01-14 2022-07-20 Richard Wolf GmbH Ultra-miniaturisierte lichtemittierende einheit für ein medizinisch-endoskopisches instrument

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07131072A (ja) * 1993-10-29 1995-05-19 Rohm Co Ltd 面実装型側面発光器、および、これを用いた発光装置、ならびにこの発光装置を用いた液晶表示装置
JPH10150138A (ja) 1996-11-15 1998-06-02 Citizen Electron Co Ltd 下面電極付き側面使用電子部品
JP2004335740A (ja) 2003-05-07 2004-11-25 Citizen Electronics Co Ltd 発光ダイオード及びそのパッケージ構造

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07131072A (ja) * 1993-10-29 1995-05-19 Rohm Co Ltd 面実装型側面発光器、および、これを用いた発光装置、ならびにこの発光装置を用いた液晶表示装置
JPH10150138A (ja) 1996-11-15 1998-06-02 Citizen Electron Co Ltd 下面電極付き側面使用電子部品
JP2004335740A (ja) 2003-05-07 2004-11-25 Citizen Electronics Co Ltd 発光ダイオード及びそのパッケージ構造

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