KR100940291B1 - 기준 전압 발생 회로 및 이를 이용한 전원 장치 - Google Patents

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Abstract

기준 전압을 발생시키기 위한 개시된 기준 전압 발생 회로는 직렬 또는 병렬로 연결된 MOSFET들을 포함한다. 이들 MOSFET들 중 적어도 하나는 컨트롤 게이트와, 홀 리치로 되거나 또는 자외선 조사에 의해 방전되는 플로팅 게이트를 포함하며, 기준 전압 발생 회로는 한쌍의 MOSFET들의 임계 전압들 간의 차를 기준 전압으로서 출력하도록 구성된다.
MOSFET, 기준 전압, 플로팅 게이트, 컨트롤 게이트, 임계 전압,

Description

기준 전압 발생 회로 및 이를 이용한 전원 장치{REFERENCE VOLTAGE GENERATING CIRCUIT AND POWER SUPPLY DEVICE USING THE SAME}
본 발명은 일반적으로는 단독으로 또는 다른 반도체 장치의 일부로서 사용되는 MOS 타입, CMOS 타입, 또는 연산 증폭기 타입의 기준 전압 발생 회로, 및 이 기준 전압 발생 회로를 포함하는 전원 장치와 같은 장치에 관한 것이다.
공지된 종래의 기준 전압 발생 회로는, 게이트와 소스가 연결되어 있는 디플리션 모드(depletion mode) 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field-effect transistor; MOSFET)를 정전류원으로서 사용한다(예를 들면, 특허 문헌 1 참조). 그러한 기준 전압 발생 회로에서, 도 11a에 도시한 바와 같이, 디플리션 모드 MOSFET(Q21)의 게이트와 소스는 정전류원으로서 기능을 하도록 연결되어 있다. 게이트와 드레인이 연결된 인핸스먼트 모드(enhancement mode) MOSFET(Q22)이 디플리션 모드 MOSFET(Q21)과 직렬로 연결되어, 디플리션 모드 MOSFET(Q21)로부터 공급되는 정전류에 의해 작동하여, 인핸스먼트 모드 MOSFET(Q22)에서 나타나는 전압이 기준 전압(Vref)으로서 출력된다. 디플리션 모드 MOSFET(Q21) 및 인핸스먼트 모드 MOSFET(Q22)는 모두 N-채널 MOSFET이다. 기준 전압(Vref)은 디플리션 모드 MOSFET(Q21)의 임계 전압(Vt_d)과 인핸스먼트 모드 MOSFET(Q22)의 임계 전압(Vt_e)의 차에 동일하다.
도 11b에는 디플리션 모드 MOSFET(Q21) 및 인핸스먼트 모드 MOSFET(Q22)의 Vgs와 (Ids)1/2 간의 관계를 나타내는 그래프가 도시되어 있다(Vgs는 게이트와 소스 사이의 전압을 나타내며, Ids는 드레인 전류를 나타낸다). 도 11b에서, 드레인 전압은 포화 영역에 있고, 디플리션 모드 MOSFET(Q21) 및 인핸스먼트 모드 MOSFET(Q22)의 컨덕턴스 팩터(K)는 동일하다고 가정한다.
디플리션 모드 MOSFET(Q21)의 Vgs가 0V에 고정되어 있기 때문에, 디플리션 모드 MOSFET(Q21)은 정전류(Iconst)를 도전시킨다. 따라서, Vref는, Ids가 Iconst와 동일한 때(Ids = Iconst)의 인핸스먼트 모드 MOSFET(Q22)의 Vgs이며, 수학식 Vref = Vt_e - Vt_d에 의해 얻어질 수 있다.
따라서, Vref는 인핸스먼트 모드 MOSFET(Q22)의 임계 전압(Vt_e)과 디플리션 모드 MOSFET(Q21)의 임계 전압(Vt_d) 간의 차로서 얻어진다. 디플리션 모드 MOSFET(Q21)의 임계 전압(Vt_d)이 음의 값이기 때문에, 상기한 수학식은 또한 Vref = |Vt_l| + |Vt_d|로서 나타낼 수 있다.
도 12a에는 다른 예시적인 기준 전압 발생 회로가 도시되어 있다. 이 예시적인 기준 전압 발생 회로는, 디플리션 모드 MOSFET(Q23) 및 상이한 임계 전압을 갖는 2개의 인핸스먼트 모드 MOSFET(Q24, Q25)를 포함하고 있는 3-트랜지스터 기준 전압 발생 회로이다. 디플리션 모드 MOSFET(Q23)은 도 11a에 도시한 디플리션 모드 MOSFET(Q21)의 경우와 같이 게이트와 소스가 연결되어 있는 정전류원이다. 인 핸스먼트 모드 MOSFET(Q24)의 임계 전압(Vt_el)은 인핸스먼트 모드 MOSFET(Q25)의 임계 전압(Vt_eh)보다 낮다. 임계 전압(Vt_el)과 임계 전압(Vt_eh)의 차가 기준 전압(Vref)으로서 출력된다.
도 12b에는 디플리션 모드 MOSFET(Q23) 및 인핸스먼트 모드 MOSFET(Q24, Q25)의 Vgs와 (Ids)1/2 간의 관계를 나타내는 그래프가 도시되어 있다. 도 12b에서, 드레인 전류는 포화 영역에 있고, 디플리션 모드 MOSFET(Q23) 및 인핸스먼트 모드 MOSFET(Q24, Q25)의 컨덕턴스 팩터(K)는 동일하다고 가정한다. 디플리션 모드 MOSFET(Q23)의 Vgs가 0V에 고정되어 있기 때문에, 디플리션 모드 MOSFET(Q23)는 도 12b에 도시한 바와 같이 정전류(Iconst)를 도전시킨다. Vo24는 Ids = Iconst일 때에 인핸스먼트 모드 MOSFET(Q24)의 Vgs이며, Vo25는 Ids = Iconst일 때에 인핸스먼트 모드 MOSFET(Q25)의 Vgs이다. Vref는 Vo25와 Vo24 간의 차, 즉 Vref = Vo25 - Vo24이다. 다시 말해, Vref는 수학식 Vref = Vt_eh - Vt_el로 나타낼 수 있다.
또 다른 예로서, 플로팅 게이트 및 컨트롤 게이트를 각각이 구비하는 MOSFET들을 포함하고 있는 기준 전압 발생 회로가 있다(예를 들면, 특허 문헌 2 참조). 이 특허 문헌 2에 개시된 기준 전압 발생 회로에서, 2개의 N-채널 MOSFET들이 직렬로 연결된다. 이들 2개의 N-채널 MOSFET들 중 하나는 홀들을 플로팅 게이트에 주입함으로써 디플리션 모드 MOSFET로서 구성된다. 2개의 N-채널 MOSFET들 중 다른 하나는 플로팅 게이트에 전자를 주입함으로써 인핸스먼트 모드 MOSFET로서 구성된다. 따라서, 이들 2개의 N-채널 MOSFET들은 상이한 임계 전압을 갖도록 구성된다.
또한, MOSFET들을 포함하며, 그 중 하나는 플로팅 게이트 및 컨트롤 게이트를 갖고 있는 연산 증폭기형 기준 전압 발생 회로가 있다(예를 들면, 특허 문헌 3 참조). 이 특허 문헌 3에 개시된 기준 전압 발생 회로는, 한쌍의 MOSFET로 이루어진 차동 입력단을 포함하고, 출력 단자가 네거티브 입력 단자에 연결되어 있는 연산 증폭기로서 실시되어 되어 있다. 한쌍의 MOSFET 중 하나는 플로팅 게이트와 컨트롤 게이트를 포함한다. 이들 한쌍의 MOSFET의 임계 전압은 한쌍의 MOSFET 중 하나의 플로팅 게이트에 전하를 주입함으로써 상이하게 된다. 따라서, 개시된 기준 전압 발생 회로는 한쌍의 MOSFET의 임계 전압들 간의 차를 오프셋 전압으로서 출력하도록 구성된다.
[특허 문헌 1] 일본 특허 공고 제4-65546호
[특허 문헌 2] 일본 특허 출원 공개 공보 제2002-368107호
[특허 문헌 3] 일본 특허 출원 공개 공보 제5-119859호
각각이 또는 그 중 하나가 플로팅 게이트 및 컨트롤 게이트를 갖고 있는 MOSFET들을 포함하는 종래의 기준 전압 발생 회로의 단점으로는, 플로팅 게이트에서 전하의 감소(방전) 또는 증가에 따라 MOSFET들의 임계 전압이 시간 경과에 따라 변화한다는 점이다. 이는 따라서, 종래의 기준 전압 발생 회로로부터의 출력 전압의 변화를 야기하게 된다.
또한, MOSFET의 임계 전압이 채널 도핑 레벨에 의해 결정되는 종래 방법에 있어서, MOSFET의 채널의 불순물 프로파일(이하에서 "채널 프로파일"로 칭함)이 다르게 된다. 그 결과, MOSFET들의 임계 전압 및 이동성의 온도 특성 또한 약간 상 이하게 된다. 따라서, 그러한 종래의 방법은 출력될 기준 전압의 온도 특성의 개선의 측면에서 한계를 갖고 있다.
본 발명은 종래의 기술의 한계 및 단점에 의해 초래된 하나 이상의 문제점들을 실질적으로 제거하는 기준 전압 발생 회로 및 이 기준 전압 발생 회로를 포함하는 전원 장치를 제공한다.
본 발명의 실시예는 기준 전압 발생 회로를 제공하며, 이 기준 전압 발생 회로의 MOSFET들의 임계 전압에서의 시간에 따른 변화를 감소시키고, 이에 의해 기준 전압 발생 회로로부터 출력될 기준 전압에서의 시간에 따른 변화를 감소시킬 수 있게 한다.
본 발명의 실시예에 따르면, 기준 전압을 발생시키기 위한 기준 전압 발생 회로는 직렬 또는 병렬로 연결된 MOSFET들을 포함하며, 이들 MOSFET 중 적어도 하나는 컨트롤 게이트와, 홀 리치(hole-rich)로 되거나 또는 자외선 조사(照射)에 의해 방전된 플로팅 게이트를 포함하며, 기준 전압 발생 회로는 한쌍의 MOSFET의 임계 전압들 간의 차를 기준 전압으로서 출력하도록 구성된다.
도 1은 플로팅 게이트를 각각이 포함하는 MOSFET들의 예시적인 유지 특성을 나타내는 그래프이며,
도 2a는 본 발명의 실시예에 따른 예시적인 제1 기준 전압 발생 회로를 나타내는 회로도이고,
도 2b는 예시적인 제1 기준 전압 발생 회로에서 MOSFET들의 Vgs와 (Ids)1/2 간의 관계를 나타내는 그래프이며,
도 3a 내지 도 3e는 본 발명의 실시예에 따른 예시적인 기준 전압 발생 회로 및 종래의 기준 전압 발생 회로로부터의 기준 전압(Vref) 출력의 온도 의존성을 나타내는 그래프이고,
도 4a는 본 발명의 다른 실시예에 따른 예시적인 제2 기준 전압 발생 회로를 나타내는 회로도이며,
도 4b는 예시적인 제2 기준 전압 발생 회로에서 MOSFET들의 Vgs와 (Ids)1/2 간의 관계를 나타내는 그래프이고,
도 5a는 본 발명의 또 다른 실시예에 따른 예시적인 제3 기준 전압 발생 회로를 나타내는 회로도이며,
도 5b는 예시적인 제3 기준 전압 발생 회로에서 MOSFET들의 Vgs와 (Ids)1/2 간의 관계를 나타내는 그래프이고,
도 6a는 본 발명의 또 다른 실시예에 따른 예시적인 제4 기준 전압 발생 회로를 나타내는 회로도이며,
도 6b는 예시적인 제4 기준 전압 발생 회로에서 MOSFET들의 Vgs와 (Ids)1/2 간의 관계를 나타내는 그래프이고,
도 7은 본 발명의 또 다른 실시예에 따른 예시적인 제5 기준 전압 발생 회로 를 나타내는 회로도이며,
도 8은 예시적인 제5 기준 전압 발생 회로를 나타내는 개략적인 회로도이고,
도 9는 본 발명의 실시예에 따른 예시적인 전원 장치를 나타내는 회로도이며,
도 10은 본 발명의 실시예에 따른 예시적인 전원 장치를 나타내는 회로도이고,
도 11a는 종래의 기준 전압 발생 회로를 나타내는 회로도이며,
도 11b는 종래의 예시적인 기준 전압 발생 회로에서 MOSFET들의 Vgs와 (Ids)1/2 간의 관계를 나타내는 그래프이고,
도 12a는 종래의 다른 기준 전압 발생 회로를 나타내는 회로도이며,
도 12b는 종래의 다른 기준 전압 발생 회로에서 MOSFET들의 Vgs와 (Ids)1/2 간의 관계를 나타내는 그래프이다.
본 발명의 바람직한 실시예를 첨부 도면을 참조하여 아래에서 설명한다.
본 출원의 상세한 설명 및 청구 범위에서, "홀 리치(hole-rich)" 또는 "홀 리치 상태"라는 용어는, 홀들이 플로팅 게이트에 주입된 상태를 나타내는 것으로서, 플로팅 게이트에 어떠한 전하도 존재하지 않은 경우(플로팅 게이트가 자외선 조사에 의해 방전된 경우)와 대조하여 사용된다. 또, "전자 리치(electron-rich)" 또는 "전자 리치 상태"라는 용어는 전자가 플로팅 게이트에 주입된 상태를 나타내 는 것으로서, 플로팅 게이트에 어떠한 전하도 존재하지 않은 경우(플로팅 게이트가 자외선 조사에 의해 방전된 경우)와 대조하여 사용된다.
본 발명자들은 플로팅 게이트가 전자 리치 상태인 경우보다 플로팅 게이트가 홀 리치 상태인 경우에 MOSFET의 유지 특성(전하 유지 특성)이 보다 양호하다는 것을 발견하였다.
도 1에서는 플로팅 게이트를 각각이 포함하고 있는 MOSFET들의 유지 특성을 측정한 예시적인 결과를 나타내는 그래프를 도시하고 있다. 수직 축은 임계 전압(단위는 V)을 나타내고, 수평 축은 경과 시간(단위는 시간)을 나타낸다. 이 측정에서, N-채널 MOSFET들을 사용하였다. 플로팅 게이트에 어떠한 전하도 존재하지 않는 경우(플로팅 게이트가 자외선 조사에 의해 방전된 후)의 임계 전압인 N-채널 MOSFET들의 초기 임계 전압은 0V이었다. ◇로 나타낸 2개의 MOSFET들은 15KeV에서 인(P) 이온 주입에 의해 플로팅 게이트를 도핑함으로써 마련하였다. 이들 MOSFET들(◇) 중 하나는 홀 주입(전자 제거)에 의해 홀 리치로 만들었으며(임계 전압은 약 -1.0V), 다른 하나는 전자 주입에 의해 전자 리치로 만들었다(임계 전압은 약 7.0V). □로 나타낸 2개의 MOSFET들은 20KeV에서 인(P) 이온 주입에 의해 플로팅 게이트를 도핑함으로써 마련하였다. 이들 MOSFET들(□) 중 하나는 홀 리치로 만들었으며(임계 전압은 약 -1.0V), 다른 하나는 전자 리치로 만들었다(임계 전압은 약 7.0V). 전하 주입 후에, 4개의 MOSFET들은 250℃로 가열하였다. 또한, 비교예로서 사용되는 Ref로 나타낸 2개의 MOSFET들은, 이들이 가열되지 않았다는 점을 제외하면 MOSFET(◇)와 유사한 방식[15KeV에서 인(P) 이온 주입에 의해 플로팅 게이트 를 도핑]으로 준비되었다.
도 1에 도시한 바와 같이, MOSFET들(Ref)은 열처리되지 않았기 때문에, 이들의 임계 전압은 크게 변동하지 않는다. 홀 리치 플로팅 게이트를 갖는 MOSFET(◇,□)의 유지 특성은 MOSFET들(Ref)의 유지 특성과는 실질적으로 동일하며, 전자 리치 플로팅 게이트를 갖는 MOSFET들(◇,□)의 유지 특성보다는 더 양호하였다.
다른 실험에서, 실질적으로 동일한 구조를 갖는 512개의 MOSFET들을 32행 및16열의 어레이로 배열하였다. 512개의 MOSFET들 전부의 플로팅 게이트는 홀 리치로 만들었다. 이 단계에서, MOSFET의 임계 전압은 미리 정해진 값으로 설정되었다. MOSFET의 가열 후에(250℃에서 24시간), MOSFET들의 임계 전압을 측정하여 인접한 쌍의 MOSFET의 측정된 임계 전압들 간의 차이의 표준 편차(σ)를 구하였다. MOSFET들의 평균 초기 임계 전압은 -0.3V였으며, 홀 주입 후의 MOSFET의 임계 전압은 -2.0V였다. 이 실험은 3회 수행하였으며, 구해진 표준 편차(σ)는 각각 1.0㎷, 1.6㎷ 및 2.2㎷이었다.
도 2a에서는 본 발명의 실시예에 따른 예시적인 제1 기준 전압 발생 회로를 나타내는 회로도를 도시하고 있다. 도 2b에서는 예시적인 제1 기준 전압 발생 회로에서 MOSFET들의 Vgs와 (Ids)1/2 간의 관계를 나타내는 그래프를 도시하고 있다(드레인 전압은 포화 영역에 있는 것으로 가정).
도 2a 및 도 2b에서, 도면 부호 Q1 및 Q2는 플로팅 게이트 및 컨트롤 게이트를 각각이 구비하고 있는 N-채널 MOSFET들을 나타낸다. 이들 MOSFET(Q1, Q2)는 실 질적으로 동일한 구조 및 실질적으로 동일한 채널 프로파일을 갖는다. 이는 MOSFET들(Q1, Q2)에서 채널 도핑을 수행하지 않거나(채널 도핑 레벨이 0), MOSFET들(Q1, Q2)의 채널 도핑 레벨이 실질적으로 동일함을 의미한다. MOSFET들(Q1, Q2)는 초기 임계 전압(플로팅 게이트가 자외선 조사에 의해 방전된 후의 임계 전압)으로서, 예를 들면 1.0V의 인핸스먼트 모드 임계 전압을 갖는다.
MOSFET(Q1)은 플로팅 게이트에 홀을 주입함으로써 -0.3V의 임계 전압을 갖는 디플리션 모드 MOSFET로서 구성된다. MOSFET(Q1)의 게이트와 소스는 연결되어 있다.
MOSFET(Q2)는 플로팅 게이트에 홀들을 주입함으로써, 0.8V의 임계 전압을 갖는 인핸스먼트 모드 MOSFET로서 구성된다. MOSFET(Q2)의 플로팅 게이트에 주입된 홀들의 개수는 MOSFET(Q1)의 플로팅 게이트에 주입된 홀들의 개수보다 적다. MOSFET(Q2)의 게이트와 드레인은 연결되어 있다.
MOSFET(Q1)의 드레인은 전원(Vcc)에 연결되며, MOSFET(Q2)의 소스는 접지되고, MOSFET(Q2)의 드레인은 MOSFET(Q1)의 소스에 연결된다. 다시 말해, MOSFET(Q1, Q2)은 전원 전위와 접지 전위 사이에 직렬로 연결된다. 이러한 구성에 있어서, MOSFET(Q2)은 MOSFET(Q1)으로부터의 정전류에 의해 작동하며, MOSFET(Q2)에서 나타내는 전압이 기준 전압으로서 출력된다.
도 2b에서는 MOSFET(Q1, Q2)의 Vgs와 (Ids)1/2의 관계를 나타내고 있다. MOSFET(Q1)의 Vgs는 0V에 고정되어 있기 때문에, MOSFET(Q1)은 정전류(Iconst)를 도전시킨다. 따라서, 기준 전압(Vref)은 Ids가 Iconst와 동일한 때(Ids = Iconst)의 MOSFET(Q2)의 Vgs이다.
전술한 바와 같이, 이 실시예에 따르면, MOSFET들(Q1, Q2)의 플로팅 게이트들은 홀 리치로 되어 있다. 이러한 구성은 MOSFET들(Q1, Q2)의 유지 특성(전하 유지 특성)을 향상시키고, 이에 의해 MOSFET들(Q1, Q2)의 임계 전압에서의 시간에 따른 변화를 감소시킬 수 있게 한다. 이는 따라서, 출력될 기준 전압(Vref)에서의 시간에 따른 변화를 감소시킬 수 있게 한다.
또한, 이 실시예에 따르면, MOSFET(Q1, Q2) 각각은 플로팅 게이트 및 컨트롤 게이트를 포함하고 있다. 이러한 구성은 플로팅 게이트에 홀들을 주입함으로써 MOSFET(Q1, Q2)의 임계 전압을 결정할 수 있게 하고, 이에 의해 원하는 기준 전압(Vref)을 얻을 수 있다. 다시 말해, 이 실시예는 종래의 기법의 경우와 같이 웨이퍼 처리 중에 이온 주입에 의해 MOSFET의 임계 전압을 결정할 필요성을 제거한다.
또한, 이 실시예는 채널 프로파일을 포함하는, MOSFET(Q1, Q2)의 구성을 실질적으로 동일하게 할 수 있다. 이는 따라서, 웨이퍼 처리 변동 및 MOSFET들의 온도 특성에서의 변동을 감소시켜, 이에 의해 안정된 기준 전압을 출력할 수 있는 기준 전압 발생 회로를 제공할 수 있게 한다.
전술한 실시예에서, 두 MOSFET(Q1, Q2) 모두의 플로팅 게이트가 홀 리치로 되어 있지만, 인핸스먼트 모드 MOSFET(Q2)의 플로팅 게이트는 자외선 조사에 의해 방전될 수도 있다.
도 3a 내지 도 3e에서는 본 발명의 실시예에 따른 예시적인 기준 전압 발생 회로 및 종래의 기준 전압 발생 회로로부터 출력된 기준 전압(Vref)의 온도 의존성을 나타내는 그래프를 도시하고 있다. 도 3a 내지 도 3e에서, 수직 축은 출력 기준 전압(V)을 나타내고, 수평 축은 온도(℃)를 나타내고, Typical은 통상의 변동을 나타내고, Fast는 상부 최대 변동을 나타내고, Slow는 하부 최대 변동을 나타낸다. 도 3a는 예시적인 기준 전압 발생 회로의 출력 기준 전압(Vref)의 온도 의존성을 도시하며, 도 3b는 종래의 기준 전압 발생 회로의 출력 기준 전압(Vref)의 온도 의존성을 도시하고, 도 3c는 도 3b에서 Typical의 경우를 보다 상세히 도시하며, 도 3d는 도 3b에서 Slow의 경우를 보다 상세히 도시하고, 도 3e는 도 3b에서 Fast의 경우를 보다 상세히 도시하고 있다.
도 3a에 도시한 측정에 사용된 예시적인 기준 전압 발생 회로의 구성은 도 2에 도시한 것과 실질적으로 동일하였다. 예시적인 기준 전압 발생 회로에 사용된 2개의 N-채널 MOSFET의 채널 길이는 300㎛이었고, 채널 폭은 20㎛이었으며, 초기 임계 전압은 0.8V이었다. 플로팅 채널에 홀들을 주입함으로써, N-채널 MOSFET들 중 하나는 -0.88V의 임계 전압을 갖는 디플리션 모드 MOSFET로서 구성되었으며, 다른 하나는 0.8V의 임계 전압을 갖는 인핸스먼트 모드 MOSFET로서 구성하였다. 따라서, 예시적인 기준 전압 발생 회로는 25℃에서 1.68V의 기준 전압(Vref)을 출력하도록 구성되었다.
도 3b에 도시한 측정에 사용된 종래의 기준 전압 발생 회로의 구성은 도 11a에 도시한 것과 실질적으로 동일하였다. 2개의 N-채널 MOSFET들, 즉 디플리션 모 드 MOSFET와 인핸스먼트 모드 MOSFET가 종래의 기준 전압 발생 회로에 사용되었다. 디플리션 모드 MOSFET의 채널 길이는 200㎛이었으며, 채널 폭은 20㎛이었고, 임계 전압은 -0.5V이었다. 인핸스먼트 모드 MOSFET의 채널 길이는 65.4㎛이었으며, 채널 폭은 20㎛이었고, 임계 전압은 0.8V이었다. 따라서, 종래의 기준 전압 발생 회로는 25℃에서 1.3V의 기준 전압(Vref)을 출력하도록 구성되었다.
도 3a에 도시한 바와 같이 예시적인 기준 전압 발생 회로에 있어서, Typical의 온도 의존성은 0.28ppm(parts per million)/℃이었으며, Fast의 경우는 0.35ppm/℃이었고, Slow의 경우는 0.22ppm/℃이었다.
도 3b 내지 도 3d에 도시한 바와 같이 종래의 기준 전압 발생 회로에 있어서, Typical의 온도 의존성은 10ppm/℃이었으며, Fast의 경우는 35ppm/℃이었고, Slow의 경우는 45ppm/℃이었다.
그 결과로부터 알 수 있는 바와 같이, 홀 리치 플로팅 게이트를 갖는 MOSFET들을 포함하고 있는 기준 전압 발생 회로는 온도 변화에 많은 영향을 받지 않으면서 안정된 기준 전압을 출력할 수 있다.
전술한 실시예에서, MOSFET(Q1, Q2) 각각은 플로팅 게이트를 포함하고 있다. 그러나, 이들 두 MOSFET 중 하나만이 플로팅 게이트를 포함하고 있는 구성 또한 가능하다. 이 경우, 두 MOSFET 중 하나에서의 플로팅 게이트가 홀 리치로 된다. 예를 들면, 두 MOSFET 중 하나는 홀들 주입에 의해 디플리션 모드 초기 임계 전압을 저하시킴으로써 얻어지는 임계 전압을 갖는 디플리션 모드 N-채널 MOSFET일 수도 있다.
도 4a에서는 본 발명의 다른 실시예에 따른 예시적인 제2 기준 전압 발생 회로를 나타내는 회로도를 도시한다. 도 4b에서는 예시적인 제2 기준 전압 발생 회로에서 MOSFET들의 Vgs와 (Ids)1/2 간의 관계를 나타내는 그래프를 도시하고 있다(드레인 전압은 포화 영역에 있는 것으로 가정).
MOSFET(Q3, Q4, Q5)는 플로팅 게이트 및 컨트롤 게이트를 각각이 갖고 있는 N-채널 MOSFET들이다. MOSFET(Q3, Q4, Q5)는 실질적으로 동일한 채널 프로파일을 갖는다. 이는 MOSFET(Q3, Q4, Q5)에서 채널 도핑을 수행하지 않았거나, MOSFET(Q3, Q4, Q5)의 채널 도핑 레벨이 실질적으로 동일함을 의미한다. 또한, MOSFET(Q3, Q4, Q5)의 게이트 절연막 두께, 채널 길이 및 채널 폭은 실질적으로 동일하다. 다시 말해, MOSFET(Q3, Q4, Q5)는 실질적으로 동일한 구조를 갖는다.
MOSFET(Q3)의 게이트와 소스가 연결되고, 그 드레인은 전원(Vcc)에 연결된다. MOSFET(Q4, Q5)은 직렬로 연결되며, MOSFET(Q4, Q5)의 게이트는 MOSFET(Q4)의 드레인에 연결된다. MOSFET(Q4)의 드레인은 MOSFET(Q3)의 소스에 연결된다. MOSFET(Q5)의 소스는 접지된다.
MOSFET(Q3, Q4, Q5)은 초기 임계 전압으로서 인핸스먼트 모드 임계 전압을 갖고 있다. MOSFET(Q3)은 홀 주입에 의해 디플리션 모드 MOSFET로서 구성된다. MOSFET(Q4)은 홀들 주입에 의해 초기 임계 전압보다 낮은 임계 전압을 갖는 인핸스먼트 모드 MOSFET로서 구성된다. MOSFET(Q5)는 홀들 주입에 의해 MOSFET(Q4)보다 높은 임계 전압을 갖는 인핸스먼트 모드 MOSFET로서 구성된다. MOSFET(Q5)에 주입 되는 홀들의 개수는 MOSFET(Q4)에 주입되는 홀들의 개수보다 적다.
도 4b에서는 MOSFET(Q3, Q4, Q5)의 Vgs와 (Ids)1/2 간의 관계를 나타내고 있다(드레인 전압은 포화 영역에 있는 것으로 가정). MOSFET(Q3)의 Vgs가 0V에 고정되어 있기 때문에, MOSFET(Q3)은 정전류(Iconst)를 도전시킨다. Vo4는 Ids = Iconst일 때에 MOSFET(Q4)의 Vgs이며, Vo5는 Ids = Iconst일 때에 MOSFET(Q5)의 Vgs이다. 기준 전압(Vref)은 Vo5와 Vo4의 차(Vo5 - Vo4)로 얻어질 수 있다.
따라서, 도 2에 도시한 바와 같은 2개의 MOSFET를 포함하는 예시적인 제1 기준 전압 발생 회로의 경우와 같이, 전술한 실시예는 플로팅 게이트에 홀들을 주입함으로써 MOSFET(Q3, Q4, Q5)의 임계 전압을 결정할 수 있게 하고, 이에 의해 원하는 기준 전압을 얻을 수 있게 한다.
전술한 실시예에서, MOSFET(Q3, Q4, Q5) 각각은 플로팅 게이트를 갖고 있다. 그러나, 3개의 MOSFET들 중 하나만이 플로팅 게이트를 포함하고 있는 구성 또한 가능하다. 이 경우, 3개의 MOSFET 중 하나에서의 플로팅 게이트가 홀 리치로 된다. 예를 들면, 3개의 MOSFET 중 하나는 홀들 주입에 의해 디플리션 모드 초기 임계 전압을 저하시킴으로써 얻어지는 임계 전압을 갖는 디플리션 모드 N-채널 MOSFET일 수도 있다.
도 5a에서는 본 발명의 또 다른 실시예에 따른 예시적인 제3 기준 전압 발생 회로를 나타내는 회로도를 도시한다. 도 5b는 예시적인 제3 기준 전압 발생 회로에서 MOSFET들의 Vgs와 (Ids)1/2 간의 관계를 나타내는 그래프이다. MOSFET(Q6, Q7)는 플로팅 게이트 및 컨트롤 게이트를 각각이 갖고 있는 P-채널 MOSFET들로서, 실질적으로 동일한 구조를 갖고 있다. 또한, MOSFET(Q6, Q7)는 실질적으로 동일한 채널 프로파일을 갖고 있다. 이는 MOSFET(Q6, Q7)에서 채널 도핑을 수행하지 않았거나, MOSFET(Q6, Q7)의 채널 도핑 레벨이 실질적으로 동일함을 의미한다. MOSFET(Q6, Q7)는 초기 임계 전압으로서 예를 들면 0.8V의 디플리션 모드 임계 전압을 갖는다.
MOSFET(Q6)는 플로팅 게이트에 홀들을 주입함으로써 0.3V의 임계 전압을 갖는 디플리션 모드 MOSFET로서 구성된다. 이 MOSFET(Q6)의 게이트와 소스는 연결되어 있다.
MOSFET(Q7)은 플로팅 게이트에 홀들을 주입함으로써 -0.8V의 임계 전압을 갖는 인핸스먼트 모드 MOSFET로서 구성된다. MOSFET(Q7)의 플로팅 게이트에 주입되는 홀들의 개수는 MOSFET(Q6)의 플로팅 게이트에 주입되는 홀들의 개수보다 많다. MOSFET(Q7)의 게이트와 드레인은 연결되어 있다.
MOSFET(Q6)의 드레인은 전원(-Vcc)에 연결되며, MOSFET(Q7)의 소스는 접지되고, MOSFET(Q7)의 드레인은 MOSFET(Q6)의 소스에 연결된다. 다시 말해, MOSFET(Q6, Q7)는 전원 전위와 접지 전위 사이에서 직렬로 연결된다. 이러한 구성에 있어서, MOSFET(Q7)은 MOSFET(Q6)로부터의 정전류에 의해 작동하며, MOSFET(Q7)에서 나타나는 전압이 기준 전압으로서 출력된다.
도 5b에서는 MOSFET(Q6, Q7)의 Vgs와 (Ids)1/2의 관계를 나타내고 있다(드레 인 전압은 포화 영역에 있는 것으로 가정). MOSFET(Q6)의 Vgs는 0V에 고정되어 있기 때문에, MOSFET(Q6)은 정전류(Iconst)를 도전시킨다. 따라서, Vref는 Ids가 Iconst와 동일한 때(Ids = Iconst)의 MOSFET(Q7)의 Vgs이다.
전술한 실시예에서, MOSFET(Q6, Q7) 각각은 플로팅 게이트를 갖고 있다. 그러나, 두 MOSFET 중 하나만이 플로팅 게이트를 포함하고 있는 구성 또한 가능하다. 이 경우, 두 MOSFET 중 하나에서의 플로팅 게이트가 홀 리치로 된다. 예를 들면, 두 MOSFET 중 하나는 홀들 주입에 의해 인핸스먼트 모드 초기 임계 전압을 증가시킴으로써 얻어지는 임계 전압을 갖는 인핸스먼트 모드 P-채널 MOSFET일 수도 있다.
도 6a에서는 본 발명의 또 다른 실시예에 따른 예시적인 제4 기준 전압 발생 회로를 나타내는 회로도를 도시한다. 도 6b에서는 예시적인 제4 기준 전압 발생 회로에서 MOSFET의 Vgs와 (Ids)1/2 간의 관계를 나타내는 그래프를 도시하고 있다(드레인 전압은 포화 영역에 있는 것으로 가정). MOSFET(Q8, Q9, Q10)는 플로팅 게이트 및 컨트롤 게이트를 각각이 갖고 있는 P-채널 MOSFET들이다. 이들 MOSFET(Q8, Q9, Q10)는 실질적으로 동일한 채널 프로파일을 갖는다. 이는 MOSFET(Q8, Q9, Q10)에서 채널 도핑을 수행하지 않았거나, MOSFET(Q8, Q9, Q10)의 채널 도핑 레벨이 실질적으로 동일함을 의미한다. 또한, MOSFET(Q8, Q9, Q10)의 게이트 절연막 두께, 채널 길이 및 채널 폭은 실질적으로 동일하다. 다시 말해, MOSFET(Q8, Q9, Q10)는 실질적으로 동일한 구조를 갖는다.
MOSFET(Q8)는 게이트와 소스가 연결되고, 그 드레인은 전원(-Vcc)에 연결된 다. MOSFET(Q9, Q10)는 직렬로 연결되며, MOSFET(Q9, Q10)의 게이트는 MOSFET(Q9)의 드레인에 연결된다. MOSFET(Q9)의 드레인은 MOSFET(Q8)의 소스에 연결된다. MOSFET(Q10)의 소스는 접지된다.
MOSFET(Q8, Q9, Q10)는 초기 임계 전압으로서 디플리션 모드 임계 전압을 갖고 있다. MOSFET(Q8)는 홀들 주입에 의해 초기 임계 전압보다 높은 임계 전압을 갖는 디플리션 모드 MOSFET로서 구성된다. MOSFET(Q9)는 홀들 주입에 의해 인핸스먼트 모드 MOSFET로 구성된다. MOSFET(Q10)는 홀들 주입에 의해 MOSFET(Q9)보다 높은 임계 전압을 갖는 인핸스먼트 모드 MOSFET로서 구성된다. MOSFET(Q10)에 주입되는 홀들의 개수는 MOSFET(Q9)에 주입되는 홀들의 개수보다 많다.
도 6b에서는 MOSFET(Q8, Q9, Q10)의 Vgs와 (Ids)1/2 간의 관계를 나타내고 있다(드레인 전압은 포화 영역에 있는 것으로 가정). MOSFET(Q8)의 Vgs가 0V에 고정되어 있기 때문에, MOSFET(Q8)은 정전류(Iconst)를 도전시킨다. Vo9는 Ids = Iconst일 때에 MOSFET(Q9)의 Vgs이며, Vo10은 Ids = Iconst일 때에 MOSFET(Q10)의 Vgs이다. 기준 전압(Vref)은 Vo10과 Vo9의 차(Vo10 - Vo9)로서 얻어질 수 있다.
전술한 실시예는 플로팅 게이트에 홀들을 주입함으로써 MOSFET(Q8, Q9, Q10)의 임계 전압을 결정할 수 있게 하고, 이에 의해 원하는 기준 전압(Vref)을 얻을 수 있게 한다.
전술한 실시예에서, MOSFET(Q8, Q9, Q10) 각각은 플로팅 게이트를 갖고 있다. 그러나, 3개의 MOSFET 중 하나만이 플로팅 게이트를 포함하고 있는 구성 또한 가능하다. 이 경우, 3개의 MOSFET 중 하나에서의 플로팅 게이트가 홀 리치로 된다. 예를 들면, 3개의 MOSFET 중 하나는 홀들 주입에 의해 인핸스먼트 모드 초기 임계 전압을 증가시킴으로써 얻어지는 임계 전압을 갖는 인핸스먼트 모드 P-채널 MOSFET일 수도 있다(현재의 임계 전압의 절대값은 초기 임계 전압보다 크다).
전술한 실시예들에서, 각각의 MOSFET의 소스와 기판은 연결되는 것으로 가정한다. 그러나, 기판은 공통의 접지에 연결될 수도 있다.
도 7에서는 본 발명의 또 다른 실시예에 따른 예시적인 제5 기준 전압 발생 회로를 나타내는 회로도를 도시하며, 도 8에서는 도 7에 도시한 예시적인 제5 기준 전압 발생 회로를 나타내는 개략적인 회로도를 도시하고 있다.
예시적인 제5 기준 전압 발생 회로는 한쌍의 N-채널 MOSFET(Q11, Q12)로 이루어진 차동 입력단을 갖는 연산 증폭기(2)로서 실시되어 있다. MOSFET(Q11, Q12)는 각각을 위한 플로팅 게이트를 포함하고 있으며, 실질적으로 동일한 구조를 갖는다. 또한 MOSFET(Q11, Q12)은 실질적으로 동일한 채널 프로파일을 갖는다. 이는 MOSFET(Q11, Q12)에서 채널 도핑을 수행하지 않았거나, MOSFET(Q11, Q12)의 채널 도핑 레벨이 실질적으로 동일함을 의미한다.
MOSFET(Q11, Q12)은 초기 임계 전압으로서 예를 들면 0.8V의 인핸스먼트 모드 임계 전압을 갖는다. MOSFET(Q11)의 임계 전압은 예를 들면 플로팅 게이트에 홀들을 주입함으로써 -0.3V로 설정된다. MOSFET(Q12)의 임계 전압은 예를 들면 플로팅 게이트에 홀들을 주입함으로써 0.3V로 설정된다. MOSFET(Q12)의 플로팅 게이트에 주입되는 홀들의 개수는 MOSFET(Q11)의 플로팅 게이트에 주입되는 홀들의 개 수보다 적다.
도면 부호 Q13 및 Q14는 P-채널 MOSFET로 이루어진 로드 트랜지스터(load transistor)로서, 전류 미러 회로(current mirror circuit)를 형성한다. 도면 부호 Q15는 예를 들면 N-채널 MOSFET로 이루어진 정전류원이다.
MOSFET(Q11 내지 Q15)는 차동 증폭기 회로를 형성한다. MOSFET(Q11)의 게이트 전극은 반전 입력 단자(-)로서 기능을 하며, MOSFET(Q12)의 게이트 전극은 비반전 입력 단자(+)로서 기능을 한다.
MOSFET(Q16, Q17)는 레벨 시프트단을 형성한다. 예를 들면, MOSFET(Q16)는 P-채널 MOSFET로 이루어지며, MOSFET(Q17)은 N-채널 MOSFET로 이루어진다. 차동 증폭기 회로로부터의 출력 신호는 레벨 시프트단을 통해 외부로 출력된다.
이 실시예에서, 도 8에 도시한 바와 같이, 연산 증폭기(2)의 출력 단자는 네거티브 피드백을 제공하도록 반전 입력 단자(-)에 연결되며, 비반전 입력 단자(+)는 접지된다. 다시 말해, 연산 증폭기(2)는 소스 팔로워(source follower)로서 구성된다. 비반전 입력 단자(+)는 접지 이외의 기준 전위에 연결될 수도 있다.
예시적인 제5 기준 전압 발생 회로에서, 차동 입력단을 구성하는 MOSFET(Q11, Q12) 각각은 플로팅 게이트를 포함하고 있다. 이들 MOSFET(Q11, Q12)는 홀들을 주입함으로써 상이한 임계 전압을 갖도록 구성된다. 이 상이한 임계 전압은 연산 증폭기(2)에서 오프셋 전압을 발생시킨다. MOSFET(Q11, Q12)의 임계 전압이 각각 Vth1 및 Vth2인 경우, 오프셋 전압(Vos)은 다음의 수학식으로 나타내어진다.
Vos의 절대값 = |Vthl - Vth2|
연산 증폭기(2)가 도 8에 도시한 바와 같이 소스 팔로워로서 구성되는 경우, 오프셋 전압(Vos)은 비반전 입력 단자(+)가 연결된 접지 전위에 대한 기준 전압(Vref)으로서 출력 단자에서 출력된다.
전술한 바와 같이, 이 실시예에 따르면, MOSFET(Q11, Q12)의 플로팅 게이트는 홀 리치로 되어 있다. 이러한 구성은 MOSFET(Q11, Q12)의 유지 특성을 개선시키게 하고, 이에 의해 MOSFET(Q11, Q12)의 임계 전압에서의 시간 경과에 따른 변화를 감소시킬 수 있게 한다. 이는 따라서, 출력될 기준 전압(Vref)에서의 시간에 따른 변화를 감소시킬 수 있게 한다.
또한, 이 실시예에 따르면, MOSFET(Q11, Q12) 각각은 플로팅 게이트 및 컨트롤 게이트를 포함하고 있다. 이러한 구성은 플로팅 게이트에 홀들을 주입함으로써 MOSFET(Q11, Q12)의 임계 전압을 결정할 수 있게 하고, 이에 의해 원하는 기준 전압(Vref)을 얻을 수 있게 한다. 다시 말해, 이 실시예는 종래의 기술의 경우와 같이 웨이퍼 처리 중에 이온 주입에 의해 MOSFET의 임계 전압을 결정할 필요성을 제거한다.
또, 이 실시예는 채널 프로파일을 포함하는, MOSFET(Q11, Q12)의 구성을 실질적으로 동일하게 할 수 있다. 이는 따라서, 웨이퍼 처리의 변동 및 MOSFET들의 온도 특성에서의 변동을 감소시켜, 안정된 기준 전압을 출력할 수 있는 기준 전압 발생 회로를 제공할 수 있게 한다.
도 7 및 도 8에 도시한 바와 같은 예시적인 제5 기준 전압 발생 회로에서, N-채널 MOSFET가 차동 입력단을 구성하는 MOSFET(Q11, Q12)로서 사용되고 있다. 그러나, P-채널 MOSFET들이 차동 입력단을 형성하기 위하여 N-채널 MOSFET들 대신에 사용될 수도 있다.
전술한 실시예에서, MOSFET(Q11, Q12) 각각은 플로팅 게이트를 포함하고 있다. 그러나, 이들 MOSFET(Q11, Q12) 중 하나만이 플로팅 게이트를 포함하고 있는 구성 또한 가능하다. 이 경우, MOSFET(Q11, Q12) 중 하나에서의 플로팅 게이트가 홀 리치로 된다.
전술한 실시예에서, MOSFET(Q11, Q12)의 플로팅 게이트 모두가 홀 리치로 되어 있지만, 플로팅 게이트 중 하나는 홀 리치로 되고 다른 하나는 자외선 조사에 의해 방전되는 구성 또한 가능하다.
도 9에서는 본 발명의 실시예에 따른 기준 전압 발생 회로를 포함하는 예시적인 전원 장치를 나타내는 회로도를 도시하고 있다. 이 예시적인 전원 장치는 예를 들면 휴대폰 또는 기타 휴대용 장치에 사용되는 것으로서, 전원 전압(Vcc)과 기준 전압(Vref)을 비교함으로써 전원 전압(Vcc)의 강하 및 상승을 검출하는 검출 회로를 포함한다. 도 9는 예시적인 전원 장치에서의 예시적인 검출 회로를 도시하고 있다.
도 9에서, 도면 부호 4는 연산 증폭기를 나타낸다. 이 연산 증폭기(4)의 반전 입력 단자(-)에 연결된 기준 전압 발생 회로(6)는 기준 전압(Vref)을 제공한다. 전원으로서 사용되는 배터리로부터의 전원 전압이 전원 단자(Vcc)에 인가된다. 이 전원 전압은 분압 저항기(8a, 8b)에 의해 감소되며, 이 감소 전압은 연산 증폭 기(4)의 비반전 입력 단자(+)에 공급된다.
기준 전압 발생 회로(6)는 예를 들면 전술한 실시예들 중 하나에 따라 구성되어, 배터리로부터 전원 전압(Vcc)이 공급된다.
연산 증폭기(4), 기준 전압 발생 회로(6) 및 분압 저항기(8a, 8b)는 예시적인 검출 회로를 형성한다.
이러한 예시적인 전원 장치에서, 배터리의 전원 전압이 높고, 감소 전압이 기준 전압(Vref)보다 높은 경우, 연산 증폭기(4)로부터의 출력 신호는 하이로 되는 한편, 배터리의 전원 전압이 강하하고 감소 전압이 기준 전압(Vref)과 동일하거나 보다 낮게 되는 경우, 연산 증폭기(4)로부터의 출력 신호는 로우가 된다. 연산 증폭기로부터의 출력 신호는 예를 들면 휴대폰과 같은 휴대용 장치에, 배터리의 전원 전압이 미리 정해진 레벨보다 낮다는 것을 알리기 위한 메시지를 표시하는 데에 사용될 수 있다. 이 경우, 기준 전압 발생 회로(6)는 예를 들면 온도 변화에 영향을 받는 일 없이 안정된 기준 전압(Vref)을 발생시킬 필요가 있다. 본 발명의 실시예에 따른 기준 전압 발생 회로는 온도 변화에 영향을 받는 일 없이 안정된 기준 전압을 발생시킬 수 있다.
또한, 전원 장치는 상이한 기준 전압(Vref)을 사용하거나, 분압비가 상이한 분압 저항기들(8a, 8b)을 구비하는 다중 검출 회로를 포함할 수도 있다. 이 경우, 다중 검출 회로는 상이한 전압 레벨을 검출하고, 이에 의해 배터리의 전압 레벨에서의 변화를 매우 정밀하게 검출할 수 있게 한다.
도 10에서는 본 발명의 실시예에 따른 기준 전압 발생 회로를 포함하는 예시 적인 정전압 전원 장치를 나타내는 회로도를 도시하고 있다. 정전압 회로(14)는 전원(10)으로부터의 전원 전압을 조정하고, 부하(12)에 정전압을 공급한다. 정전압 회로(14)는 전원(10)에 연결된 입력 단자(Vbat)(16)와, 기준 전압 발생 회로(Vref)(18)와, 연산 증폭기(OPAMP)(20)와, P-채널 MOSFET들을 갖는 출력 트랜지스터(DRV)(22)와, 분압 저항기(24a, 24b)와, 출력 단자(Vout)(26)를 포함하고 있다.
정전압 회로(14)에서, 연산 증폭기(20)의 출력 단자는 출력 트랜지스터(22)의 게이트 단자에 연결되며, 기준 전압 발생 회로(18)로부터의 기준 전압(Vref)은 연산 증폭기(20)의 반전 입력 단자(-)에 인가되며, 분압 저항기(24a, 24b)에 의해 출력 전압(Vout)을 감소시킴으로써 얻어진 감소 전압은 연산 증폭기(20)의 비반전 입력 단자(+)에 인가된다. 다시 말해, 정전압 회로(14)는 감소 전압이 기준 전압(Vref)에 일치되도록 출력 전압(Vout)을 제어하도록 구성된다.
따라서, 본 발명의 실시예에 따른 기준 전압 발생 회로(18)는 안정된 기준 전압(Vref)을 제공하며, 이에 의해 정전압 회로(14)가 안정된 출력 전압(Vout)을 제공할 수 있게 한다.
본 발명의 실시예에 따르면, 기준 전압 발생 회로는 직렬 또는 병렬로 연결된 2개 이상의 MOSFET를 포함하며, 기준 전압은 MOSFET의 임계 전압들 간의 차에 의해 발생된다. 2개 이상의 MOSFET 중 적어도 하나는 플로팅 게이트 및 컨트롤 게이트를 포함하고 있으며, 플로팅 게이트(들)는 홀 리치로 되거나 또는 자외선 조사에 의해 방전된다. 이러한 구성은 MOSFET의 유지 특성(전하 유지 특성)을 향상시 키게 하고, 이에 의해 MOSFET들의 임계 전압에서의 시간에 따른 변화를 감소시킬 수 있게 한다. 이는 따라서, 출력될 기준 전압(Vref)에서의 시간에 따른 변화를 감소시킬 수 있게 한다.
또한, 플로팅 게이트와 컨트롤 게이트를 갖는 MOSFET를 사용함으로써, 플로팅 게이트에 주입되는 홀들의 개수에 의해 MOSFET의 임계 전압을 결정할 수 있게 한다. 다시 말해, MOSFET의 임계 전압은 제조 후에 변경될 수 있다. 이는 기준 전압 레벨이 결정된 후에 장치를 제조하는 데에 필요한 시간을 감소시킬 수 있게 한다.
본 발명의 실시예에 따르면, 기준 전압 발생 회로는 직렬 또는 병렬로 연결된 2개 이상의 MOSFET를 포함한다. 2개 이상의 MOSFET 각각은 플로팅 게이트와 컨트롤 게이트를 포함하며, 플로팅 게이트는 홀 리치로 되거나 또는 자외선 조사에 의해 방전된다. 이러한 구성에 있어서, MOSFET들 전부가 임계 전압에서의 시간에 따른 변화에 관해 실질적으로 동일한 특성을 나타낸다. 다시 말해, MOSFET들의 임계 전압들 간의 차가 시간에 따라 실질적으로 동일하다. 이는 따라서, 기준 전압(Vref)에서의 시간에 따른 변화를 감소시킬 수 있게 한다. 또한, 이러한 구성은 플로팅 게이트에 홀들을 주입함으로써 MOSFET의 초기 임계 전압에서의 변동을 감소시키게 하고, 이에 의해 높은 정밀도의 기준 전압 발생 회로를 제공할 수 있다.
본 발명의 실시예에 따르면, 기준 전압 발생 회로는 실질적으로 동일한 구조를 갖는 2개 이상의 MOSFET를 포함한다. 2개 이상의 MOSFET 각각은 플로팅 게이트와 컨트롤 게이트를 포함하며, 2개 이상의 MOSFET 중 적어도 하나의 MOSFET의 플로 팅 게이트는 자외선 조사에 의해 방전된다.
본 발명의 실시예에 따르면, 기준 전압 발생 회로는 MOSFET를 포함한다. 이들 MOSFET 중 2개 이상이 플로팅 게이트를 포함하고 있는 경우, 이들 플로팅 게이트는, 모든 플로팅 게이트가 홀 리치로 되는 방식, 플로팅 게이트 중 하나 이상이 홀 리치로 되고 나머지 플로팅 게이트는 자외선 조사에 의해 방전되는 방식, 그리고 모든 플로팅 게이트가 자외선 조사에 의해 방전되는 방식 중 하나의 방식으로 구성될 수도 있다.
본 발명의 실시예에 따르면, 기준 전압 발생 회로는, 플로팅 게이트 및 컨트롤 게이트를 각각이 구비하고 실질적으로 동일한 채널 도핑 레벨을 갖는 2개의 이상의 MOSFET을 포함한다. 이러한 구성은 웨이퍼 처리의 변동 및 MOSFET의 온도 의존성을 감소시키게 하고, 이에 의해 정밀도가 높고 안정된 기준 전압 발생 회로를 제공할 수 있게 한다.
본 발명의 실시예에 따르면, 기준 전압 발생 회로는 인핸스먼트 모드 초기 임계 전압을 갖는 2개 이상의 N-채널 MOSFET를 포함한다. 이러한 구성에 있어서, 각각의 N-채널 MOSFET는 홀들을 주입함으로써 인핸스먼트 모드 MOSFET이나 디플리션 모드 MOSFET로서 구성될 수 있다.
본 발명의 실시예에 따르면, 기준 전압 발생 회로는 초기 임계 전압으로서 디플리션 모드 임계 전압을 갖는 2개 이상의 P-채널 MOSFET를 포함한다. 이러한 구성에 있어서, 각각의 P-채널 MOSFET는 홀들을 주입함으로써 인핸스먼트 모드 MOSFET이나 디플리션 모드 MOSFET로서 구성될 수 있다.
본 발명의 실시예에 따르면, 기준 전압 발생 회로는 직렬로 연결된 2개 이상의 MOSFET를 포함하며, 이들 MOSFET 중 적어도 하나는 디플리션 모드 MOSFET이다. 디플리션 모드 MOSFET의 게이트와 소스는 정전류를 공급하도록 연결되어 있다. 이러한 구성에 있어서, 기준 전압은 MOSFET들 간의 접속점으로부터 출력될 수 있다.
본 발명의 실시예에 따르면, 기준 전압 발생 회로는 병렬로 연결된 2개의 MOSFET로 이루어진 차동 입력단을 갖는 연산 증폭기로서 실시된다. 연산 증폭기의 출력 단자는 그것의 반전 입력 단자에 연결된다. 이러한 구성에 있어서, 오프셋 전압 또는 기준 전압이 MOSFET들의 임계 전압들 간의 차를 이용하여 출력될 수 있다.
본 발명의 또 다른 실시예는 전원 전압을 기준 전압과 비교함으로써 전원 전압의 강하 또는 상승을 검출하는 검출 회로를 포함하는 전원 장치를 제공한다. 이 검출 회로는 기준 전압을 발생시키는 본 발명의 실시예에 따른 기준 전압 발생 회로를 포함한다. 전술한 구성을 갖는 전원 장치는 전원 전압의 강하 및 상승을 정확하게 검출할 수 있다.
본 발명은 구체적으로 개시한 실시예에 한정되지 않으며, 변형예 또는 수정예가 본 발명의 범위로부터 벗어나지 않고 이루어질 수도 있다.
예를 들면, 전술한 실시예들에 따른 기준 전압 발생 회로에서, 실질적으로 동일한 구성을 갖는 2개 이상의 MOSFET가 이들 MOSFET의 임계 전압들 간의 차에 의해 기준 전압을 발생시키도록 직렬 또는 병렬로 연결된다. 그러나, MOSFET들은 채널 프로파일, 게이트 절연막 두께, 채널 길이, 채널 폭 및 재료 등에 관해 상이한 구성을 가질 수도 있다.
또한, 전술한 실시예들에 따른 기준 전압 발생 회로에서 P-채널 MOSFET과 N-채널 MOSFET 중 어느 하나가 사용되고 있다. 그러나, P-채널 MOSFET(들)와 N-채널 MOSFET(들)의 조합 또한 가능할 수 있다.
게다가, 본 발명에 따른 기준 전압 발생 회로는 또한 전원 장치 이외의 장치에 적용될 수도 있다.
본원은 그 전체 내용들이 참조로서 본 명세서에 사용된, 2006년 3월 31일자로 출원된 일본 우선권 출원 번호 제2006-096672호 및 2006년 11월 7일자로 출원된 일본 우선권 출원 번호 제2006-301070호에 기초한다.

Claims (8)

  1. 기준 전압을 발생시키는 기준 전압 발생 회로로서,
    직렬 또는 병렬로 연결된 적어도 한 쌍의 MOSFET들
    을 포함하고,
    상기 MOSFET들의 쌍의 각각이 컨트롤 게이트와 플로팅 게이트를 포함하며,
    상기 MOSFET들의 쌍의 플로팅 게이트 모두가 홀 리치(hole-rich)로 만들어지거나 또는 자외선 조사에 의해 방전되거나, 또는 하나의 플로팅 게이트는 홀 리치로 만들어지고 다른 하나의 플로팅 게이트는 자외선 조사에 의해 방전되고,
    상기 기준 전압 발생 회로는 상기 MOSFET들의 쌍의 임계 전압들 간의 차를 상기 기준 전압으로서 출력하도록 구성된 것인 기준 전압 발생 회로.
  2. 기준 전압을 발생시키는 기준 전압 발생 회로로서,
    직렬 또는 병렬로 연결된 적어도 한 쌍의 MOSFET들
    을 포함하고,
    상기 MOSFET들의 쌍 중 하나의 MOSFET만이 컨트롤 게이트와 플로팅 게이트를 포함하며,
    상기 MOSFET들의 쌍의 상기 하나의 플로팅 게이트는 홀 리치로 만들어지고,
    상기 기준 전압 발생 회로는 상기 MOSFET들의 쌍의 임계 전압들 간의 차를 상기 기준 전압으로서 출력하도록 구성된 것인 기준 전압 발생 회로.
  3. 제1항에 있어서,
    상기 MOSFET들의 쌍의 채널 도핑 레벨은 실질적으로 동일한 것인 기준 전압 발생 회로.
  4. 제1항 또는 제2항에 있어서,
    상기 MOSFET들의 쌍은, 각각이 초기 임계 전압으로서 인핸스먼트 모드(enhancement mode) 임계 전압을 갖는 N-채널 MOSFET인 것인 기준 전압 발생 회로.
  5. 제1항 또는 제2항에 있어서,
    상기 MOSFET들의 쌍은, 각각이 초기 임계 전압으로서 디플리션 모드(depletion-mode) 임계 전압을 갖는 P-채널 MOSFET인 것인 기준 전압 발생 회로.
  6. 제1항 또는 제2항에 있어서,
    상기 MOSFET들의 쌍은 직렬로 연결되고,
    상기 MOSFET들의 쌍 중 적어도 하나는 디플리션 모드 MOSFET이며,
    상기 디플리션 모드 MOSFET의 게이트와 소스는 연결되어 디플리션 모드 MOSFET이 정전류원으로서 기능하는 것인 기준 전압 발생 회로.
  7. 제1항 또는 제2항에 있어서,
    상기 기준 전압 발생 회로는 연산 증폭기로서 구성되고, 이 연산 증폭기에서 출력 단자는 반전 입력 단자에 연결되며, 상기 MOSFET들의 쌍은 차동 입력단으로서 기능하도록 병렬로 연결되는 것인 기준 전압 발생 회로.
  8. 제1항 또는 제2항에 기재된 기준 전압 발생 회로와,
    상기 기준 전압 발생 회로로부터 공급되는 기준 전압과 전원 전압을 비교함으로써 전원 전압에서의 변화를 검출하도록 구성된 검출 회로
    를 포함하는 전원 장치.
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