KR100895216B1

KR100895216B1 - 비휘발성 메모리의 교란을 감소시키는 방법

Info

Publication number: KR100895216B1
Application number: KR1020037006026A
Authority: KR
Inventors: 존 에스. 맨간; 다니엘 씨. 구터만; 죠지 사마치사; 브라이언 머피; 치밍 왕; 칸드커 엔. 쿼더
Original assignee: 쌘디스크 코포레이션
Priority date: 2000-10-31
Filing date: 2001-10-26
Publication date: 2009-05-06
Also published as: US6888752B2; JP3976682B2; JP2006351192A; US7468915B2; US20070076510A1; US20060023507A1; TW540054B; KR20030048103A; US20020051383A1; AU2002251705A1; US20050146933A1; JP2004524638A; JP4533871B2; US6717851B2; US7145804B2; WO2002058073A2; WO2002058073A3; US6977844B2; US20040027865A1

Abstract

비휘발성 메모리에 있어서, 어레이 비트 라인들의 전압 레벨이 변화될 때 초래하는 비선택 워드 라인들에서 발생된 변위 전류는 교란을 초래할 수 있다. 이런 전류들을 감소시키기 위한 기술이 제공된다. 제1양태에 있어, 워드 라인상에 동시에 프로그래밍되는 셀들의 수가 감소된다. 메모리 셀들의 어레이가 다수의 유닛들로 구성되고 상기 유닛들은 공통 워드 라인들을 공유하는 면들로 조합되며, 동일 면내에서의 유닛들의 동시 프로그래밍이 방지된다. 다중 유닛들은 병렬로 프로그램될 수 있지만, 이것들은 별도의 면들로 정렬된다. 이것은 병렬로 프로그래밍될 유닛들의 수 및 이들의 순서를 선택하여 함께 프로그램될 모든 유닛들이 별개의 면들로 구성되도록 하고, 어느 것이 동일한 면으로 구성되는지 또는 이들의 조합인지 확인하기 위해 프로그램될 유닛들을 비교함으로써 시행된다. 제2의 상보적인 양태에 있어서, 비트라인들 상의 전압 레벨들이 변화되는 속도는 조정가능하다. 교란 주파수를 모니터링 함으로써, 또는 장치의 적용을 기반으로, 비트 라인 드라이버들이 비트라인 전압을 변화시키는 속도는 조정될수 있다. 이것은 외부에서 속도를 설정하거나 또는 장치 성능 및 발생되는 데이터 에러의 양을 기반으로 제어기에 의해 구현될 수 있다.

Description

비휘발성 메모리의 교란을 감소시키는 방법{METHOD OF REDUCING DISTURBS IN NON-VOLATILE MEMORY}

본 발명은 일반적으로는 비휘발성 메모리들에 관한 것이며, 보다 상세하게는 전기 소거가능하고 프로그램가능한 판독전용 메모리(EEPROM)들의 교란을 감소시키기 위한 방법에 관한 것이다.

비휘발성 메모리 셀은 소스-드레인 도전을 가능하게 하기 위해 필요한 제어 게이트 전압을 변경함으로써 정보를 저장한다. 이것은 셀의 임계전압 V_t로서 공지되어 있다. 프로그래밍은 정보를 셀에 저장하기 위하여 이런 도전 전압 임계값을 변경시키기 위해 사용된 작동이다. 메모리 셀들은 통상적으로 워드 라인들로 규정된 열들, 비트 라인들로 규정된 행들, 및 이들이 부착되는 워드라인들과 비트라인들에 의해 식별된 셀들을 구비한 어레이로 배열된다.

그러한 메모리 셀 어레이의 일부가 개략적으로 도1에 도시되어 있다. 이 도면에서, 워드라인(1200 및 비트라인(110)들은 격자를 형성한다. 어떻게 셀이 이런 어레이내에 위치될 수 있는지의 실시예가 상세히 도시된다. 이런 특정 실시예에서, 셀은 한 쌍의 트랜지스터들인, 정보가 그 임계전압의 변경을 통해 저장되며 둘 모두 워드 라인(121)에 연결된 제어게이트들을 가지는 부동게이트 트랜지스터(141) 및 선택 트랜지스터(142)로 구성되도록 취해진다. 이 실시예는 또한 인접 셀들이 비트 라인(111,112)들 사이에 연결된 트랜지스터(141,142)들로 구성된 셀과 비트 라인들을 공유하는 가상-접지 구조(virtual-ground architecture)를 도시한다. 다수의 다른 셀들, 구성들 및 구조들이 어레이를 위해 사용될 수 있다. 이것들은 미국 특허 제5,172,338호 및 제5,095,344호에 보다 완전하게 기술되어 있으며, 두 특허는 샌디스크 코포레이션(SanDisk Corporation)에 양도되었고, 두 특허 모두 본문에 참고로 인용된다.

대부분의 장치들을 사용함에 따라, EEPROM 및 플래시 EEPROM은 결함 및 고장을 겪기 쉽다. 에러들이 발생할 수 있는 한가지 방식은 메모리 상태들의 임계 레벨을 시프트시키는 것이다. 이런 시프팅은 부분적으로는 대기상태로 기인되지만, 보다 종종은 삭제, 프로그램 또는 판독 같은 메모리 장치의 일반적인 작동을부터의 스트레스에서 기인된다. 이런 에러들 및 이들을 처리하기 위한 방법들은 미국특허 제5,418,752호 및 제5,532,962호에 보다 완전하게 기술되며, 이 두 특허는 샌디스크 코포레이션에 양도되었으며, 둘 다 본문에 참고로 인용되고, 또한 참고로 인용되는 미국 특허 제5,172,338호 및 5,095,344호에도 보다 완전하게 기술된다.

메모리 셀들의 임계값들에 영향을 미치는 한가지 메커니즘은 "프로그램 교란(program disturb)" 이다. 메모리 어레이가 도1에서와 같은 2차원 매트릭수 일 때, 비트 라인(110)들의 세트 중 111 같은 각 비트라인은 모든 워드 라인(120)들을 통해 이어진다. 셀을 프로그램하기 위해, 전압이 셀의 드레인 및 소스에 비트라인 들을 통해 인가된다. 동시에, 셀은 그 제어 게이트에 대한 전압에 의해 활성화 되어야만 한다. 예를 들어, 셀을 포함하는 행은 그 드레인 비트 라인에 대해 말하자면 6-8 볼트의 고전압까지 상승된 소스 비트 라인을 가짐으로써 인에이블된다. 이후 프로그램될 셀은 말하자면 10-12볼트의 펄스들을 그 워드 라인에 인가함으로써 주소지정된다. 동일한 행내의 다른 셀들은 이들의 워드 라인들이 비선택되고 제로 전위에 놓이기 대문에 주소지정되지 않지만; 그럼에도 불구하고, 이들은 공통 비트 라인상의 고전압 및 게다가 다른 비트라인들 때문에 주소지정된 셀의 프로그램 작동에 의해 영향을 받을 수 있다. 이것은 이런 비주소지정된 셀들에서의 전하 누설을 유도하여, 전기 메커니즘에 따른 이들의 부동게이트에서의 전하의 이득 또는 손실을 초래할 수 있다.

상기 특허들은 에러 보정 코드(ECC) 및 리프레시의 사용같은, 그러한에러들을 처리하기 위한, 또는 "스크러빙(scrubbing)" 작동을 위한 다수의 기술들을 포함한다. 그러나, 에러들의 수 또는 심각도는 이런 방법들을 압도하기에 충분해질 수 있고 메모리에 저장된 데이터의 저하를 초래할 수 있다. 그러므로, 그러한 교란의 수 및 심각도를 둘 다 감소시키는 것이 바람직하다.

발명의 요약

교란의 원인은 어레이의 비트 라인들상의 전압 레벨들이 변화될 때 초래하는 어레이의 비선택 워드 라인들에서 발생된 변위 전류임이 인지되었다. 워드 라인들과 비트라인들 사이의 용량성 결합 때문에, 워드 라인과 교차하는 각각의 비라인들 은 비트라인의 전압레벨이 변화되는 속도(rate)와 비례하는 량에 기여한다. 메모리 어레이 회로가 크기가 하향 축소됨에 따라, 결합도가 증가된다. 워드라인들의 완벽하지 않은 전도성 때문에, 이런 유도 전류가 비선택된 워드 라인들을 따라 메모리 셀들의 제어 게이트들에 전개된 전압을 초래하고 결과적으로 교란을 초래할 수 있음이 인지되었다.

본 발명의 제1양태에 있어서, 워드라인에서 동시 프로그램되는 셀들의 수가 감소된다. 메모리 셀 어레이가 다수의 유닛들로 구성되고 유닛들이 공통 워드 라인들을 공유하는 면(plane)들로 조합되는 비 휘발성 메모리에 있어서, 동일 면내 유닛들의 동시 프로그래밍이 방지된다. 다중 유닛들(multiple units)은 병렬로 프로그램될 수 있지만, 이들이 별도의 면들로 되도록 정렬된다. 이것은 별개의 면들로부터의 유닛들만이 함께 프로그래밍되도록 병렬로 프로그램될 유닛들의 순서 및 수를 선택하여 이루어질 수 있다. 변형적으로, 또는 추가적으로, 프로그램될 유닛들은 어느것이 동일한 면으로 이루어졌는지 확인하기 위해 비교되고 동일 면에 순차적으로 있는 이들 유닛들을 기록할 수 있다.

본 발명의 제2 양태에 있어서, 비트 라인들의 전압 레벨들이 변화되는 속도는 비트라인의 작동 제어를 통해 제어된다. 비트라인들상에 각인된 전압들의 상승시간의 감소는 비트라인들과 교차하는 워드라인들에 유도된 전류량을 감소시킨다. 이런 변화 속도는 제조자에 의해, 외부적으로는 필요할 때마다 사용자에 의해, 또는 작동 조건들에 적합하도록 메모리 시스템내에서 자동으로 단일 시간 같이 조정가능하게 만들어 질 수 있다. 발생되는 데이터 에러의 량을 통해 교란의 주파수를 모니터링하거나 또는 장치들의 적용에 기반하여, 비트 라인 드라이버들이 비트라인 전압을 변경시키는 속도가 제어기에 의해 자동으로 또는 사용자에 의해 조정될 수 있다.

두개가 비선택 워드 라인들에서 발생된 변위 전류를 감소시키기 위해, 상기된 제1 또는 제2 양태들 중 어느 하나는 단독으로 사용될 수 있거나 또는 두 가지가 상보적인 방식으로 함께 사용될 수 있다. 주요 이득은, 실질적인 제거가 아닌 경우, 비 선택 열들을 따라 메모리 셀들에 저장된 데이터 교란의 원인의 제어다.

본 발명의 추가적인 양태들, 특징들 및 이득들이 특정의 대표적인 실시예들의 이하 설명에 포함되며, 그러한 설명은 첨부된 도면들과 관련하여 취해질 수 있다.

도1은 메모리 셀 어레이를 개략적으로 도시한다

도2는 본 발명의 다양한 양태들이 구현될 수 있는 비휘발성 메모리 시스템의 개략적인 블럭도이다.

도3은 도2 시스템의, 관련 로직 및 버퍼들을 갖는, 메모리 셀 어레이 유닛들 중 하나의 보다 상세한 회로도이다.

도4는 본 발명의 하나의 양태를 위한 단순화된 순서도이다.

도5는 비트라인 전압 드라이버 및 선택 회로의 회로도이다.

도6은 도5의 회로의 작동을 보여주는 타이밍도이다.

도7은 도5의 회로들의 수정을 보여주는 블럭도이다.

도8은 도7의 것들에 의해 수정되는 바와 같이, 도5의 회로들의 작동을 보여주는 타이밍도이다.

도9는 도7의 전압 발생기 블럭을 위한 실시예 회로도이다.

대표 실시예들의 설명

비트 라인들상의 전압 레벨들의 변화 율로부터 초래되는 비선택 워드 라인들의 변위 전류 때문에 교란이 메모리 어레이에 도입되는 것이 발견되었다. 도1의 개략 상태를 다시 참고하면, 그 제어게이트가 워드 라인(122)에 연결된, 비트 라인(111,112)들 사이에 연결된 셀이 프로그래되어야 하는 경우를 고려할 수 있다. 비트라인(111)은 비트 라인(112)에 대해, 말하자면 5볼트의 전압 Vb1까지 증가될 것이다. 비트 라인(11)의 전압 변화는 유한 상승 시간을 통해 발생할 것이고 속도(비율) dVb1/dt로 특징지어 진다. 워드라인(122)은 이후 프로그래밍전압으로 펄스가 되고(pulsed), 검증은 일반적으로 프로그래밍 펄스들 사이에서 시행된다. 셀들이 프로그래밍되지 않는 121 같은, 비선택된 워드 라인들에 대해, 131 같은 워드 라인 드라이버는 이들 워드 라인들을 접지로 설정한다. 메모리 어레이의 구성 때문에, 각각의 워드 라인(120)들은 각각의 비트 라인(110)들에 용량성 결합된다. 이것은 비트라인(111)을 워드라인(121)에 결합하는 고스트 캐패시터(ghosted capacitor)(151)에 의해 상세히 도시된다. 전압(Vb1)이 주어진 시간 길이에서 변화될 때, 이것은 워드라인과 비트라인 사이, Cw-b에서 용량성 결합의 세기에 비례하고, 비트라인의 전압이 변화되는 속도에 비례하는 워드라인 상의 변위 전류(displacement current), Idis를 초래한다. 이런 효과가 변화되는 N비트라인들 각각에 대해 발생할 것임에 따라, 워드라인으로의 총 변위 전류는 약 Idis~NCw-b(dVb1/dt)일 것이며, 여기에서 N은 워드라인을 딸 동시 프로그래밍되는 셀들의 수이고, 이런 단순한 논의에서, 변화되는 모든 비트라인들은 동일한 결합 및 동일한 상승률을 가지도록 취해진다.

비트라인(110)들의 레벨이 프로그래밍 뿐만아니라 판독, 검증 및 소거 작동동안에도 정규하게 변화되기 때문에, 그러한 변위 전류들이 빈번하게 비선택된 워드라인들상에 유도된다. 이미 언급된 바와 같이, 비선택된 워드라인들을 따라 셀들을 프로그래밍하는 것을 방지하기 위해, 이런 워드 라인들은 비록 전위가 셀의 소스 및 드레인에 걸쳐 위치되더라도 어떤 프로그래밍도 발생하지 않도록 접지로 유지된다. 131과 같은 워드 라인 드라이버가 비선택 워드 라인을 접지에 끌어당기기(pulling) 때문에, 이것은 비트라인들에 의해 유도된 Idis를 이상적으로, 즉시 제거해야한다. 그러나, 워드라인들은 일반적으로 이런 층의 전도성이 얼마나 많이 향상될 수 있는지를 한정하는 다양한 처리 고려에 의해, 소정 저항을 가지는 폴리크리스탈린 실리콘 층으로 구성된다. 결과적으로, 변위 전류는 즉시 소모되지 않는데, 비트라인들 상의 셀들에 대해 보다 중요하게되는 그 결과는 드라이버로부터 더욱 제거된다

결과는 소정 전류가 비선택된 워드 라인들에 흐를 것이고, 그래서, 워드라인 저항 때문에, 141과 같은 부동 게이트 트랜지스터들의 제어 게이트들에 각인된(impressed), 전압을 발생시킬 것이다. 이런 전류가 비록 일시적이지만, 그 것은 여전히 제어게이트상에 전압 펄스를 초래할 것이다. 추가적으로, 트랜지스터(141)와 동일한 행의 셀이 프로그래밍되는 경우, 비트라인(111,112)들은 이들 사이에 생성된 전압 강하를 가질 것이다. 변위 전류는 이후 프로그래밍 펄스로서 작동할 수 있고 트랜지스터(141)의 부동 게이트상에 변화량을 변화시킬 수 있다. 비록 이런 펄스의 강도가 선택된 워드라인의 셀에 인가된 것 이하일 지라도, 그것은 셀의 임계값, Vth을 여전히 변경할 수 있다. 이런 결과가 비트라인들의 레벨들이 변할때마다 비선택 워드 라인들상에서, 보다 크거나 또는 보다 작은 정도까지 발생하기 때문에, 선택 워드 라인들에 대한 다중 기록 이후에 누적 효과가 비선택 워드 라인들의 셀들에 저장된 데이터의 보전을 저하시킬 수 있다. 이것은 상태들 사이에서 구별되는 임계값의 차이가 작아질 수 있는 다상태 메모리들에서 특히 문제가된다. 부동 게이트 트랜지스터(141)에 부가하여 선택 트랜지스터(142)를 포함하는, 도1에 도시된 것과 같은 셀에 있어, 선택 트랜지스터(142)는 턴온되는 셀에 대해 소정의 보호를 제공할 수 있다. 그러나, 유도 전류 때문에 전압이 매우 충분해지는 경우, 선택 트랜지스터(142)의 고유 임계전압은 점차로 초과될 수 있고 교란을 초래하며--충분한 교란들은 이들이 스크러빙되지 않은채 남겨지면 에러를 발생시킬 것이다.

그러므로, 상기 변위 전류의 크기를 가능한 많이 감소시키는 것이 바람직하다. Idis에 대한 표현의 어느 주기를 감소시키는 것은 이런 효과를 개선시키도록 할 것이다. 더욱이 다른 이유들에 대한 결합 캐패시턴스 Cw-b를 감소시키는 것이 또한 좋지만, 이것이 시행될 수 있는 양은 종종 제한된다. 워드 라인 저항을 사용 함에 따라, 이런 결합 값은 처리 고려에 의해 제한되고 여하튼 선택된 구조내에서 거의 실행되는 만큼 일반적으로 이미 최소화 되었다. 결과적으로, 이하에서는 다른 두개의 인자들, 즉, 주어진 시간에 이런 전류들을 유도하는 비트라인의 수 N 및 비트라인들의 레벨이 변화되는 속도(비율) dVb1/dt를 감소시키는 것에 대신 집중할 것이다. 이런 인자들은 이런 특정 구조가 이 유도 전류들의 결과를 악화시키는 상대적으로 긴 워드 라인들의 정렬을 초래할 수 있음에 따라 도2 및 도3에서 발견된 실시예와 관련하여 기술될 것이다.

워드 라인과 결합된 비트라인들의 수를 감소시키기

도2는 비휘발성 메모리 시스템의 주요 구성성분들의 도면을 제공한다. 본 논의와 관련되는 도2 및 3의 부분들만이 여기에서 기술될 것이다. 보다 상세한 것들은 케빈 엠. 콘리, 존 에스. 매건, 및 제프리 지. 크래이그에 의해 2000년 2월 17일자 출원된 미국 특허 출원 제 09/505,555호, 제목 "Flash EEPROM System with Simultaneous Multiple Data Sector Programming and Storage of Physical Block Characteristics in Other Designated Blocks"에서 인지할 수 있으며, 이 출원은 본문에 참고로 인용되고 도2 및 도3이 이로부터 수정되었다.

비휘발성 메모리 칩(17)은 라인(15)들을 통해 제어기와 인터페이스하기 위한 로직 회로(39)를 포함하고 있다. 메모리 칩의 추가적인 요소들이 설명의 단순화를 위해 도시되지 않았다. 논리 회로(39)의 목적은 별개의 버스들 및 제어 라인들에서 신호를 발생시키는 것이다. 다양한 제어 신호들이 라인(41)에 제공되고 메모리 어레이 회로에 대한 전원(43)이 또한 인터페이스(39)를 통해 제어된다. 데이터 버스(45)는 비휘발성 메모리에 프로그램되거나 또는 그것으로부터 판독되는 사용자 데이터를 운반하고 어드레스 버스(47)는 사용자데이터를 판독하고, 사용자데이터를 기록하고 또는 메모리 셀들의 블럭들을 소거하기 위해 접근되는 메모리 일부의 주소들을 운반한다.

단일 비휘발성 메모리 칩의 부동 게이트 메모리 셀 어레이는 각각 주소지정, 디코딩, 판독등을 하기 위한 지원 회로들의 그 자신의 세트를 가지는 다수의 유닛들로 그 자체가 분할된다. 이런 실시예에서, 도면부호 51-58로 표시된 8개의 그러한 어레이 유닛(0-7)들이 도시되어 있다. 예를 들어, 실제로, 단일 칩상의 메모리 어레이는 사분면들, 또는 "면들(planes)"로 분할되고, 각각의 사분면은 함께 부분적으로 연결되고 메모리 셀 유닛(4(55),5(56))의 어느 한 측면상의 y-디코더(61,62)들 같은, 공통 워드라인 디코딩 회로(y-디코드)를 공유하는 두 개의 유닛들을 포함한다. 공통 워드라인들은 두 메모리 셀 유닛(4(55),5(56))들을 가로질러 이어지고, 도3과 관련하여 이하 기술되는 바와 같이, 절반은 한 측의 y-디코더(61)에 연결되고 절반은 다른 측의 y-디코더(62)에 연결된다. 이 메모리 구조는 본분에 참고로 인용되는 미국 특허 제5,890,192호에 기술된 것들과, 그 특허에 에시된 4개의 유닛(사분면(quad))들 대신에 8개의 유닛들이 존재하는 것을 제외하고는 유사하다.

각각의 어레이 유닛들은 사용자 데이터가 판독되는 어레이 유닛(5(56))에 연결된 x-디코더(63) 같은, 비트라인 디코더(x-디코드)를 가진다. 도3은 어레이 유닛(5) 및 어드레스 버스(47)상의 주소들에 응답하는 그 디코더(61,62,63)들의 확 대도이다. 디코더(63)에 연결된 것은 데이터를 판독하기 위한 센스 증폭기, 프로그램되는 데이터를 저장하기 위한 레지스터, 유닛(5)의 주소지정된 셀들이 소정 상태로 프로그램되었는지 결정하기 위해 프로그래밍 동안 그리고 판독되는 셀들의 상태를 결정하기 위해 판독 동안 사용된 비교기(comparitor), 및 이런 기능들을 수행하기 위한 제어 로직을 포함하는 회로(65)이다. 두 레지스터(67,69)들은 판독(67에서 69로) 및 프로그래밍(69에서 67로) 동안 이들 사이의 사용자 데이터의 병렬 전송을 위해 연결되어 있다. 사용자 데이터가 데이터 버스(45) 및 레지스터(69)로부터, 기록 동안 그리고 판독동안 다른 방향으로 동시에 일 바이트 전송된다. 각각의 다른 7 어레이 유닛들은 유사하게 연결된다.

도3을 참고하면, 실시에의 메모리 셀 어레이의 일부가 어레이 유닛(5)과 관련하여 일반적으로 기술되어 있다. 셀들의 각 열은 인접 어레이 유닛(4)의 상응하는 워드 라인들을 통해 디코더(61)에 연결되거나, 또는 워드 라인이 인접 어레이 유닛(4)에 계속되는 경우와 같이 디코더(62)에 직접 연결된 그 자신의 전도성 워드 라인(WL)을 가진다. 예를 들면, 개별 부동 게이트 메모리 셀(71-75,77-81)들의 각각의 두 부분 열(70,74)들은 그 자신의 개별 워드 라인(83,85)들을 가진다. 이 실시예에서, 워드 라인(83,85)들 둘 모두는 디코더(61)에 연결된다. 어느 디코더가 주어진 워드 라인에 연결되는지 결정하는 것은 대체로 레이아웃 고려의 문제로서, 특정 구조가 일 실시예로서 본문에 도시되어 있다. 워드 라인은 단일 열의 각각의 셀들의 게이트에 연결되며, 연결된 게이트는 분할 채널 형태의 구성을 가지는 메모리 셀의 선택게이트이다. 다른 메모리 셀 구성들이 대신 사용될 수 있는데, 각각은 저장된 전하의 레벨이 셀 상태의 측정치인 적어도 하나의 전기 부동 게이트를 가진다. 도전성 소거 라인은 모든 다른 열의 메모리 셀들 사이에 구비되며, 라인(87)은 각각의 열(70,76)들의 메모리 셀들 각각의 소거 게이트들에 연결되어 있다. 소거 게이트는 논의를 단순화시키기 위해 도1의 세부항목에서 삭제되었다. 변형 구성은 셀 소스 확산과 같은 기판의 영역에 대해 소거하는 것 보다는 오히려 별개의 소거 게이트에 대한 부동 게이트들을 소거하지 않는다. 비트 라인(BL)들은 워드 라인들에 대해 직교 방향으로 각 행의 어레이 셀들 사이에서 일비트 라인 연장되고 디코더(63)에 연결된다. 각 비트 라인은 비트 라인의 어느 한 측상의 행들의 각 셀들의 소스 및 드레인 확산부들에 연결된다. 적절한 메모리 어레이들의 상세한 실시예들은 상기 배경 기술에서 나열된 미국 특허들에 기술되지만 다른 기존의 그리고 제시된 구성들도 변형적으로 본 발명의 구현에 채용될 수 있다.

셀들의 블럭은, 부동 게이트 당 2비트의 데이터를 저장하기 위하여 4개의 규정된 임계 전압 상태들에서 각 부동 게이트를 작동시킬 때, 기술되는 어레이 실시예에서, 소거 게이트(87)의 어느 한 측상의 어레이 유닛(5)(도3)의 열(70,76)들 같이, 소거 게이트를 둘러싸는 각 쌍의 열들로 형성된다.

도2 및 3에 도시된 구성에 있어, 단일 워드 라인은 사분면 또는 "면"의 두 메모리 셀 유닛 모두에 걸친다(span). 예를 들면, 도3의 공통 워드 라인(85)은 디코더(61)에 연결하도록 메모리 셀 유닛(4,5)(도2의 각각 55,56)들 둘 모두를 통해 이어진다. 유사하게, 89와 같이, 디코더(62)에 연결된 워드 라인들은 또한 두 유닛들 모두의 길이를 이어진다. 이런 구성은 상기된 바와 같이 유도 전류의 문제에 보 다 민감한 상대적으로 긴 워드 라인들을 초래한다. 예를 들어, 셀(75)이 프로그램되어야 하는 경우, 어느 한 측의 비트 라인들은 적절한 양의 전압이 셀을 통해 강하되도록 이들의 레벨을 설정할 것이다. 이런 전압은 셀(81) 및 이 행의 다른 모든 셀들을 통해 위치될 것이다. 워드 라인(83)은 이후 그것이 연결되는 열을 따라 셀을 프로그램하도록 펄스를 받는다. 워드 라인(85)이 비선택 워드 라인임에 따라, 그것은 디코더(61)에 의해 접지되도록 인출(pulled)될 것이다. 그러나, 비트라인들이 셀(75)(및 워드 라인(83)을 따라 프로그램되는 임의의 다른 셀들)을 프로그램하기 위해 상승될 때, 변위 전류가 발생되어 셀(81)의 제어 게이트에서 전개되는 전압을 초래한다. 비록 이런 워드 라인이 접지로 구동될지라도, 이것은 셀(75)과 같은, 단부 셀들로부터 떨어진 거리의 디코더(61)에서 발생된다. 워드 라인들의 비제로(non-zero) 저항 및 디코더가 두 어레이의 간격까지 떨어질 수 있음을 가정하면, 이 전압은, 83과 같은, 다른 워드 라인들의 프로그래밍 동안 셀(81)의 임계전압을 변경하기에 충분할 수 있다. 다수의 셀들이 워드라인상에서 함께 프로그램되고 상응하는 수의 비트라인들이 이들의 레벨이 변경됨에 따라, 이런 문제가 적절히 증폭된다.

상기 참고로 인용되었던 미국 특허 출원 제09/505,555호에 기술된 바와 같이, 정보가 도2 및 3의 메모리 구성에 프로그램되어야 할 때, 그것은 호스트로부터 데이터 버퍼 메모리(35)로 로드된다. 그로부터, 그것은 제어기 인터페이스를 통해 메모리 칩에 전송되고 마스터 및 종속 레지스터에 전송된다. 이런 정보의 메모리 칩에 대한 전송은 예를 들어 버스(15)를 따라 메모리 칩으로 동시에 일 바이트를 전송하는 직렬 방식으로 실행될 수 있다. 일단 정보가 적절한 종속 레지스터에 로드되면, 그것은 개개의 어레이 유닛으로 프로그램될 수 있다.

데이터는, 예를 들어, 워드라인을 따라 모든 제4 메모리 셀이 병렬로 프로그램되는 경우, 데이터의 청크가 어레이 유닛의 이런 워드 라인을 따라 셀들의 총 수만큼 저장될 수 있는 데이터 양의 1/4에 상응하는 경우의 시간에, "청크"를 어레이 유닛들에 프로그램된다. 도2의 구성은 속도를 증가시키기 위해 다중 어레이 유닛들이 병렬로 프로그램되게 한다. 그 특정 실시예에 있어, 청크는 66바이트로 구성된다. 종속 레지스터들 때문에, 각각의 이런 어레이들에 대해 프로그램될 데이터의 청크가 전송될 수 있지만 프로그램 펄스는 활동적이다. 일단 데이터의 청크가 이런 유닛들에 대한 개별 종속 레지스터들에 로드되면, 병렬 프로그래밍이 이행된다. 또한 이 인용 출원에 기술되는 바와 같이, (바이트-규모의) 직렬 방식으로 각각의 개별 유닛들에 대한 전체 데이터의 청크를 인접하게 전달하는 것보다는 오히려, 변형 방법에 있어, 여러 어레이들에 대한 청크들이 바이트 크기 피스들로 슬라이스 업(sliced up)되고, 인터리브(interleaved)되며, 적절한 어레이 레지스터에 대해 이런 순서로 전송되고, 병렬 프로그래밍 이전에 그곳에서 청크들로 재조립된다. 예를 들어, 4개의 어레이 유닛들이 병렬로 프로그램되어야 하는 경우, 데이터는 스트림의 모든 제4 바이트가 프로그램될 청크로부터 특정 어레이로의 데이터 바이트에 상응하도록 전송될 수 있다.

그러나, 동일한 사분면으로부터의 두개의 어레이 유닛들이 병렬로 프로그램되는 경우, 이것은 그 레벨들이 변경되게 하는 그 사분면의 워드라인을 교차하는 비트 라인들의 수를 두배로 하고, 결과적으로 비선택된 워드 라인들에서 발생되는 불필요한 변위 전류의 양을 약 두배로 한다. 이런 효과는 시스템이 워드라인들을 공유하는 어레이 유닛들의 동시 프로그래밍을 예방하는 경우 감소될 수 있다. 예를 들어, 유닛들이 쌍들로 프로그램되는 경우, 동일한 사분면내의 쌍들은 방지되어야 한다. 4개의 유닛들이 동시에 프로그램되는 경우, 이것들은 각각 다른 사분면으로부터의 것들이어야 한다. 그래서, 동일한 사분면의 인접 유닛들의 병렬 프로그래밍을 이행하는 것이, 단순화된 주소지정과 같이, 유리할 수 있지만, 변위전류의 양 및 결과적인 프로그램 교란을 감소시키기 위해, 본 발명의 한가지 양태는 공통 워드 라인들을 공유하지 않은 것들에 대한 메모리 유닛들의 병렬 프로그래밍을 제한한다.

N유닛들의 이런 병렬 프로그래밍에 영향을 미치는 한가지 방식은 유닛들의 순서를 설정하고, 기록될 제1유닛을 설정하며, 제1유닛 및 (N-1) 차후 유닛들을 순서데로 기록하는 것이다. 이하 기록은 종단에 도달할 때 순서의 시작으로 순환(loop around)하는 순서로 다음 N 유닛들에서 이행될 것이다. 이것은 기록 순서의 논리적 재배열을 시행하여 장치의 펌웨어에서와 같은, 다수의 방식들로 이행될 수 있다. 예를 들면, 순서 02461357은 종래기술에서 인식되는 바와 같이 순서 01234567을 대체할 수 있다. 이후 4개의 유닛들이 병렬로 기록되어야 하고 차기 기록에 대한 포인터가 유닛(4)에 있는 경우, 유닛(4,6,1,3)들은 함께 기록될 것이고, 이후 다음 그룹으로서 프로그램되는 유닛(5,7,0,2)들이 뒤따른다.

기록 순차의 이런 논리적 재배열은, 불량 행 포인터들 및 다른 칩 정보가 미 국 특허 출원 제09/505,555호에 보다 완전히 기술되는 바와 같이, 저장은 되지만, 예를 들어, 유닛(00의 예비 섹터에 저장될 수 있다. 8개의 유닛들이 4쌍으로 정렬되는, 지금까지 기술된 바와 같은 이런 실시예에서, 병렬로 기록될 수 있지만 워드 라인들이 공유된 유닛들을 회피하는 유닛들의 최대 수는 4이다. 지금 까지, 논의는 모든 유닛들이 사용중임을 암시적으로 가정했다. 그러나, 기술된 실시예는 또한 결함 어레이 유닛들을 사용으로부터의 제거를 제공했다. 예를 들어, 유닛(4)이 불량인 경우, 펌웨어는 이런 유닛을 사용가능한 유닛들의 목록에서 삭제할 수 있고, 결과적으로 기록 순차는 0261357-이 된다. 그래서, 유닛들이 4개의 병렬 그룹들에 기록되는 중이고 현재 기록 포인터가 유닛(7)에 있는 경우, 유닛(7,0,2,6)들은 함께 기록되어 워드 라인(6,7)들을 공유하는 두 개의 유닛들을 동시 프로그래밍한다. 본 발명의 부가 양태가 이런 가능성을 제거할 수 있다.

기록 순서의 상기된 논리적 재배열에서도, 도2의 장치가 병렬로 4개의 유닛들을 프로그램하도록 사용자 또는 제조자에 의해 설정되는 경우, 유닛이 프로그래밍 순서로부터 제거될 때마다 사분면의 두 유닛들에서의 동시 기록의 확률이 발생한다. 병렬로 프로그램된 유닛들의 수가 비록 2로 설정될지라도, 이런 상태는 충분한 유닛들이 제거되는 경우 발생될 수 있다. 이것을 피하기 위해, 다중 어레이 기록으로 프로그램되는 특정 어레이들은 그러한 상충 결과들을 확인하기 위해 체크되고, 이런 경우에 위반(offending) 유닛들이 순차로 기록된다. 기록 순서가 0261357-이고 4개의 유닛들이 병렬로 기록되는, 상기 실시예에서, 다음 기록에 대한 포인터가 3에 있는 경우, 기록된 그룹은 3,5,7 및 0일 것이다. 이것들이 모두 별개의 사분면에 있기 때문에, 상충되지 않고 병렬 기록이 이행될 수 있다. 대신에 다음 기록 포인터가 7에 있는 경우, 7,0,2 및 6의 병렬 기록은 유닛(6,7)들 사이의 상충을 발생시킨다. 이것을 회피하기 위해, 유닛(7,0,2)들은 함께 기록될 수 있고, 유닛(6)의 기록이 그 뒤를 따른다. 이런 상충 체크를 구현하기 위한 다수의 방식들이 존재하며, 하나의 실시예는 선택된 유닛들의 쌍 쌍 비교를 펌웨어로실행하는 것이다. 이것은 동일한 사분면의 유닛들에 의해 공유되는 주소들의 보다 중요한 비트들이 동시에 발생하는지 체크하여 실행될 수 있다.

도4는 어떻게 워드라인들을 공유하는 유닛들에 동시기록을 방지하기 위한 처리가 달성될 수 있는지, 및 펌웨어 또는 다른 기술들을 통해 구현될 수 있는지의 단순화된 순서도를 도시한다. 단계(401)에는, 시작 유닛 및 프로그램될 섹터들의 수가 지정되어 있다. 시작 유닛은 소정의 디폴트 값으로될 수 있거나 또는 선행 프로그래밍이 중단된 유닛을 기반으로 결정될 수 있다. 프로그램될 섹터들의 수는 제조자 또는 사용자에 의해 설정될 수 있다. 단계(403)에서, 프로그래밍 순서가 상기한 02461357 또는 0261357-의 실시예들과 같이 판독된다. 도2의 실시예들에서, 단계(401,403)들 둘 모두에 대한 정보는 유닛(0)의 예비 섹터에서 유지될 수 있다.

단계(405)에서, 선택된 섹터들은 어느 것이 공통 워드라인을 공유하는지 확인하기 위해 비교된다. 도2의 실시예에서, 이것은 동일한 사분면에 놓인 두개의 어레이들에 상응할 것이다. 보다 일반적으로는, 일반적인 실시예가 4개 이상의 그러한 면들을 가질 수 있고 각각의 면은 한쌍 이상의 유닛들로 구성될 수 있기 때문에, 워드 라인들을 공유하는 유닛들이 면으로 칭해질 수 있다. 이런 비교는 주소에 기반한 펌웨어에 의해 짝(pair-wise)으로 실행될 수 있다. 상충되는 섹터들이 없는 경우, 모든 선택된 섹터들이 동시에 프로그램될 수 있다(단계(407)). 상충이 존재하는 경우, 단계(408)는 임의의 상충하는 유닛들을 순서대로 대신 프로그램할 것이다.

일단 이런 특정 프로그래밍의 라운드가 종료되면, 단계(409)가 프로그램될 추가 유닛들이 여전히 존재하는지 체크한다. 만약 그렇지 않다면, 이런 특정 프로그램 사이클은 종료되고(단계(413)); 그렇다면, 시작 유닛이 프로그램된 섹터들의 수 만큼 전진(단계(411))되고 처리가 반복된다.

비록 발명이 대체로 여태까지는 도2 및 3의 특정 실시예들과 관련하여 기술되었지만, 도4의 처리는 일반적인 상태로 용이하게 확장된다. 비휘발성 셀들의 어레이가 병렬로 프로그램될 수 있는 다수의 서브유닛들로 정렬될 때마다, 그리고 일부 이런 서브유닛들이 공통 워드라인들을 가질 때, 이런 절차는 워드라인들을 공유하는 서브유닛들의 동시 기록을 방지하여, 결과적으로 이런 워드라인들에 보다 적은 유도 전류 및 프로그램 교란의 감소를 초래한다.

비트 라인 전압의 변동율을 제어하는 방법

상기에 논의된 것처럼, 비-선택된 워드 라인에 유도된 변위 전류의 크기는 몇가지 요인에 좌우한다. 지금까지 기술된 본 발명의 양태들은 이러한 전류에 기여하는 비트 라인의 갯수를 감소시키는 것을 다루어왔다. 다른 양태는 각각의 개별 워드 라인으로부터의 기여를 감소시키는 것과 관련이 있다. 비-선택된 워드 라인을 교차하는 비트 라인들의 갯수와 이러한 비트 라인들의 레벨이 설정된 속도가 독립 적이더라도, 본 발명의 2가지 양태는 상보적이며 홀로 단독적으로, 또는 함께 사용될 수 있다. 발명의 이러한 양태들은 프로그래밍으로부터 야기하는 장애(disturb)와 관련하여 기술되었지만, 그 양태들은 판독과, 선택된 워드 라인들이 액세스되고 비트 라인들이 제기되는 다른 프로세스하는데 또한 사용될 수 있는데, 왜냐하면 이러한 비트 라인 레벨 변동들은 워드 라인에 변위 전류를 다사 유도할 수 있기 때문이다.

비-선택된 워드 라인의 비트 라인(BL)에 의해 발생된 변위 전류는, x-디코더의 구동기에 의해 하나의 전압에서 다른 전압으로 이동할 때, 비트 라인의 전압(Vbl)이 설정되는 속도에 비례한다: Idis~dVbl/dt. 일반적으로, 비트 라인의 레벨들이 더 빠르게 설정될수록, 디바이스는 더욱 빨라진다. 디바이스 속도는 수많은 어플리케이션에서 중요한 요인이므로, 실질적으로 획득가능한 이러한 레벨들을 빠르게 설정하는 것이 추세이다. 그러나, 변위 전류에서 증가와, 그 크기에 좌우하여, 프로그램 장애의 증가가 직접적인 결과이다. 따라서, 일부 어플리케이션 또는 작동 조건에서, 이러한 경합하는 요건들을 절충이 필요하다.

특정 디바이스에서도, dVbl/dt 속도에 대해 선택된 값이 변동한다. 미국 특허 출원 제09/505,555호에 기술된 것처럼 도 2의 실시예에서, 디바이스는 2-상태 메모리 셀(이진) 또는 다중-상태 메모리 셀(2개 이상의 프로그램가능 상태)에 기초하여 작동된다. 만일 디바이스가 셀 당 4가지 상태를 저장함으로써 작동하도록 선택된다면, 임계값들의 이용가능한 윈도우는 더 미세하게 분할되고, 결국에는, 장애에 더 영향받기 쉽게 된다. 그러므로, dVbl/dt의 값이 이진 모드에서 작동할 때 허 용가능하며, 동일한 디바이스가 다중-상태 메모리로서 작동될 때 허용가능하지 않다. 기록 사이클링으로 인한 온도 또는 디바이스 마모와 같은 작동 조건들은 최적 상승율(Vbl)이 또한 이러한 조건들에 좌우하므로 고려될 필요가 있다. 비트 라인 전압 레벨들이 비트 라인 구동기들에 의해 교번하도록 설정되는 속도를 고려함으로써, 디바이스의 작동은 그 어플리케이션과 작동 조건에 최적화될 수 있다.

이는 몇가지 방식으로 달성될 수 있다. 속도에 대한 초기값은 디폴트값 또는 어플리케이션 또는 작동 특성에 기초한 제어기에 의해 선택된 값으로 설정될 수 있다. 시스템은 그후 프로그램 장애의 양을 모니터하고 응답의 속도를 조정할 수 있다. 예를 들면, 이는 제어기에서 수행되며 ECC 또는 다른 에러 보정 방법과 관련있으므로, 장애의 양이 범위(bound)를 초과할 때, 속도가 바뀔 수 있다. 또한 속도는 수행된 기록 사이클의 갯수의 트랙을 유지하는 "최신 카운트"를 순환시키거나 또는 사용하는 디바이스에 기초하여 주기적으로 조정될 수 있다. 이러한 주기적인 조정은 섹터 마모 및 온도 변동을 보상하는데 사용된 "삭제 재획득" 메커니즘에 유사하여, 새로운 최적 삭제 전압은 섹터에 대해 주기적으로 결정된다. 이러한 메커니즘음 샌디스크 코포레이션에 양도된 미국 특허 제5,396,468호에서 더 상세히 논의되며, 이는 참조로 본문에 채용되고, 도 15a, 15b, 15c 및 그 관련 논의는 실시예를 상세히 기술한다.

이와 달리, 상승 시간은 직접적으로 또는 일부 다른 파라미터, 이를 테면 셀 당 저장되는 상태의 갯수, 온도, 또는 다른 작동 조건의 함수로서, 수행 요건 또는 결과적인 에러의 양에 기초하여 제조업자에 의해 조정될 수 있다. 속도는 유닛의 예비 섹터에 저장된 파라미터에 기초하여 조정될 수 있다. 파라미터의 값은 메모리 테스트 뿐만 아니라 디바이스의 특정 어플리케이션에 기초하여 공장에서 설정된다. 최적 상승 속도는 지정 공장에서 사용된 제조 공정에 좌우하므로, 이는 파라미터가 상이한 파운드리에 대해 그리고 또한 단일 파운드리내의 공정 변동에 대해 조정되는 것을 허용한다.

비트 라인 전압 램프 속도가 제어가능한 회로 실시예를 제공하는 배경(background)으로서, 그러한 제어부가 없는 일반적인 회로 구동 비트 라인이 도 5와 도 6에 예시되어 있다. 그러한 제어부가 없는 일반적인 회로 구동 비트 라인이 도 5와 도 6에 예시되어 있다. 그러한 회로는 도 2와 도 3, 및 기타 도면의 시스템에 사용될 수 있다. 전압 상승의 램프 속도는 비트 라인이 턴온되었을 때 상기 라인 및 그라운드와의 용량성 커플링의 저항과 메모리 어레이의 다른 요소들에 주로 좌우한다. 비트 라인들은 통상적으로 기판에 이온 주입 영역으로서 형성되어, 메모리 셀에 대해 소스 및/또는 드레인 영역으로서 역할을 한다. 이러한 주입들은 그후 상부층에 높은 전도성의 물질, 이를 테면 금속으로 이루어진 글로벌 비트 라인에 연결된다. 비트 라인 용량성 커플링이 일반적으로 아주 낮으므로, 전압 램프 속도(dVbl/dt)은 비트 라인이 전압공급장치에 갑자기 연결될 때 높아진다. 이러한 램프 속도를 감소시키는 한가지 방법은 비트 라인 구동기의 출력부에 캐패시턴스를 부가하는 것이지만 이는 상당량의 회로 면적을 요구하며 일관된 방식으로 제어하기에 다소 어렵다. 본 발명의 이러한 양태가 달성하고자 하는 것은 제어 방식에서 비트 라인 구동기의 상승 시간의 감소이다. 그러나 본 발명의 이러한 양태를 더 설명 하기 이전에, 도 5의 백그라운드 예시 회로와 도 6의 타이밍도가 기술되어 있다.

메모리 셀 어레이(도 5에 도시되지 않음)의 2개 비트 라인(503과 505)은 개개의 직렬 트랜지스터를 통하여 시스템 전압공급장치(Vpp)에 각각 연결된다. 이것들은 상기 어레이의 일부분으로, 기판에 이온 주입된 스트립들과 같은 로컬 비트 라인이거나, 또는 로컬 비트 라인들에 교대로 연결된, 일반적으로 금속으로 형성된, 글로벌 비트 라인일 수 있다. 긴 로컬 비트 라인들은 그 길이를 따라 종종 세그먼트되며, 개개의 세그먼트들은 스위칭 트랜지스터 회로를 통하여 글로벌 비트 라인에 연결가능하다.

파워 서플라이와 메모리 얼이 비트 라인(503과 505)간에 연결된 비트 라인 트랜지스터 직렬 회로가 우선 기술되어 있다. 제 1 트랜지스터(511)는 레지스터로서 역할을 하도록 전압 공급장치(Vpp)에 연결된 드레인과 게이트를 구비한다. 제 2 트랜지스터(513)는 레벨 시프터(518)와 데이터 래치(515)에 연결되는 게이트를 구비하여 어레이로의 데이터 프로그래밍중에 프로그램 허여(PROG) 신호(519)가 활성이고 데이터가 상기 래치(515)에 존재할 때 턴온되어 비트 라인(505)의 셀이 프로그래밍된다. 제 3 트랜지스터(521)는 각각의 라인(524와 525)를 통하여 비트 라인(503과 505)에 또한 연결된 비교기(523)의 출력부에 연결되는 게이트를 구비한다. 상기 비교기(523)의 목적은 비트 라인(503과 505)중 선택된 라인의 전압(G_BL)을 비교기의 입력부(527)에 인가되는 비트 라인 전압 공급장치(V_BL)에 고정관계(이를 테면 같게)로 유지시키는 것이다. 이는 제 3 트랜지스터(521)를 소정의 비트 라인 전압(G_BL)을 제공하는 전도 레벨로 구동시키는 피드백 회로로 수행된다.

상기 비트 라인(503)과 직렬의 제 4 트랜지스터(528)는 라인(530)을 통하여 로컬 어드레스 버스(537)의 특정 어드레스에 응답하여 다중 출력 라인(535)중 하나를 허용하는 Y-디코더(533)의 출력부에 연결되는 게이트를 구비한다. 유사하게, 네번째 직렬 트랜지스터(529)는 비트 라인(505)에 연결되어, 그 게이트 라인은 라인(531)에 의해 Y-디코더(533)에 연결된다. 2개 비트 라인중에 하나만이 한번에 허용되는데, 이는 트랜지스터(528과 529)가 상기 디코더(533)을 통하여 어드레스되어 전도성이 되는 것에 좌우한다.

전압 발생기(539)는 디지털-아날로그 컨버터(DAC)(543)의 출력을 입력 아날로그 전압(541)으로 하여 V_BL 값을 발생시킨다. 메모리 시스템의 제어기에 의해 규정된 디지털 전압값(545)은 DAC(543)에 입력으로서 역할을 하는 레지스터(544)로 로드된다. 이는 상기 전압(V_BL)과 전압(G_BL)을 설정한다. 어플리케이션에서, 비트 라인(503과 505)의 쌍은 메모리 셀의 어레이 또는 서브-어레이에서 1회 이상 반복될 수 있으며, 각 쌍은 Vpp에 비트 라인들을 연결시키는 그 자신의 직렬 트랜지스터 회로 이외에 그 자신의 레벨 시프터, 비교기 및 Y-디코더를 구비한다. 그러나, 모든 그러한 다른 비트 라인쌍들은 전압 발생기(529)의 동일한 V_BL 출력에 의해 구동된다.

비트 라인(503과 505)이 글러벌 비트 라인일 때, 글로벌 비트 라인(503)은 세그먼트 선택 회로를 통하여 2개 이상의 로컬 비트 라인에 연결가능하게 이루어질 수 있다(도시되지 않음). 유사하게, 글로벌 비트 라인(505)은 다른 세그먼트 선택 회로를 통하여 2개 이상의 부가적인 로컬 비트 라인에 연결가능하게 이루어질 수 있다.

도 6의 타이밍도는 일반적인 프로그래밍 작동중에 도 5의 회로에서 3개 전압의 발생예를 나타낸다. 메모리 시스템이 시간 t0에서 전력 상승될 때, 이를 테면, 카드의 형태로, 메모리 카드가 호스트의 리셉터클에 삽입되면, 전압 발생기(539)(도 5)는 전압(V_BL)을 발생하기 시작하며 전력이 시스템에 공급되는한 전압 발생을 지속한다. 전압 발생기(539)의 특성으로 인하여, 전압(V_BL)이 턴온될 때 본래의 상승 시간(550)이 있지만, 이는 메모리 어레이로 패스되지 않는데 왜냐하면 활성에 이르는 PROG 신호(519)없이 발생하기 때문이다. 제어기(547)가 나중에 시간 t1에서 프로그램 허용 신호(PROG 519)를 발행할 때, 각각의 글로벌 비트 라인 직렬 회로의 제 2 트랜지스터는 전도성이 된다. 전압(V_BL)은 그후 전압(G_BL)이 y-디코더(533)에 의해 선택된 비트 라인(503, 505, 507 또는 509)중 하나에 발생하게 한다. PROG 허용 펄스는 빠른 상승 시간(551)을 가지므로, 비트 라인에 인가되는 G_BL은 구동되는 비트 라인의 저항-용량성 특성에 의해 결정된 상승 시간(553)을 갖는다. 결과적으로 빠른 상승 시간(553)은 전압들이 G_BL을 수신하는 비트 라인드를 교차하는 비-선택된 워드 라인에 유도되도록 한다.

도 7과 도 8에 관하여, 도 5의 비트 라인 구동 회로에서의 변경이 예시되어 있으며 워드 라인에 유도되는 전압 레벨을 감소시키기 위해서 G_BL 펄스 상승 시간이 제어되는 것을 허용한다. 전압(V_BL)을 활성으로 항상 유지시키며 그후 전압을 비트 라인으로 PROG 허용 신호에 의해 개폐시키기 보다는, 수정된 전압 발생기(539')와 비교기(523')는 시간 t1에서 PROG 허용 신호(519)의 선행 구간(leading edge)에 의해 개폐되어 그 시간에 상승 시간(557)을 갖는 V_BL 펄스를 발생시킨다. 선택된 비트 라인에 인가되는 전압(V_BL)은 또한 시간 t1에서 제어 상승 시간(559)을 갖는다. 그 상승 시간은 비교기(523)의 출력에 의해 구동되는 비트 라인 및/또는 라인과 트랜지스터의 저항 및 캐패시턴스의 단독 결과보다는 전압 발생기(539')에 의해 제어된다.

기본 어플리케이션에서, 도 5의 전압 발생기(539)의 특성은 변경되지 않는다. 그것의 본질적인 상승 시간(550)(도 6)은 PROG 신호(519)로 전압 발생기(539)를 턴온시킴으로써 이용될 수 있어서 도 6에 예시된 것처럼 메모리 시스템의 작동중에 프로그램 작동을 항상 남겨두기 보다는 도 7에 예시된 것처럼 프로그램 작동을 개시한다. 그러나, 일반적으로 그 상승 시간을 제어할 수 있는 것이 바람직하다. 도 7과 도 8에 예시된 실시예에서, 전압 상승(557)의 속도는 레지스터(561)에 의헤 제어되며, 레지스터는 그 콘텐츠를 라인(563)을 거쳐 전압 발생기(539')에 인가한다. 상기 레지스터(561)는 dVbl/dt의 단지 2개의 상이한 값으로부터 선택하는 것이 바람직하다면, 1비트이며 4개의 상이한 값의 상승 시간에 대해 2비트이다. 상기 레지스터는 퓨즈 엘리먼트를 구비하는 셀과 같은 1회 프로그램가능한 랜덤-액세 스-메모리(ROM) 셀들을 포함한다면 영구히 프로그래밍될 수 있다. 상승 시간은, 예를 들면, 1회 프로그램가능한 엘리먼트들이 사용된다면 제조업자에 의해서만 영구히 선택가능하게 이루어질 수 있다. 상승 시간은 제조 공정의 부분인 칩의 테스트에 응답하여 각 메모리 어레이 회로 칩에 대해 설정될 수 있다. 이와 달리, 레지스터(561)는 참조번호 565에서 입력되는 데이터를 저장하는 휘발성 메모리 셀들을 포함할 수 있다. 이러한 데이터는, 예를 들면, 비-휘발성 메모리 어레이에 저장되는 데이터의 예비 섹터내의 필드로부터 입력되며 각 시간에 메모리 시스템이 전력 상승된다. 이러한 필드는, 예를 들면, 메모리 어레이 회로 칩의 외부로부터, 메모리 제어기에 의해 변경되어, 유저 또는 호스트 시스템은 그 특성 또는 목적의 변경에 응답하여 메모리의 내구 기간을 변경시킬 수 있다. 이와 달리, 이러한 예비 섹터 필드는 이미 논의된 것처럼 그 성능, 특성 또는 목적의 변경에 자동적으로 적합하도록 칩내에서 발생되는 데이터로부터 제어기에 의해 기록될 수 있다. 상기 레지스터(561)는 이와 달리 컨트로러 또는 외부 소스에 의해 프로그래밍되는 비-휘발성 재-프로그래밍가능한 메모리일 수 있지만 이는 일반적으로 바람직하지 않다.

전압 발생기(539')의 일예의 주요 구성요소의 회로도가 도 9에 예시되어 있다. 전류 소스(571)는 램프 속도 제어 레지스터(561)의 콘텐츠에 의해 제어가능하다. 일형태로, 전류 소스(571)는 상이한 전류 레벨의 다수의 병렬 소스를 포함하며, 이는 램프 속도 레지스터 출력(563)의 비트 값에 의해 선택된다. 전류 소스(571)는 병렬 회로의 트랜지스터(573과 575)와 직렬로 연결된다. 상기 회로(573)에 연결된 트랜지스터(577)는 DAC(543)(도 5)의 아날로그 출력(546)을 수 신한다. 상기 회로(573)에서 나머지 트랜지스터들(579-582)은 전류 미러 회로의 소스 트랜지스터로서 역할을 한다. 상기 회로(575)의 트랜지스터들(585-588)은 전류 미러의 수신 트랜지스터들이다. 상기 트랜지스터(579-582)의 게이트들은 개별적으로 트랜지스터(579-582)의 게이트에 각각 연결된다.

미러 회로의 출력(591)은 전압 공급장치(Vpp)와 전압(V_BL)의 출력(527) 사이에 연결되는 트랜지스터(595)의 게이트에 연결된다. 이 출력 전압은 또한 전압 조절 피드백으로서 회로(575)의 부분인 트랜지스터(595)의 게이트에 연결된다. 출력 라인(591)과 그라운드 사이에 연결되는 다른 트랜지스터(597)는 라인(519)의 PROG 제어 신호에 연결되는 게이트를 구비한다. 트랜지스터(597)는 PROG 명령어가 수신될 때까지 출력(V_BL)을 대기 레벨, 이를 테면 제로 볼트로 유지시킨다. 일단 PROG가 수신되면, V_BL은 램프 속도(557)로 램핑하기 시작하며, 램프 속도는 레지스터(561)로부터 라인(563)의 비트에 의해 전류 소스(571)대해 선택되는 전류 레벨에 좌우한다(도 7). 상기 소스(571)로부터의 낮은 전류는 느린 램프 속도를 제공하며, 높은 전류는 높은 램프 속도를 제공한다. 비교기(523')는 선택된 비트 라인에 인가되는 전압(G_BL)이 V_BL과 같으며 동일한 램프 속도를 가짐을 보장한다.

본 발명의 다양한 양태들이 특성예의 실시예들과 관련하여 기술되었지만, 발명은 첨부된 청구범위의 범위내에서 보호되는 것으로 이해되어야 한다.

Claims

비휘발성 메모리를 작동시키는 방법에 있어서,

공통 워드라인들을 공유하며 메모리 셀의 최소 소거가능 그룹인, 하나 이상의 메모리셀 블럭들을 포함하는 다수의 메모리 유닛들을 각각 가지는 다중 면들을 구비한 비휘발성 메모리를 사용하는 단계; 및

공통면의 다중 유닛들의 동시 프로그래밍을 방지하면서 다수의 상기 유닛들을 동시에 프로그래밍하는 단계;

를 포함하는 것을 특징으로 하는 방법.
제1항에 있어서, 상기 동시 프로그래밍을 방지하는 단계 이전에, 상기 메모리 유닛들 중 다중 유닛들의 동시 프로그래밍에 대한 요구을 수신하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제2항에 있어서, 상기 방지 단계는,

상기 다중 유닛들 중 어느 것이라도 동일 면에 속하는지 결정하기 위해 상기 다중 유닛들을 비교하는 단계; 및

시간 순서대로 상기 동일 면에 속하는 상기 유닛들을 프로그래밍하는 단계;

를 포함하는 것을 특징으로 하는 방법.
제2항에 있어서, 상기 요구를 수신하는 단계 이전에, 동시 프로그램될 유닛들의 최대 수를 설정하는 단계를 더 포함하되, 상기 방지 단계는 동시에 프로그램될 상기 유닛들의 최대 수를 프로그램할 순서를 설정하는 단계를 포함하는 것을 특징으로 하는 방법.
제4항에 있어서, 상기 방지 단계는,

상기 순서를 설정하는 단계 이후에, 다중 유닛들 중 어느 것이라도 상기 동일한 면에 속하는지 결정하기 위해 상기 다중 유닛들을 비교하는 단계; 및

시간 순서대로 상기 동일 면에 속하는 유닛들을 프로그래밍하는 단계;

더 포함하는 것을 특징으로 하는 방법.
비휘발성 메모리를 작동시키는 방법에 있어서,

각각의 서브 어레이들은 다수의 독립 프로그램가능한 유닛들로 구성되고, 해당 서브 어레이내의 유닛들은 공통 워드 라인을 가지며, 워드라인들의 독립 세트를 각각 가지는 다수의 상기 서브 어레이들을 포함하는 비휘발성 메모리 셀 어레이를 사용하는 단계; 및

동일한 서브어레이내의 유닛들의 동시 프로그래밍을 방지하면서 다수의 상기 유닛들을 동시에 프로그래밍하는 단계;

를 포함하는 것을 특징으로 하는 방법.
제6항에 있어서, 상기 동시 프로그래밍을 방지하는 단계 이전에, 상기 유닛들 중 다중 유닛들의 동시 프로그래밍에 대한 요구를 수신하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제7항에 있어서, 상기 방지 단계는,

상기 다중 유닛들 중 어느 것이라도 상기 동일한 서브어레이의 일부를 형성하는지 결정하기 위해 상기 다중 유닛들을 비교하는 단계; 및

시간 순서대로 상기 동일 서브어레이의 일부를 형성하는 상기 유닛들을 프로그래밍하는 단계;

를 포함하는 것을 특징으로 하는 방법.
제7항에 있어서, 상기 요구를 수신하는 단계 이전에, 동시에 프로그램될 유닛들의 최대 수를 설정하는 단계를 더 포함하며, 상기 방지 단계는 동시에 프로그램될 상기 유닛들의 최대 수를 프로그램할 순서를 설정하는 단계를 포함하는 것을 특징으로 하는 방법.
제9항에 있어서, 상기 방지 단계는,

상기 순서를 설정하는 단계 이후에, 다중 유닛들 중 어느 것이라도 상기 동일한 서브어레이의 일부를 형성하는지 결정하기 위해 상기 다중 유닛들을 비교하는 단계; 및

시간 순서대로 상기 동일한 서브어레이의 일부를 형성하는 유닛들을 프로그래밍하는 단계;

를 포함하는 것을 특징으로 하는 방법.
복수의 워드라인들;

복수의 비트라인들;

각각의 제1 비트라인과 각각의 제1 워드라인에 각각 연결된 복수의 비휘발성 메모리 셀들로서, 제1 전압을 해당 셀이 연결된 각각의 제1 워드라인에 인가하고 제2 전압을 해당 셀이 연결된 각각의 제1 비트라인에 인가함으로써 정보가 상기 셀들 중 해당 셀에 저장되는 비휘발성 메모리 셀들; 및

상기 비트라인들 중 하나 이상에 연결된 비트라인 드라이버;

를 포함하며, 상기 비트라인 드라이버가 연결된 비트라인에 인가하는 전압을 상기 비트라인 드라이버가 변화시키는 속도(rate)가 설정되도록 조정가능한 것을 특징으로 하는 비휘발성 메모리 장치.
제11항에 있어서, 상기 속도는 외부에서 조정가능한 것을 특징으로 하는 비휘발성 메모리 장치.
제11항에 있어서, 상기 속도를 조정하는 제어기를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
제13항에 있어서, 상기 제어기는 메모리의 상기 제어기에 의해 검출된 데이터 에러 량에 응답하여 상기 속도를 조정하는 것을 특징으로 하는 비휘발성 메모리 장치.
제13항에 있어서, 상기 제어기는 해당 섹터가 프로그램되었던 횟수를 기반으로 상기 메모리의 해당 섹터에서 상기 속도를 조정하는 것을 특징으로 하는 비휘발성 메모리 장치.
제13항에 있어서, 상기 제어기는 상기 메모리의 작동 조건에 응답하여 상기 속도를 조정하는 것을 특징으로 하는 비휘발성 메모리 장치.
제16항에 있어서, 상기 작동 조건은 온도를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
다수의 워드 라인들;

다수의 비트 라인들;

정보는 제1전압을 해당 셀이 연결되는 개별 제1워드라인에 인가하고 제2전압을 해당셀이 연결되는 개별 제1비트라인에 인가함으로써 상기 셀들 중 해당하는 하나에 저장되며, 상기 개별 제1 비트라인 및 상기 개별 제1 워드라인에 각각 연결된 다수의 비휘발성 메모리 셀들; 및

일 범위의 전압들을 인가하기 위해 하나 이상의 상기 비트라인들에 연결된 비트라인 드라이버;를 포함하는 비휘발성 메모리를 작동시키는 방법에 있어서,

상기 비휘발성 메모리에서 하나 이상의 데이터 에러들을 검출하는 단계; 및

상기 비트 라인 드라이버가 상기 검출에 응답하여 그것이 연결되는 비트 라인에 인가중인 전압을 변화시키는 속도를 변경하는 단계;

를 포함하는 것을 특징으로 하는 방법.
제18항에 있어서, 상기 속도는 제조자에 의해 초기 값으로 설정되는 것을 특징으로 하는 방법.
제18항에 있어서, 상기 속도는 외부에서 변경되는 것을 특징으로 하는 방법.
제18항에 있어서, 상기 메모리 장치는 상기 속도를 변경하는 제어기를 더 포함하는 것을 특징으로 하는 방법.
제21항에 있어서, 상기 메모리 셀들은 다수의 섹터들로 분할되고 상기 속도는 각각의 상기 섹터들에서 독립적으로 변경되는 것을 특징으로 하는 방법.
제22항에 있어서, 상기 메모리 셀들은 다수의 섹터들로 분할되고 상기 속도 는 각각의 상기 섹터들에서 독립적으로 변경되는 것을 특징으로 하는 방법.
제23항에 있어서, 상기 속도는 각각의 상기 섹터들에서 주기 기반으로 변경되는 것을 특징으로 하는 방법.
제24항에 있어서, 상기 주기 기반은 상기 섹터가 기록되었던 횟수에 의해 결정되는 것을 특징으로 하는 방법.
복수의 워드라인들 및 상기 워드라인들과 교차하게 배향된 복수의 비트라인들을 포함하고 상기 워드라인들과 상기 비트라인들의 사이에 용량 결합(capacitive coupling)이 있는 비휘발성 메모리 시스템에서, 전압 펄스를 적어도 하나의 선택된 비트라인에 인가하는 방법에 있어서,

적어도 하나의 워드라인에서 유도되는 전류의 레벨을 제어하기 위해 상기 비트라인에 인가되는 전압 펄스의 상승 속도를 설정하는 단계를 포함하는 전압 펄스 인가 방법.
다수의 워드 라인들;

적어도 그 일부가 상기 다수의 워드 라인들의 적어도 한 그룹과 용량성 결합되는 다수의 비트 라인들; 및

상기 비트라인들의 적어도 하나 및 상기 워드 라인들의 하나에 개별적으로 연결된 다수의 비휘발성 메모리 셀들;을 포함하는 비휘발성 메모리를 작동시키는 방법에 있어서,

데이터는, 제1전압을 선택된 워드라인에 인가하고 제2전압을 상기 해당 수의 셀들이 연결되는 다수의 비트 라인들 중 적어도 일부에 인가하며 기준전압을 선택되지 않은 워드 라인들의 상기 그룹 중 나머지들에 인가하는 프로그래밍 작동시 상기 워드라인들 중 적어도 하나의 선택된 그룹에 연결되는 적어도 해당 수의 다수의 셀들에 동시에 기록되고,

선택되지 않은 상기 워드 라인들의 상기 나머지들에 연결된 그 메모리 셀들에 저장된 데이터를 교란시키는 것을 방지하는 방식으로 상기 해당 수의 셀들이 연결되는 다수의 비트 라인들 중 적어도 일부에 상기 제2전압의 펄스를 인가함으로써 상기 프로그래밍 작동을 이행하는 단계를 포함하는 것을 특징으로 하는 방법.
제27항에 있어서, 상기 제2전압의 펄스의 리딩 에지의 램프 속도는 선택되지 않은 상기 워드라인들 중 상기 나머지들로 유도되는 전압의 량을 제어하기 위해 선택되는 것을 특징으로 하는 방법.
제27항에 있어서, 제2전압의 펄스를 수신하는 다수의 비트 라인들의 수는 상기 프로그래밍 작동을 수행하기 위해 상기 펄스를 동시에 수신할 수 있는 수 이하인 것을 특징으로 하는 방법.