JPS63244499A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、高電圧パルスにより電気的にデータを書込む
ことが可能な不揮発性メモリを有する半導体装置に関す
る。

（従来の技術） ＥＥＦＲＯＭ等の不揮発性メモリにおいてはデータの書
込みのために、通常使用している電圧より高い高電圧パ
ルスを必要としている。この高電圧パルスは半導体装置
の外部から供給されるタイプと内部で生成するするタイ
プとがある。このなかでも内部で高電圧パルスを生成す
るタイプのものは、電源がひとつでよいため多く使用さ
れている。不揮発性メモリはフローティングゲートを有
し、高電圧を印加し、このフローティングゲートに電子
を注入することにより情報の保持を行なっている。

しかしながらフローティングゲートを有する不揮発性メ
モリの製造は技術的に困難な所が多く、特にフローティ
ングゲート下の酸化膜厚が安定しない。このため高電圧
パルスによるデータ書込み時に絶縁破壊や書込不良を起
こしたりして信頼性の点で問題があった。

ＥＥＰＲＯＭ等の不揮発性メモリは、電気的にデータを
書換えることができる。しかし、書込み回数を重ねてい
くと、フローティングゲート下の酸化膜にトラップされ
た電子の数が増加し、メモリとしての消去／書込特性が
低下してついには書込むことができなくなってしまう。

この書込可能回数は通常１万回が保障されている。

しかしながら、使用している不揮発性メモリに過去何回
書込みがおこなわれたかを知ることができないため、使
用限界に達しているものを依然として使用していたり、
まだ十分使えるのに交換してしまったりする等の問題が
あった。

一方データを処理する機能を有する半導体装置において
は、内部に種々のデータを格納しておくレジスタを有し
ている。これらレジスタの内容は頻繁に書換えられ、こ
の内容に基づいて所定の処理が実行されている。かかる
半導体装置を使用中に電源遮断が起きた場合には、半導
体装置内のレジスタの内容を保持しておかないと電源復
旧後に迅速な対応ができない。このため電源遮断後直ち
にレジスタの内容をどこかにセーブしておく必要がある
。

しかしながら、半導体装置の外部にセーブする場合には
、データ転送のために送り元アドレスの指定と送り先ア
ドレスの指定とが必要である。セーブすべきデータが多
量であったり、アドレスがとびとびであったりすると、
複数の転送命令が必要であり、転送に時間がかかり転送
ができなくなる場合があった。

（発明が解決しようとする問題点） このように従来は不揮発性メモリを有する半導体装置で
は、高電圧パルスによるデータ消去／書込みにより絶縁
破壊や書込不良を起こしやすく信頼性がない点や、書込
み回数が分らないため適切な交換時期が分らないという
点で問題があった。

また、データ処理機能を有する半導体装置では、例えば
電源遮断時のレジスタの内容のセーブが困難であるとい
う問題があった。

本発明は上記事情を考慮してなされたもので、信頼性が
あり、適切な交換時期がわかり、レジスタの内容セーブ
が簡単に行なえる半導体装置を提供することを目的とす
る。

［発明の構成］ （問題点を解決するための手段） 上記目的は、高電圧パルスにより電気的にデータを消去
／書込むことが可能な不揮発性メモリと、高電圧パルス
の特性を設定するための設定レジスタと、設定レジスタ
に設定された値に応じた特性の高電圧パルスを生成する
高電圧パルス生成手段とを備えたことを特徴とする半導
体装置によって達成される。

また上記目的は、高電圧パルスにより電気的にデータを
書込むことが可能な不揮発性メモリと、不揮発性メモリ
への書込み回数を計数するカウンタと、カウンタの計数
値を読出す読出手段とを備えたことを特徴とする半導体
装置によって達成される。

更に上記目的は、複数の揮発性メモリと、複数の揮発性
メモリとの間でデータを入出力して所定のデータ処理を
行なうデータ処理手段と、複数の揮発性メモリ中の所定
の揮発性メモリをバ・ツクアップするための不揮発性メ
モリと、所定の揮発性メモリに格納されたデータをそれ
ぞれ対応する不揮発性メモリにほぼ同時に書込み、不揮
発性メモリに書込まれたデータをそれぞれ対応する所定
の揮発性メモリにほぼ同時に読出す書込読出手段とを備
えたことを特徴とする半導体装置によって達成される。

（実施例） 本発明の第１の実施例による半導体装置を第１図に示す
。本実施例による半導体装置はＥＥＦＲＯＭ等のような
不揮発性メモリ素子である。電気的に書込みが可能なセ
ルがマトリック状に配列されたメモリアレイ１１には、
Ｙアドレスにより開閉するＹゲート１２が設けられてい
る。

アドレス信号はラッチ１２により一時的に保持される。

ラッチされたアドレス信号は、Ｘデコーダ１４、Ｙデコ
ーダ１５によりデコードされ、メモリアレイ１１中のあ
るセルを選択する。メモリアレイ１１との間のデータの
入出力は入力／出力バッファ１６によりなされる。書込
／読出制御回路１７は、入力／出力バッファ１６による
データの入出力を制御する。この書込／読出制御回路１
７には、この半導体装置自身が選択されていることを示
すチップ許可信号ＣＥ、入力／出力バッファ１６からデ
ータを出力することを示す出力バッファ許可信号ＯＥ、
メモリアレイ１１にデータを書込むことを示す書込許可
信号ＷＥが入力されている。プログラム電圧発生回路１
８は、メモリアレイ１１にデータを書込むときに用いら
れる高電圧パルスを生成する。本実施例のプログラム電
圧発生回路１８は、発生する高電圧パルスの特性を外部
から変更できる点に特徴がある。即ち、内部に高電圧パ
ルスの特性を設定するためのレジスタがあり、この設定
レジスタに外部からデータを書込むことができる。これ
はレジスタモードといい、通常のメモリモードとは異な
る動作をする。したがって、プログラム電圧発生回路１
８には、モード切換えのためのレジスタ／メモリ信号Ｒ
／Ｍが入力されている。

このプログラム電圧発生回路１８の詳細を第２図に示す
。書込みに必要な高電圧パルスはチャージポンプ回路１
８ａにより生成される。このチャージポンプ回路１８ａ
は、チャージポンプ駆動回路１８ｂからの駆動クロック
φ、φにより駆動される。チャージクロック生成回路１
８ｃは、チャージポンプ駆動回路１８ｂにチャージクロ
ックを供給する。これらの回路による高電圧パルスの特
性は、周波数設定レジスタ１８ｆ、基準電圧設定レジス
タ１８ｈ、パルス幅設定レジスタ１８ｊに設定されたデ
ータに基づいて定められる。これら設定レジスタ１８ｆ
、１８ｈ、１８ｊは内部データバス１８Ｎに接続され、
外部との間でデータを入出力できるようになっている。

これら設定レジスタ１８ｆ、１８ｈ、１８ｊの選択はデ
コーダ回路１８ｋからの信号でなされる。

高電圧パルスは第３図に示すような波形をしており、そ
の形状は、■セルに電子を注入させるための電圧を決定
する書込電圧値、■電子の注入時間を決定するパルス幅
値、■セルの絶縁破壊を保護する立上り／立下り時間値
という３つの要素により定められる。

周波数設定レジスタ１８ｆは、チャージクロック生成回
路１８ｃに接続され、第３図における立上り／立下り時
間値を調整する。

基準設定レジスタ１８ｈは、Ｄ／Ａ変換回路１８ｊに接
続されている。このＤ／Ａ変換回路１８ｊにより変換さ
れた設定基準電圧を、チャージポンプ回路１８ａの出力
電圧を分圧回路１８ｄにて分圧させた値と比較器１８ｅ
により比較し、その結果をチャージポンプ駆動回路１８
ｂにフィードバック制御させて、書込電圧値を調整する
。

パルス幅設定レジスタ１８ｊは、消去／書込制御回路１
８ｇに接続されている。この消去／書込制御回路１８ｇ
の出力信号をチャージクロック生成回路１８ｃに入力す
ることにより、高電圧パルスのパルス幅を調整する。

次に本実施例の動作を説明する。本実施例の動作は２つ
のモードに大別される。メモリアレイ１１にデータを書
込み、メモリアレイ１１からデータを読出す通常の少モ
リモードと、設定レジスタ１８ｆ、１８ｈ、１８ｊにデ
ータを書込み、設定レジスタ１８ｆ、１８ｈ、１８ｊか
らデータを読出すレジスタモードである。メモリモード
は、更にメモリ読出モードとメモリ書込モードに分けら
れ、レジスタモードも、更にレジスタ読出モードとメモ
リ書込モードに分けられる。これら４つのモードは第４
図に示すように、チップ許可信号信号の値（「０」、「
１」）により選択される。

レジスタ書込モードにおいては、設定レジスタ１８ｆ、
１８ｈ、１８ｊに所定の設定値を書込む。

設定値はデータ信号として入力され、設定レジスタ１８
ｆ、１８ｈ、１８ｊのいずれに書込むかはアドレス信号
により定められる。

レジスタ続出モードにおいては、設定レジスタ１８ｆ、
１８ｈ、１８ｊの設定値を読出す。読出された設定値は
データ信号として出力され、設定レジスタ１８ｆ、１８
ｈ、１８ｊのいずれから読出すかはアドレス信号により
定められる。

メモリ書込モードでは、メモリアレイ１１にデータが書
込まれるが、この時の高電圧パルスは、設定レジスタ１
８ｆ、１８ｈ、１８ｊの設定値により決定された特性で
ある。

以上の通り本発明によれば、書込み用の高電圧パルスの
特性を外部から決めることができるから、最適な条件で
書込み動作が行われるように定めることができ、信頼性
を向上させることができる。

次に本発明の第２の実施例による半導体装置を第５図に
示す。本実施例の半導体装置は、揮発性メモリであるＲ
ＡＭアレイ２１に対して同じ容量の不揮発性メモリであ
るＥＥＰＲＯＭアレイ２４が設けられた不揮発性半導体
記憶装置（Ｎ０Ｎ−ＶＯＬＡＴＩＬＥ　ＲＡＭ）である
。通常のデータアクセスはＲＡＭアレイ２１に対して行
われ、必要に応じてＲＡＭアレイ２１の内容をＥＥＰＲ
ＯＭアレイ２４にセーブするものである。ＲＡＭアレイ
２１への通常の書込／読出制御は、書込／読出制御回路
２３によりなされる。この書込／読出制御回路２３に−
は、チップ許可信号ＣＥ、出力バッファ許可信号ＯＥ、
書込許可信号ＷＥが入力している。

アドレス信号とデータ信号はアドレスバッファデータラ
ッチバッファ回路２２に入力される。またこのアドレス
バッファデータラッチバッファ回路２２には、また通常
のメモリへのアクセス動作モードと後述するカウンタ２
６への動作モードとを区別するためのメモリ／カウンタ
信号Ｍ／Ｃが入力している。アレイ制御回路２５はＲＡ
Ｍアレイ２１に格納されたデータをＥＥＰＲＯＭアレイ
２４に退避（セーブ）したり、呼出したりする制御を行
なう。このアレイ制御回路２５には、ノンボラタイル許
可信号ＮＥが入力している。

カウンタ２６は、ＲＡＭアレイ２１からＥＥＰＲＯＭア
レイ２４への書込み回数を計数するものである。このカ
ウンタ２６の内容をセーブするためにＥＥＰＲＯＭアレ
イ２７が設けられている。ＥＥＰＲＯＭアレイ２４．２
７への退避命令がなされると、カウンタ２６は１だけカ
ウントアツプしたのち、ＲＡＭアレイ２１とカウンタ２
６の内容はＥＥＰＲＯＭアレイ２４．２７に書込まれて
退避される。

第６図にカウンタ２６とその周辺回路を詳細に示す。カ
ウンタ２６は本実施例では２４ビツトとし、３つの８ビ
ットカウンタ２６ａ、２６ｂ。

２６ｃで構成されている。このビット数はこの半導体装
置に許される書込回数により定められる。

これら８ビットカウンタ２６ａ、２６ｂ、２６ｃは直列
に接続されている。８ビツトカウンタ２６ａの計数入力
端は、ＲＡＭアレイ２１の情報をＥＥＰＲＯＭアレイ２
４に退避するときに生成されるプログラム信号ＰＲＧが
アレイ制御回路２５から入力される。８ビツトカウンタ
２６ａの最上位桁の出力は次の段の８ビツトカウンタ２
６ｂの計数入力端に入力され、同様に８ビツトカウンタ
２６ｂの最上位桁の出力は次の栖の８ビツトカウンタ２
６ｃの計数入力端に入力されている。これら８ビツトカ
ウンタ２６　ａｓ　２６　ｂ。

２６ｃは内容を読出すため内部バス２８に接続されてい
る。また８ビットカウンタ２６ａ、２６ｂ。

２６ｃはそれぞれ同じ８ビツトのＥＥＰＲＯＭ２７ａ、
　２７　ｂ、　２７　ｃに接続されている。なお、８ビ
ットカウンタ２６ａ、２６ｂ、２６ｃの選択はアドレス
信号によりなされる。また、外部からこれら８ビツトカ
ウンタ２６　ａ　％　２６　ｂ　ｓ　２６　ｃのリセッ
トも可能である。

第７図に８ビツトカウンタ２６ａの詳細を示す。

−桁はＤフリップフロップ２６１ａ、２６１ｂ。

・・・により構成されている。これらＤフリップフロッ
プ２６１ａ、２６１ｂ、・・・は直列接続されている。

Ｄフリップフロップ２６１ａの入力端Ｋにはプログラム
信号ＰＲＧが、ＮＡＮＤゲート２６５、インバータ２６
７を介して入力されている。Ｄフリップフロップン２６
１ａ、２６１ｂ、・・・のリセット入力端Ｒにはリセッ
ト信号とカウンタ選択信号が入力されたＮＡＮＤゲート
２６２の出力信号が入力される。ＮＡＮＤゲート２６２
の出力はインバータ２６６を介してＮＡＮＤゲート２６
５に入力されている。リード信号とカウンタ選択信号は
ＮＡＮＤゲート２６３に入力され、このＮＡＮＤゲート
２６３の出力信号によりゲート２６４ａ。

２６４ｂ、・・・は開き、各Ｄフリップフロップ２６１
ａ、２６１ｂ、・・・の出力端Ｑからの信号ＱＯ１Ｑｌ
・・・が外部に出力される。Ｄフリップフロップ２６１
ａ、２６１ｂ、・・・にはそれぞれＥＥＰＲＯＭセル２
７１ａ、２７１ｂ、−・・が設けられている。

第８図にはＥＥＰＲＯＭセル２７１ａがＤフリップフロ
ップ２６１ａ、にどのように接続されているかを示して
いる。図示の通り、Ｅ　Ｅ　Ｐ　ＲＯＭ２７１ａが転送
ゲート２６８を介してＤフリップフロップ２６１ａと接
続されている。転送ゲート２６８には転送信号が入力さ
れている。

ＥＥＰＲＯＭセル２７１ａには内容を消去するための消
去信号と、書込むための書込信号が入力されている。

次に本実施例の動作を説明する。製造直後にカウンタ２
６をリセットした後、ＥＥＰＲＯＭアレイ２７にカウン
タ２６の内容をセーブしておく。

その後は通常のように使用し、必要に応じてＲＡＭアレ
イ２１の内容をＥＥＰＲＯＭアレイ２４にセーブしてお
く。セーブの度に、カウンタ２６は１カウントアツプし
て、そのカウント内容をＥＥＰＲＯＭアレイ２７に同じ
くセーブしておく。このようにしておくことにより、現
在この半導体装置で何回書込みが行なわれたかを、カウ
ンタ２６の内容を読出すことにより知ることができる。

このように本実施例によれば、ＥＥＰＲＯＭへの書込み
回数がカウントされ、その回数をいつでも読出すことが
できるので、適切な時期にＥＥＰＲＯＭを交換すること
ができ、無駄がない、本発明の第３の実施例による半導
体装置を第９図に示す。本実施例の半導体装置は、デー
タ処理機能を有するいわゆるマイクロプロセッサである
。

演算回路（ＡＬＵ）３０の入力側にはアキュムレークラ
ツチ３１とテンポラリレジスタ３２が設けられており、
出力側にはアキュムレータ３３とフラッグレジスタ３４
とが設けられている。また演算回路（ＡＬＵ）３１の演
算結果は内部バス５０にも出力されている。この内部バ
ス５０にはレジメタ群３５が接続されている。このレジ
スタ群３５は、テンポラリレジスタ、Ｂ−レジスタ、Ｃ
−レジスタ、Ｄ−レジスタ、Ｅ−レジスタ、■−レリス
タ、Ｌ−レジスタ、スタックポインタ、プログラムカウ
ンタ、アドレスラッチ、インクリメンタ／ディクリメン
タから構成されている。またこのレジスタ群３５にはア
ドレスバッファ３６とアドレスバッファ／データラッチ
バッファ３７が接続され、外部とのアドレス信号、デー
タ信号の入出力を行なう。このマイクロプロセッサへの
命令はインストラクションレジスタ３９に格納される。

格納された命令は、インストラクションデコーダマイン
サイクルデコーダ４０によりデコードされ、その結果は
タイミング制御回路４１に出力される。タイミング制御
回路４］は種々の制御信号を人出力する。一方、割込信
号は割込制御回路４６により割込みマスクレジスタ３８
を参照して受付けるか否か判断される。受付けられると
割込制御回路４６で割込制御される。

本実施例の半導体装置は各レジスタやラッチの内容をセ
ーブするためのＥＥＰＲＯＭが設けられている点に特徴
がある。電源遮断等の緊急時にセーブしておく必要があ
る内容を保持しているレジスタやラッチにＥＥＰＲＯＭ
が設けられている。

即ち、テンポラリレジスタ３２、アキュムレータ３３、
フラッグレジスタ３４、レジスタ群３５、割込みマスク
レジスタ３８の内容を保持するために、それぞれＥＥＰ
ＲＯＭ３２Ｅ、３３Ｅ。

３４Ｅ、３５Ｅ、３８Ｅが設けられている。

各レジスタ、ラッチとそれに設けられたＥＥＰＲＯＭの
詳細を第１０図に示す。第１０図（ａ）はレジスタやメ
モリのような素子の場合を示している。レジスタ３５と
ＥＥＰＲＯＭ３．５Ｅが転送ゲート３５ａを介して結合
されている。レジスタ３５には、情報を保持するため入
力端と出力端が互いに接続されたインバータ３５１．３
５２が設けられ、これらインバータ３５Ｌ　３５２とビ
ットラインＢＬ、ＢＬは、ワードラインＷＬにより開閉
されるトランスファゲート３５３．３５４を介して接続
されている。転送ゲート３５ａはレジスタ３５のインバ
ータ３５１．３５２の一方の側に接続され、転送信号に
より開閉される。

第１０図（ｂ）はラッチのような素子の場合を示してい
る。アキュムレータ３３とＥＥＰＲＯＭ３３Ｅが転送ゲ
ート３３ａを介して結合されている。アキュムレータ３
３には、情報をラッチするため、直列接続されたインバ
ータ３５１．３５２の入力端と出力端間に、反転ラッチ
信号を制御入力とするゲート３３３が接続されている。

インバータ３５２の入力端にはラッチ信号を制御入力と
するゲート３３４が接続されている。転送ゲート３３ａ
はインバータ３３２の入力端に接続され、転送信号によ
り開閉される。

本実施例では第２の実施例と同様に各レジスタやラッチ
から各ＥＥＰＲＯＭへの書込回数をカウントする書込カ
ウンタ回路４４が設けられている。

この書込カウンタ回路４４にも内容をセーブするための
ＥＥＰＲＯＭ４４Ｅが設けられている。これら書込カウ
ンタ回路４４とＥＥＰＲＯＭ４４Ｅの回路構成の詳細は
第２の実施例で第６図乃至第８図に示したものと同様で
ある。また本実施例には書込フラグ４５が設けられてい
る。この書込フラグ４５はＥＥＰＲＯＭへの退避が行わ
れたか否かを示すものであり、退避時にフラグをたてる
。

また本実施例は第１の実施例と同様に ＥＥＦＲＯＭへの書込み用の高電圧パルスの特性を外部
から設定できる。ＥＥＰＲＯＭの書込／読出を制御する
ＥＥＰＲＯＭ書込／読出制御回路４４が設けられている
。このＥＥＰＲＯＭ書込／読出制御回路４４には、外部
から設定されたデータにより高電圧パルスが生成するこ
とができるプログラム電圧発生回路４３が設けられてい
る。このプログラム電圧発生回路４３の回路構成の詳細
は第１の実施例で第２図に示したものと同様である。

次に本実施例の動作について説明する。通常はマイクロ
プロセッサとして動作している。電源遮断等の緊急事態
が生ずると、その割込信号が割込制御回路４６に入力す
る。割込制御回路４６は、これを受付けるか否か割込み
マスクレジスタ３８により判断する。受付けが決定され
るとタイミング制御回路４１に割込み要求をだす。タイ
ミング制御回路４］は定められたタイミングで応答し、
プログラムの制御をその割込処理プログラムに移すため
に、その先頭アドレスを出力する。割込みプログラム中
のＥＥＰＲＯＭへの退避命令が実行されると、書込カウ
ンタ回路４４を１カウントアツプし、書込フラグ４５を
立てた後、 ＥＥＰＲＯＭ書込／読出制御回路４４に書込指示をする
。ＥＥＰＲＯＭ書込／読出制御回路４４は、プログラム
電圧発生回路４３により定められた特性の高電圧パルス
を用いて、各レジスタやラッチの内容をそれぞれに設け
られたＥＥＰＲＯＭに退避する。

電源が回復すると回復後のスタートプログラムを実行す
る。このスタートプログラムでは書込フラグ４５の内容
を見てＥＥＰＲＯＭへの退避を行ったか否かを判断し、
退避されている場合にはＥＥＰＲＯＭから各レジスタや
ラッチにその内容を呼出し、情報復旧を図る。情報復旧
後は通常の動作を行なう。

このように本実施例によれば、レジスタやラッチに情報
セーブ用のＥＥＰＲＯＭが設けられているから、電源遮
断等が起きてもＥＥＰＲＯＭの書込みを単一命令で短時
間で実行でき、 ＥＥＰＲＰＭからの呼出しも単一命令で短時間で実行で
き、電源回復後に情報復旧を簡単にすることができる。

また書込みも最適な高電圧パルスで行なうことができ、
書込み回数についても外部から知ることができる。

本発明は上記実施例に限らず種々の変形が可能である。

例えば第１の実施例に第２の実施例のようなＥＥＰＲＯ
Ｍへの書込回数をカウントする回路を設けてもよい。ま
た逆に第２の実施例に第１の実施例のようなプログラム
電圧発生回路を設は高電圧パルスの特性を外部から設定
できるようにしてもよい。また第３の実施例に示したマ
イクロプロセッサは一例であって、いかなるタイプのマ
イクロプロセッサ等のデータ処理装置にも本発明を適用
できる。

［発明の効果］ 以上の通り本発明によれば、書込み用の高電圧パルスの
特性を外部から設定することかできるので、最適な特性
の高電圧パルスにより書込むことにより不揮発性メモリ
を信頼性を高めることができる。また、不揮発性メモリ
への書込み回数を記憶できるので、適切な時期に交換す
ることができる。更に、データ処理機能を有する半導体
装置の各レジスタやラッチに対して退避用の不揮発性メ
モリを設けたので、電源遮断等の緊急時にも情報を退避
することができ、電源復旧後にも迅速に再稼働すること
ができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例による半導体装置のブロ
ック図、第２図は同半導体装置のプログラム電圧発生回
路の詳細構成を示すブロック図、第３図は同プログラム
電圧発生回路により発生される高電圧パルスの波形図、
第４図は同半導体装置の動作モードを示す図、第５図は
本発明の第２の実施例による半導体装置のブロック図、
第６図、第７図、第８図は同半導体装置のカウンタの詳
細な構成を示すブロック図、第９図は本発明の第３の実
施例による半導体装置のブロック図、第１０図は同半導
体装置における各レジスタ、ラッチとそれに設けられた
ＥＥＰＲＯＭの詳細を示す図である。 １１・・・メモリセル、１２・・・Ｙゲート回路、１３
・・・ラッチ、１４・・・Ｘデコーダ、１５・・・Ｙデ
コーダ、１６・・・入力／出力バッファ、１７・・・書
込／読出制御回路、１８・・・プログラム電圧発生回路
、２１・・・ＲＡＭアレイ、２２・・・アドレスバッフ
ァデータラッチバッファ回路、２３・・・書込／読出制
御回路、２４・・・ＥＥＰＲＯＭアレイ、２５・・・ア
レイ制御回路、２６・・・カウンタ、２７・・・ＥＥＰ
ＲＯＭアレイ、３０・・・演算回路（ＡＬＵ）　、３１
・・・アキュムレークラツチ、３２・・・テンポラリレ
ジスタ、３３・・・アキュムレータ、３４・・・フラッ
グレジスタ、３５・・・レジスタ群、３６・・・アドレ
スバッファ、３７・・・アドレスバッファ／データラッ
チバッファ、３８・・・割込みマスクレジスタ、３９・
・・インストラクションレジスタ、４０・・・インスト
ラクションデコーダマシンサイクルデコーダ、４１・・
・タイミング制御回路、４２・・・ＥＥＰＲＯＭ書込／
読出制御回路、４３・・・プログラム電圧発生回路、４
４・・・書込カウンタ回路、４５・・・書込フラグ、４
６・・・割込み制御回路。 出願人代理人　　佐　　藤　　−雄 脈 （（１’） （ｂ） 第１０図 手続補正書動式） ％式％ １、事件の表示 昭和６２年特許願　第７９１７４号 ２、発明の名称 半導体装置 ３、補正をする者 事件との関係　　特許出願人 （３０７）　　株式会社東芝 ４、代　理　人　（郵便番号１００） 昭和６２年６月３日 （発送日　昭和６２年６月３０日） ６、補正の対象 図　　面 ７、補正の内容

Claims (1)

1. 【特許請求の範囲】 １、高電圧パルスにより電気的にデータを書込むことが
   可能な不揮発性メモリと、 前記高電圧パルスの特性を設定するための設定レジスタ
   と、 前記設定レジスタに設定された値に応じた特性の高電圧
   パルスを生成する高電圧パルス生成手段と を備えたことを特徴とする半導体装置。 ２、特許請求の範囲第１項記載の半導体装置において、 前記設定レジスタには、前記高電圧パルスの電圧値、パ
   ルス幅値、立上り／立下り時間値を設定することを特徴
   とする半導体装置。 ３、高電圧パルスにより電気的にデータを書込むことが
   可能な不揮発性メモリと、 前記不揮発性メモリへの書込み回数を計数するカウンタ
   と、 前記カウンタの計数値を読出す読出手段と を備えたことを特徴とする半導体装置。 ４、特許請求の範囲第３項記載の半導体装置において、 複数の揮発性メモリを更に備え、前記不揮発性メモリは
   前記揮発性メモリをバックアップしていることを特徴と
   する半導体装置。 ５、特許請求の範囲第３項または第４項記載の半導体装
   置において、 前記高電圧パルスの特性を設定するための設定レジスタ
   と、 前記設定レジスタに設定された値に応じた特性の高電圧
   パルスを生成する高電圧パルス生成手段と を更に備えたことを特徴とする半導体装置。 ６、特許請求の範囲第５項記載の半導体装置において、 前記設定レジスタには、前記高電圧パルスの電圧値、パ
   ルス幅値、立上り／立下り時間値を設定することを特徴
   とする半導体装置。 ７、複数の揮発性メモリと、 前記複数の揮発性メモリとの間でデータを入出力して所
   定のデータ処理を行なうデータ処理手段と、 前記複数の揮発性メモリ中の所定の揮発性メモリをバッ
   クアップするための不揮発性メモリと、前記所定の揮発
   性メモリに格納されたデータをそれぞれ対応する不揮発
   性メモリにほぼ同時に書込み、前記不揮発性メモリに書
   込まれたデータをそれぞれ対応する所定の揮発性メモリ
   にほぼ同時に読出す書込読出手段と を備えたことを特徴とする半導体装置。 ８、特許請求の範囲第７項記載の半導体装置において、 前記不揮発性メモリにデータを書込むための高電圧パル
   スの特性を設定する設定レジスタと、前記設定レジスタ
   に設定された値に応じた特性の高電圧パルスを生成する
   高電圧パルス生成手段と を更に備えたことを特徴とする半導体装置。 ９、特許請求の範囲第７項または第８項記載の半導体装
   置において、 前記設定レジスタには、前記高電圧パルスの電圧値、パ
   ルス幅値、立上り／立下り時間値を設定することを特徴
   とする半導体装置。 １０、特許請求の範囲第７項乃至第９項のいずれかに記
   載の半導体装置において、 前記不揮発性メモリへの書込み回数を計数するカウンタ
   と、 前記カウンタの計数値を読出す読出手段と を更に備えたことを特徴とする半導体装置。