KR100878543B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR100878543B1
KR100878543B1 KR1020030017737A KR20030017737A KR100878543B1 KR 100878543 B1 KR100878543 B1 KR 100878543B1 KR 1020030017737 A KR1020030017737 A KR 1020030017737A KR 20030017737 A KR20030017737 A KR 20030017737A KR 100878543 B1 KR100878543 B1 KR 100878543B1
Authority
KR
South Korea
Prior art keywords
region
impurity diffusion
layer
diffusion region
semiconductor device
Prior art date
Application number
KR1020030017737A
Other languages
English (en)
Other versions
KR20030082372A (ko
Inventor
아사노유지
가토우모리오
세토야마다카오
후쿠시마도시히코
나츠아키가즈히로
Original Assignee
후지쯔 가부시끼가이샤
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤, 샤프 가부시키가이샤 filed Critical 후지쯔 가부시끼가이샤
Publication of KR20030082372A publication Critical patent/KR20030082372A/ko
Application granted granted Critical
Publication of KR100878543B1 publication Critical patent/KR100878543B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/02016—Circuit arrangements of general character for the devices
    • H01L31/02019—Circuit arrangements of general character for the devices for devices characterised by at least one potential jump barrier or surface barrier
    • H01L31/02024—Position sensitive and lateral effect photodetectors; Quadrant photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/763—Polycrystalline semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/1446—Devices controlled by radiation in a repetitive configuration

Abstract

본 발명은 서로 반대 도전형을 갖는 2개의 불순물 확산 영역 사이의 기생 용량을 저감시키는 것이 가능한 반도체 장치를 제공하는 것을 과제로 한다.
표층부가 제1 도전형의 반도체로 이루어지는 베이스 기판 위에 제1층이 형성되어 있다. 제1층은 베이스 기판의 표층부보다도 고저항의 반도체로 형성되어 있다. 제1층 표면의 일부 영역에 제2 도전형의 제1 불순물 확산 영역이 형성되어 있다. 제1 불순물 확산 영역은 베이스 기판의 표면까지는 이르고 있지 않다. 제1 불순물 확산 영역으로부터, 면내 방향으로 어느 정도의 간격을 두고, 제1층 내에 제1 도전형의 제2 불순물 확산 영역이 배치되어 있다. 제2 불순물 확산 영역은 베이스 기판의 표면까지 이른다. 제1 불순물 확산 영역과 제2 불순물 확산 영역 사이에 분리 영역이 배치되어 있다. 분리 영역은 제1층에 형성된 홈 및 홈의 내부의 적어도 일부의 영역에 배치된 유전체 재료로 이루어진다.

Description

반도체 장치{SEMICONDUCTOR DEVICE WITH REDUCED PARASITIC CAPACITANCE BETWEEN IMPURITY DIFFUSION REGIONS}
도 1은 제1 실시예에 의한 수광 소자의 평면도.
도 2는 제1 실시예에 의한 수광 소자의 단면도.
도 3은 제1 실시예에 의한 수광 소자의 트렌치 측면에 있어서의 깊이 방향의 불순물 농도 분포를 도시하는 그래프.
도 4는 제1 실시예에 의한 수광 소자의 트렌치와 분리 영역의 접합 부분의 단면도.
도 5는 제2 실시예에 의한 수광 소자의 평면도.
도 6은 제3 실시예에 의한 수광 소자의 평면도.
도 7은 제4 실시예에 의한 수광 소자의 평면도.
도 8은 제5 실시예에 의한 수광 소자의 평면도.
도 9는 제6 실시예에 의한 수광 소자의 평면도.
도 10a 및 도 10b는 제1 실시예에 의한 수광 소자와 바이폴라 트랜지스터를 집적한 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 10c 및 도 10d는 제1 실시예에 의한 수광 소자와 바이폴라 트랜지스터를 집적한 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 10e는 제1 실시예에 의한 수광 소자와 바이폴라 트랜지스터를 집적한 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 10f는 제1 실시예에 의한 수광 소자와 바이폴라 트랜지스터를 집적한 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 10g는 제1 실시예에 의한 수광 소자와 바이폴라 트랜지스터를 집적한 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 11a 및 도 11b는 종래의 수광 소자의 단면도.
<도면의 주요부분에 대한 부호의 설명>
1a∼1d : 캐소드 영역
2, 6, 42 : 트렌치
3 : 분리 영역
4a∼4d : 개구
5 : 애노드 인출 영역
10 : p형 실리콘 기판
11 : p형 고농도층
12 : p형 에피택셜층
13 : n형 에피택셜층
15 : 필드 산화막
16 : 반사 방지막
18 : 산화 실리콘막
19 : 매립 부재
20 : n 채널 스톱 확산 영역
25 : n 채널 스톱 확산 영역
30 : p 채널 스톱 확산 영역
31, 32 : n형 매립 확산 영역
33 : p형 매립 확산 영역
35 : p형 웰
40 : 마스크 패턴
41a, 41b : 활성 영역
43 : n형 콜렉터 영역
45 : 다결정 실리콘막
46 : 제1층째의 층간 절연막
47, 48 : 내부 베이스
49, 50 : 외부 베이스
51, 52 : 에미터
55 : 제1층째의 알루미늄 전극
56 : 제2층째의 알루미늄 전극
60 : 제2층째의 층간 절연막
61 : 커버막
본 발명은 반도체 장치에 관한 것으로, 특히 반도체 기판 내에 형성된 2개의 불순물 확산 영역 사이의 기생 용량을 저감시킬 수 있는 반도체 장치에 관한 것이다.
도 11a에, 수광 소자의 일종인 포토다이오드의 단면도를 도시한다. p형 실리콘 기판(100)의 표면 상에, n형 실리콘으로 이루어지는 에피택셜층(101)이 형성되어 있다. n형 에피택셜층(101)의 표면 상에 필드 산화막(102)이 형성되어, 복수의 활성 영역이 구획되어 있다.
하나의 활성 영역(도 11a 중앙의 활성 영역) 내에, 서로 어느 정도의 간격을 두고 복수의 n형 캐소드 영역(103)이 형성되어 있다. 인접하는 2개의 캐소드 영역(103) 사이에, p형의 분리 영역(104)이 형성되어 있다. 캐소드 영역(103) 및 분리 영역(104)이 배치된 활성 영역의 표면이 반사 방지막(105)으로 덮여 있다.
캐소드 영역(103)이 형성된 활성 영역에 인접하는 활성 영역(도 11a의 좌단 및 우단의 활성 영역)에, p형의 애노드 인출 영역(106)이 형성되어 있다. 애노드 인출 영역(106)의 저면은 p형 실리콘 기판(100)까지 이르고 있다.
캐소드 영역(103)과 p형 실리콘 기판(100)이, 포토다이오드를 구성한다. 이 포토다이오드에서는 p형 실리콘 기판(100)이 애노드로서 작용한다.
포토다이오드는 광전 변환 기능을 갖는 광 센서로서 DVD나 CD 등의 광 디스크 장치로 대표되는 광전 변환 기기에 구비되는 광 픽업에 널리 사용되고 있다. 광 디스크 장치에서는, 레이저광의 단파장화와 더불어, 수광 소자의 동작 속도의 고속화가 요구되고 있다. 안정적인 고속 동작을 실현하기 위해서, 수광 소자 내의 각종 기생 용량의 저감 및 누설 전류의 저감이 요구되고 있다.
도 11a에 도시한 수광 소자에서는, 캐소드 영역(103)과 그 이웃에 배치된 애노드 인출 영역(106) 사이의 기생 용량, 캐소드 영역(103)과 p형 실리콘 기판(100) 사이의 기생 용량 및 캐소드 영역(103)과 분리 영역(104) 사이의 기생 용량이 존재한다. 안정적인 고속 동작을 확보하기 위해서, 이들 기생 용량을 저감시킬 것이 요구된다.
도 11b에 일부의 기생 용량의 저감을 도모한 종래의 수광 소자의 단면도를 도시한다. 캐소드 영역(103)과 애노드 인출 영역(106) 사이에, 필드 산화막(102)을 관통하여, p형 실리콘 기판(100)의 표층부까지에 이르는 트렌치(108)가 형성되어 있다. 트렌치(108)의 측면 및 저면 상에 산화 실리콘막이 형성되고, 트렌치(108) 내에 다결정 실리콘이 매립되어 있다.
p형 실리콘 기판(100) 및 n형 에피택셜층(101) 중 트렌치(108)에 접하는 영역에, p형 불순물이 고농도로 주입된 p형 고농도 영역(109)이 형성되어 있다. p형 고농도 영역(109)은 트렌치(108)의 저면을 통해 흐르는 누설 전류의 발생을 방지한다.
트렌치(108)의 측면 상에, 실리콘보다도 유전률이 낮은 산화 실리콘으로 이루어지는 박막이 형성되어 있기 때문에, 캐소드 영역(103)과 애노드 인출 영역(106) 사이의 기생 용량이 저감된다.
도 11b에 도시한 수광 소자에서는, 캐소드 영역(103)과 애노드 인출 영역(106) 사이의 기생 용량은 저감되지만, 캐소드 영역(103)과 p형 실리콘 기판(100) 사이의 기생 용량 및 캐소드 영역(103)과 분리 영역(104) 사이의 기생 용량은 저감되지 않는다.
또, 트렌치(108)의 주위에 p형 고농도 영역(109)이 형성되어 있기 때문에, 캐소드 영역(103)과 p형 고농도 영역(109) 사이에 새로운 기생 용량이 발생한다.
본 발명의 목적은 서로 반대 도전형을 갖는 2개의 불순물 확산 영역 사이의 기생 용량을 저감시키는 것이 가능한 반도체 장치를 제공하는 것이다.
본 발명의 한 관점에 의하면, 적어도 표층부가 제1 도전형의 반도체로 이루어지는 베이스 기판과, 상기 베이스 기판 위에 형성되어, 상기 베이스 기판의 표층부보다도 고저항의 반도체로 이루어지는 제1층과, 상기 제1층 표면의 일부 영역에 형성되어, 상기 제1 도전형과는 반대의 제2 도전형의 불순물이 도핑되며, 상기 베이스 기판의 표면까지는 이르지 않는 제1 불순물 확산 영역과, 상기 제1 불순물 확산 영역으로부터, 면내 방향으로 어느 정도의 간격을 두고 상기 제1층 내에 배치되며, 상기 베이스 기판의 표면까지 이르는 제1 도전형의 제2 불순물 확산 영역과, 상기 제1 불순물 확산 영역과 제2 불순물 확산 영역 사이에 배치되며, 상기 제1층에 형성된 홈 및 이 홈의 내부의 적어도 일부 영역에 배치된 유전체 재료로 이루어지는 제1 분리 영역을 갖는 반도체 장치가 제공된다.
제1 불순물 확산 영역과 베이스 기판 사이에, 고저항의 제1층이 배치되어 있다. 이 때문에, 제1 불순물 확산 영역과 베이스 기판 사이의 기생 용량의 저감을 도모할 수 있다. 또, 제1 분리 영역을 구성하는 홈 내에 유전체 재료가 배치되어 있기 때문에, 제1 불순물 확산 영역과 제2 불순물 확산 영역 사이의 기생 용량의 저감을 도모할 수 있다.
도 1에, 본 발명의 제1 실시예에 의한 반도체 수광 소자의 평면도를 도시한다. 반도체 기판의 표층부에, 정방형의 외주를 따른 평면 형상을 갖는 트렌치(2)가 배치되어 있다. 트렌치(2)에 의해 구획되는 정방형의 서로 대향하는 2변의 중심끼리를 분리 영역(3)이 접속하여, 트렌치(2)의 내측을 4개의 영역으로 구분하고 있다. 분리 영역(3)의 선단은 트렌치(2)의 측면에 맞닿고 있다.
분리 영역(3)에 의해 구분된 4개의 영역 내에, 각각 캐소드 영역(1a∼1d)이 배치되어 있다. 각 캐소드 영역(1a∼1d)은 트렌치(2) 및 분리 영역(3)으로부터 어느 정도의 거리를 이격하여 배치되어 있다. 캐소드 영역(1a∼1d) 및 분리 영역(3)의 표면이 이후 설명하는 것과 같이 반사 방지막으로 덮여 있다. 이 반사 방지막에, 캐소드 영역(1a∼1d)에 대응하여, 각각 전극 인출용의 개구(4a∼4d)가 형성되어 있다. 개구(4a∼4d)는 각각 캐소드 영역(1a∼1d) 내에 배치되어 있다.
트렌치(2)의 외측을, 애노드 인출 영역(5)이 둘러싸고 있다. 또한, 애노드 인출 영역(5)의 외측을, 또 하나의 트렌치(6)가 둘러싸고 있다.
도 2에, 도 1의 일점 쇄선(A2-A2)에 있어서의 단면도를 도시한다. 불순물 농도 1×1014∼1×1018 cm-3의 p형 실리콘 기판(10)의 표층부에 p형 불순물을 도핑함으 로써, 농도 피크가 약 1×1017 cm-3가 되는 p형 고농도층(11)이 형성되어 있다. p형 고농도층(11) 위에, 두께 약 10∼20 μm, 표면측의 p형 불순물 농도가 1×1014 cm-3이하인 p형 에피택셜층(12)이 형성되어 있다. 또한, p형 에피택셜층(12) 위에, 불순물 농도 약 5×1015 cm-3, 두께 0.8∼2 μm의 n형 에피택셜층(13)이 형성되어 있다.
n형 에피택셜층(13)의 표면에 필드 산화막(15)이 형성되어, 복수의 활성 영역이 구획되어 있다.
도 2 중앙의 활성 영역의 n형 에피택셜층(13) 내에, n형의 캐소드 영역(1a 및 1b)이 형성되어 있다. 또, 도 2에는 나타나 있지 않지만, 도 1에 도시한 바와 같이, 캐소드 영역(1c 및 1d)도 이 활성 영역 내에 형성되어 있다. 활성 영역(1a∼1d)은 인이 첨가된 n형의 불순물 확산 영역이며, 그 불순물 농도는 1×1015∼1×1020 cm-3이다. 캐소드 영역(1a∼1d)은 p형 에피택셜층(12)의 상면까지 이르고 있다. 또, 캐소드 영역(1a∼1d)이 p형 에피택셜층(12)의 상면까지 이르지 않는 구성도 있을 수 있다.
캐소드 영역(1a와 1b) 사이의 n형 에피택셜층(13) 내에, 분리 영역(3)이 형성되어 있다. 분리 영역(3)은 붕소가 주입된 p형 불순물 확산 영역이며, 그 불순물 농도는 1×1016∼1×1020 cm-3이다. 분리 영역(3)은 캐소드 영역(1a와 1b)을 전기적으로 분리하여, 양자 사이를 흐르는 누설 전류의 발생을 방지한다. 분리 영역(3)은 캐소드 영역(1a∼1d)보다도 깊게 하거나, 또는 동일한 깊이로 하는 것이 바람직하다.
캐소드 영역(1a, 1b) 및 분리 영역(3)이 배치된 활성 영역의 표면 상에 반사 방지막(16)이 형성되어 있다. 반사 방지막(16)은 산화 실리콘막과 질화 실리콘막의 2층 구조를 지니며, 수광하여야 할 파장 영역의 빛의 반사율을 저감시킨다.
캐소드 영역(1a, 1b) 및 분리 영역(3)이 배치된 활성 영역에 이웃하는 활성 영역 내에, 애노드 인출 영역(5)이 형성되어 있다. 애노드 인출 영역(5)은 붕소가 첨가된 p형 불순물 확산 영역이며, 그 불순물 농도는 1×1016∼1×1020 cm-3이다. 애노드 인출 영역(5)은 n형 에피택셜층(13)의 상면에서부터, p형 고농도층(11)까지 이른다. 애노드 인출 영역(5)을 형성하기 위한 이온 주입은 후에 설명하는 것과 같이, n형 에피택셜층(13)을 형성하기 전의 이온 주입과, 형성한 후의 이온 주입의 2회로 나누어 이루어진다.
캐소드 영역(1a)과 애노드 인출 영역(5) 사이 및 캐소드 영역(1b)과 애노드 인출 영역(5) 사이에 역바이어스 전압이 인가된다.
캐소드 영역(1a 및 1b)이 배치된 활성 영역과, 애노드 인출 영역(5)이 배치된 활성 영역 사이에, 트렌치(2)가 형성되어 있다. 애노드 인출 영역(5)을 사이에 두고, 트렌치(2)의 반대측에 또 하나의 트렌치(6)가 형성되어 있다. 트렌치(2 및 6)는 p형 고농도층(11)과 p형 에피택셜층(12) 계면보다도 약간 얕은 위치까지 이르고 있으며, 그 폭은 약 1 μm이다. 트렌치(2 및 6)의 측면상 및 저면상에, 두께 약 0.3 μm의 산화 실리콘막(18)이 형성되어 있다. 또한, 트렌치(2 및 6) 내에, 다결 정 실리콘으로 이루어지는 매립 부재(19)가 매립되어 있다.
p형 에피택셜층(12) 중 트렌치(2 및 6)에 접하는 영역에, 붕소가 주입된 고농도의 n 채널 스톱 확산 영역(20)이 형성되어 있다. n 채널 스톱 확산 영역(20)의 붕소 농도는 1×1016∼1×1018 cm-3이다. n 채널 스톱 확산 영역(20)은 트렌치(2)의 측면 및 저면을 따라서 흐르는 누설 전류를 저감시킨다.
상기 제1 실시예에 의한 수광 소자에서는, p형 에피택셜층(12) 및 p형 고농도층(11)을 애노드로 하고, 캐소드 영역(1a 및 1b)을 캐소드로 하는 포토다이오드가 구성된다. 캐소드 영역(1a)과 p형 고농도층(11) 사이에 고저항의 p형 에피택셜층(12)이 배치되어 있다. 이 때문에, 도 11a 및 도 11b에 도시한 종래예와 같이, 캐소드 영역(103)과 p형 기판(100)(애노드)이 접하고 있는 경우에 비해서, 캐소드와 애노드 사이의 기생 용량을 저감시킬 수 있다.
또, 캐소드 영역(1a)과 애노드 인출 영역(5) 사이에 트렌치(2)가 배치되어 있다. 트렌치(2) 내에 배치된 산화 실리콘막(18)의 유전률은 실리콘의 유전률보다도 낮기 때문에, 양자 사이의 기생 용량을 저감시킬 수 있다. 트렌치(2)는 애노드 인출 영역(5)으로부터 기판의 면내 방향으로 어느 정도의 간격을 두고 배치되어 있다. 이에 따라, 기생 용량의 저감 효과를 높일 수 있다. 또, 산화 실리콘막 대신에, 실리콘의 유전률보다도 낮은 다른 유전체 재료로 이루어지는 막을 형성하더라도 좋다.
도 3에, 도 2에 도시한 트렌치(2)의 측면 근방에 있어서의 깊이 방향의 불순물 농도 분포를 도시한다. 횡축은 불순물 농도를 나타내고, 종축은 깊이를 나타낸 다. 점선(21)이 n형 에피택셜층(13)의 형성시에 도핑된 n형 불순물의 농도를 나타내고, 실선(22)이 p형 에피택셜층(12)의 형성시에 도핑된 p형 불순물의 농도를 나타내고, 실선(23)이 n 채널 스톱 확산 영역(20)의 형성시에 도핑된 p형 불순물의 농도를 나타낸다.
점선(21)과 실선(22)의 교점이, n형 에피택셜층(13)과 p형 에피택셜층(12)의 계면에 해당한다. n 채널 스톱 확산 영역(20)을 형성하기 위해서 주입한 p형 불순물은 p형 에피택셜층(12) 내에 머물고, n형 에피택셜층(13)까지는 확산되지 않는다. 즉, n 채널 스톱 확산 영역(20)은 n형 에피택셜층(13)으로부터 깊이 방향으로 어느 정도의 간격을 두고 배치되어, p형 에피택셜층(12) 내에 형성되어 있다. 이 때문에, 도 2에 도시한 캐소드 영역(1a)과 n 채널 스톱 확산 영역(20) 사이의 기생 용량의 증가를 억제할 수 있다.
트렌치(2)를 보다 깊게 하여, n 채널 스톱 확산 영역(20)을 트렌치(2)의 저면 근방에만 배치하여도 좋다. 이러한 구성으로 함으로써, 캐소드 영역(1a)과 n 채널 스톱 확산 영역(20) 사이의 기생 용량을, 더욱 저감시킬 수 있다. 이러한 구성으로 하기 위해서, 도 2에 도시한 트렌치(2)를 트렌치(6)보다도 깊게 하여도 좋다.
도 1로 되돌아가 설명을 계속한다. 분리 영역(3)과 트렌치(2)의 계면을 포함하는 영역에, n 채널 스톱 확산 영역(25)이 배치되어 있다.
도 4에, 도 1의 일점 쇄선(A4-A4)에 있어서의 단면도를 도시한다. 분리 영역(3)은 활성 영역 내에 배치되어, 필드 산화막(15)의 하측까지 연장되고 있지 않다. n 채널 스톱 확산 영역(25)이, 분리 영역(3)과 트렌치(2) 사이의 필드 산화 막(15)의 하측에 배치된다. n 채널 스톱 확산 영역(25)은 붕소가 주입된 p형 불순물 확산 영역이며, 그 불순물 농도는 약 1×1017 cm-3이다.
n 채널 스톱 확산 영역(25)은 도 1에 도시한 트렌치(2)의 측면을 통해, 서로 인접하는 캐소드 영역, 예컨대 캐소드 영역(1a)과 영역(1b) 사이에 흐르는 누설 전류를 저감시킬 수 있다.
도 5에, 제2 실시예에 의한 수광 장치의 평면도를 도시한다. 도 1에 도시한 제1 실시예에서는 캐소드 영역(1a∼1d)과 애노드 인출 영역(5) 사이에 배치된 트렌치(2)가 1중으로 되지만, 제2 실시예에서는, 트렌치(2A)와 트렌치(2B)가 2중으로 배치되어 있다. 즉, 트렌치가, 캐소드 영역(1a∼1d)과 애노드 인출 영역(5)의 멀어지는 방향으로 2개 배치되어 있다. 그 밖의 구성은 제1 실시예에 의한 수광 장치의 구성과 마찬가지다.
이와 같이, 트렌치를 2개 배치함으로써, 캐소드 영역(1a∼1d)과 애노드 인출 영역(5) 사이의 기생 용량을 보다 저감시킬 수 있다. 한편, 트렌치를 3개 이상 배치하여도 좋다.
도 6에, 제3 실시예에 의한 수광 장치의 평면도를 도시한다. 제1 실시예에서는 도 1에 도시한 트렌치(2)의 폭을 약 1 μm으로 했지만, 제3 실시예에서는 캐소드 영역(1a∼1d)과 애노드 인출 영역(5) 사이에 배치된 트렌치(2C)의 폭을, 그것 보다도 넓게 하고 있다. 이 때문에, 캐소드 영역(1a∼1d)과 애노드 인출 영역(5)의 간격이 제1 실시예에 의한 수광 장치의 그것보다도 넓다. 그 밖의 구성은 도 1에 도시한 제1 실시예에 의한 수광 장치의 구성과 마찬가지다. 즉, 애노드 인출 영역(5)의 외측을 둘러싸는 트렌치(6)의 폭은 제1 실시예에 의한 수광 장치의 트렌치(6)의 폭과 동일하다.
이와 같이, 트렌치(2C)의 폭을 제1 실시예의 트렌치(2)보다도 넓게 함으로써, 캐소드 영역(1a∼1d)과 애노드 인출 영역(5) 사이의 기생 용량을 저감시킬 수 있다. 또, 트렌치(2C) 내의 측면 및 저면 상에 형성된 산화 실리콘막을 두껍게 함으로써, 기생 용량의 저감 효과를 보다 높일 수 있다. 트렌치(2C) 내의 공간을, 전부 산화 실리콘막으로 매립하여도 좋다.
도 7에, 제4 실시예에 의한 수광 장치의 평면도를 도시한다. 도 1에 도시한 제1 실시예에 의한 수광 장치에서는 도 2에 도시한 바와 같이 분리 영역(3)이 p형 불순물 확산 영역으로 구성되어 있지만, 제4 실시예에서는, 분리 영역(3A)이 트렌치 및 트렌치 내에 매립된 매립 부재로 구성된다. 분리 영역(3A)을 구성하는 트렌치는 캐소드 영역(1a∼1d)과 애노드 인출 영역(5) 사이에 배치된 트렌치(2)로부터 분기하고 있다. 분리 영역(3A)을 트렌치 구조로 함으로써, 제1 실시예의 캐소드 영역(1a)과 분리 영역(3) 사이의 기생 용량의 저감을 도모할 수 있다.
도 8에, 제5 실시예에 의한 수광 장치의 평면도를 도시한다. 도 1에 도시한 제1 실시예에서는 캐소드 영역(1a)과 애노드 인출 영역(5) 사이에 배치된 트렌치(2)가 인접하는 캐소드 영역(1b)과 애노드 인출 영역(5) 사이에 배치되어 있는 트렌치(2)에 연속하여, 분리 영역(3)의 선단이 트렌치(2)의 측면에 맞닿고 있었다.
제5 실시예에서는, 서로 인접하는 2개의 캐소드 영역, 예컨대 캐소드 영역(1a)과 영역(1b) 사이의 분리 영역(3B)이, 애노드 인출 영역(5)까지 이르고 있다. 즉, 분리 영역(3B)의 선단이 애노드 인출 영역(5)의 측면에 맞닿고 있다. 이 때문에, 캐소드 영역(1a)과 애노드 인출 영역(5) 사이의 트렌치(2D)와, 캐소드 영역(1b)과 애노드 인출 영역(5) 사이의 트렌치(2E)가, 분리 영역(3B)에 의해 서로 분리되어 있다. 트렌치(2D 및 2E)의 선단은 분리 영역(3B)의 측면에 맞닿고 있다. 캐소드 영역(1c)과 애노드 인출 영역(5) 사이의 트렌치(2F) 및 캐소드 영역(1d)과 애노드 인출 영역(5) 사이의 트렌치(2G)도 상기 트렌치(2D 및 2E)와 같은 구성이다. 그 밖의 구성은 제1 실시예에 의한 수광 장치의 구성과 마찬가지다.
제1 실시예의 경우에는 캐소드 영역(1a)과 캐소드 영역(1b) 사이에서, 트렌치(2)의 측면을 통해 누설 전류가 흐르는 경우가 있다. 제5 실시예에서는 캐소드 영역(1a)과 애노드 영역(5) 사이에 배치된 트렌치(2)와, 캐소드 영역(1b)과 애노드 인출 영역(5) 사이에 배치된 트렌치(2)가, 분리 영역(3B)에 의해서 분리되어 있다. 이 때문에, 트렌치(2)의 측면을 따라서 흐르는 누설 전류의 발생을 방지할 수 있다.
도 9에, 제6 실시예에 의한 수광 장치의 평면도를 도시한다. 도 8에 도시한 제5 실시예에서는 캐소드 영역(1a)과 애노드 인출 영역(5) 사이에 배치된 트렌치(2D)가 하나로 된 구조이지만, 제6 실시예에서는 제5 실시예의 트렌치(2D)에 대응하는 트렌치(2H)가 캐소드 영역(1a)과 애노드 인출 영역(5)의 멀어지는 방향에 대해서 2중 구조로 되어 있다. 다른 트렌치(2I, 2J, 2K)도 마찬가지로 2중 구조로 되어 있다. 그 밖의 구성은 도 8에 도시한 제5 실시예에 의한 수광 장치의 구성과 마찬가지다.
캐소드 영역(1a)과 애노드 인출 영역(5) 사이에 배치된 트렌치(2D)를 2중 구조로 함으로써, 양자 사이의 기생 용량의 저감을 도모할 수 있다.
다음에, 도 10a 내지 도 12e를 참조하여, 상기 제1 실시예에 의한 수광 소자의 제조 방법에 관해서 설명한다. 또, 이하에 설명하는 방법에서는 수광 장치에서 발생한 광 전류를 증폭하기 위한 바이폴라 트랜지스터가 수광 소자와 동일한 기판 상에 동시에 제작된다.
도 10a에 도시한 바와 같이, 저항율 약 40 Ωcm의 p형 실리콘 기판(10)의 표층부에 붕소 이온을 주입함으로써, 표면의 불순물 농도가 약 1×1019 cm-3이 되는 p형 고농도층(11)을 형성한다. p형 고농도층(11) 위에, 화학기상성장(CVD)에 의해 표면측의 불순물 농도가 약 1×1014 cm-3 이하가 되는 고저항의 p형 에피택셜층(12)을 형성한다.
p형 에피택셜층(12)의 일부에 붕소 이온을 주입하여, 애노드 인출 매립 영역(5a)을 형성한다. 애노드 인출 매립 영역(5a)은 p형 고농도층(11)까지 이르며, 도 2에 도시한 애노드 인출 영역(5) 중 p형 에피택셜층(12) 내의 부분에 해당한다. 애노드 인출 매립 영역(5a)의 불순물 농도는 1×1016∼1×1018 cm-3이다.
도 10(b)에 도시한 바와 같이, p형 에피택셜층(12)의 일부에 인 이온을 주입함으로써, n형의 p 채널 스톱 확산 영역(30)을 형성한다. p 채널 스톱 확산 영역(30)은 p형 에피택셜층(12) 내에 배치되고, p형 고농도층(11)까지는 이르지 않 는다. p 채널 스톱 확산 영역(30) 내의 인 농도는 1×1016∼1018 cm-3이다. 인 농도는 p형 고농도층(11)과 p 채널 스톱 확산 영역(30) 사이의 충분한 내압 및 p 채널 스톱 확산 영역(30) 내에 형성되는 pnp 트랜지스터의 콜렉터 영역과 p 채널 스톱 확산 영역(30) 사이의 충분한 내압을 확보할 수 있도록 조절된다.
다음에, p형 에피택셜층(12)의 일부에 안티몬 이온을 주입함으로써, n형 매립 확산 영역(31)을 형성한다. 동시에, p 채널 스톱 확산 영역(30)에 연속하는 n형 매립 확산 영역(32)을 형성한다. n형 매립 확산 영역(31) 및 n형 매립 확산 영역(32)의 안티몬 농도는 1×1018∼1×1020 cm-3이다.
p 채널 스톱 확산 영역(30) 내의 표층부에 붕소 이온을 주입함으로써, p형 매립 확산 영역(33)을 형성한다. 동시에, 도 1에 도시한 분리 영역(3)에 대응하는 영역에도 붕소 이온을 주입함으로써, 분리 영역 하부(3a)를 형성한다. p형 매립 확산 영역(33) 및 분리 영역 하부(3a)의 붕소 농도는 1×1016∼1×1018 cm-3이다.
p형 에피택셜층(12) 위에, 0.8∼2 μm의 n형 에피택셜층(13)을 CVD에 의해 형성한다. n형 에피택셜층(13)의 n형 불순물 농도는 약 5×1015 cm-3이다.
n형 에피택셜층(13) 중 p형 매립 확산 영역(33)에 접촉하는 부분에 붕소 이온을 주입하여, p형 웰(35)을 형성한다. 동시에, 애노드 인출 매립 영역(5a)에 접하는 부분에도 붕소 이온을 주입하여, 애노드 인출 상부 영역(5b)을 형성한다. p형 웰(35) 및 애노드 인출 상부 영역(5b)의 붕소 농도는 1×1016∼1×1018 cm-3이다. 애 노드 인출 매립 영역(5a)과 애노드 인출 상부 영역(5b)이 도 2에 도시한 애노드 인출 영역(5)을 구성한다.
도 10c에 도시한 바와 같이, n형 에피택셜층(13)의 표면 상에, 실리콘 국소 산화(LOCOS)용의 마스크 패턴(40)을 형성한다. 마스크 패턴(40)은 산화 실리콘막과 질화 실리콘막의 2층 구조를 갖는다. 도 1에 도시한 n 채널 스톱 확산 영역(25)이 배치되는 영역에 붕소 이온을 주입한다. n 채널 스톱 확산 영역(25)의 붕소 농도는 약 1×1017 cm-3이다. 실리콘 국소 산화를 하기 전에 주입되기 때문에, n 채널 스톱 확산 영역(25)은 후의 공정에서 형성되는 필드 산화막의 아래에도 배치된다.
마스크 패턴(40)을 마스크로 하여 n형 에피택셜층(13)의 표면을 국소 산화한다.
도 10d에 도시한 바와 같이, 필드 산화막(15)이 형성되어, 활성 영역이 구획된다. 필드 산화막(15)의 두께는 약 600 nm이다. 다음에, 도 1에 도시한 트렌치(2 및 6)를 형성한다. 동시에, pnp 트랜지스터가 배치되는 활성 영역(41b)과 npn 트랜지스터가 배치되는 활성 영역(41a)의 경계에 트렌치(42)를 형성한다.
트렌치의 형성후, 도 2에 도시한 n 채널 스톱 확산 영역(20)을 형성하기 위한 붕소 이온의 주입을 행한다. 붕소 농도는 1×1016∼1×1018 cm-3이다.
트렌치(2, 6 및 42)의 내면 및 기판의 표면을 덮도록, 산화 실리콘막을 형성한다. 또한, 트렌치(2, 6 및 42) 내를 매립하도록 다결정 실리콘막을 형성한다. 이 산화 실리콘막과 다결정 실리콘막을 에치백하여, 트렌치 내에만 산화 실리콘막과 다결정 실리콘막을 남긴다. 또한, 산화 실리콘막을 전면에 형성하여, 트렌치 내의 다결정 실리콘막의 상면을 피복한다.
기판 전면 위에, 반사 방지막(16)을 형성한다. 반사 방지막(16)은 산화 실리콘막과 질화 실리콘막의 2층 구조를 갖는다. 이들 층은 예컨대 열산화와 CVD로 형성된다.
분리 영역 하부(3a) 위의 n형 에피택셜층(13)에, 붕소 이온을 주입하여, 분리 영역 상부(3b)를 형성한다. 붕소 농도는 1×1016∼1×1020 cm-3이다. 분리 영역 하부(3a)와 분리 영역 상부(3b)가 도 2에 도시한 분리 영역(3)을 구성한다. 다음에, 캐소드 영역(1a)을 형성하기 위해 인 이온을 주입한다. 인 농도는 1×1015∼1×1020 cm-3이다. 또, 인 대신에 비소나 안티몬을 이용하더라도 좋다. 분리 영역(3) 및 캐소드 영역(1a)의 불순물 농도는 포토다이오드의 감도 및 응답 속도의 관점에서 적정화된다.
도 10e에 도시하는 상태까지의 공정을 설명한다. 반사 방지막(16)의, 전극을 형성하여야 할 영역에 개구를 형성한다. 기판 전면 위에 두께 약 300 nm의 제1층째의 다결정 실리콘막을 형성한다. 이 다결정 실리콘막을 패터닝하여, 반사 방지막(16)에 형성된 개구를 덮는 제1층째의 다결정 실리콘막(45)을 남긴다. 또, 캐소드 영역(1a)의 표면을 덮는 반사 방지막(16) 위에도 다결정 실리콘막(45)이 남겨져 있다.
다결정 실리콘막(45)을 통해, npn 트랜지스터의 콜렉터 영역(43)에 인 이온 을 주입한다. 인 농도는 약 1×1019 cm-3이며, 콜렉터 영역(43)은 n형 매립 확산 영역(31)까지 이른다. 동시에, n형 매립 확산 영역(32)에 이르는 n형 인출 영역(44)을 형성한다.
npn 트랜지스터가 배치되는 활성 영역을 덮는 다결정 실리콘막(45a)에, 외부 베이스 형성용의 붕소를 주입한다. pnp 트랜지스터가 배치되는 활성 영역을 덮는 다결정 실리콘막(45b)에, 외부 베이스 형성용의 인을 주입한다. 붕소 및 인의 농도는 약 1×1019 cm-3이다.
기판 전면 상에 산화 실리콘으로 이루어지는 층간 절연막(46)을 형성한다. 층간 절연막(46)에, 에미터용 창(46a 및 46b)을 형성한다. 에미터용 창(46a 및 46b)을 통해, 내부 베이스와 외부 베이스를 가로 방향으로 접속하기 위한 이온 주입을 행한다. 에미터용 창(46a 및 46b)의 내주면 상에 측벽 스페이서를 형성한다.
다음에, 에미터용 창(46a 및 46b)을 통해서, n형 에피택셜층(13)의 표층부에, 내부 베이스 형성용의 이온 주입을 행한다. npn 트랜지스터의 내부 베이스(47)에는 붕소를 주입하고, pnp 트랜지스터의 내부 베이스(48)에는 인을 주입한다. 붕소 및 인의 농도는 양쪽 모두 약 1×1018 cm-3이다.
이온 주입후, 활성화 열처리를 행한다. 이 열처리에 의해, 다결정 실리콘막(45a) 내의 붕소가 n형 에피택셜층(13)의 표층부로 확산되어, 외부 베이스(49)를 형성한다. 마찬가지로, 다결정 실리콘막(45b) 내의 인이 p형 웰(35)의 표층부로 확산되어 외부 베이스(50)를 형성한다.
도 10f에 도시한 바와 같이, 층간 절연막(46) 위에 제2층째의 다결정 실리콘막을 형성한다. 이 다결정 실리콘막 중, npn 트랜지스터가 배치되는 부분에 인 이온을 주입하고, pnp 트랜지스터가 배치되는 부분에 붕소 이온을 주입한다. 인 및 붕소의 농도는 양쪽 모두 1×1019∼1×1020 cm-3이다. 이 다결정 실리콘막을 패터닝하여, 에미터용 창(46a 및 46b) 내에 각각 다결정 실리콘으로 이루어지는 에미터(51 및 52)를 남긴다. 열처리를 행함으로써, 에미터(51 및 52) 내의 불순물을 n형 에피택셜층(13)의 표층부로 확산시킨다.
층간 절연막(46)에, 트랜지스터의 콜렉터, 베이스, 에미터 및 포토다이오드의 캐소드 및 애노드 등의 전극 추출용의 개구를 형성하여, 이들 개구 내에 제1층째의 알루미늄 전극(55)을 형성한다. 제1층째의 층간 절연막(46) 위에, 산화 실리콘으로 이루어지는 제2층째의 층간 절연막(60)을 형성하고, npn 트랜지스터의 베이스 인출용의 개구를 형성한다. 이 개구 내에, 제2층째의 알루미늄 전극(56)을 형성한다. 제2층째의 층간 절연막(60) 위에, 실리케이트 유리 및 질화 실리콘으로 이루어지는 커버막(61)을 형성한다.
도 10g에 도시한 바와 같이, 포토다이오드의 수광 부분에, 커버막(61)으로부터 제1층째의 층간 절연막(46)까지의 3층을 관통하는 개구를 형성한다. 이 때, 반사 방지막(16)의 표면을 덮는 제1층째의 다결정 실리콘막(45)이 에칭 스토퍼로서 작용한다. 개구를 형성한 후, 반사 방지막(16) 위의 다결정 실리콘막(45)을 제거한다.
상기 방법에서는, 분리 영역 하부(3a)가 p형 매립 확산 영역(33)과 동시에 형성된다. 애노드 인출 상부 영역(5b)이 p형 웰(35)과 동시에 형성된다. 이 때문에, 제조 공정의 증가를 최대한 억제할 수 있다.
이상 실시예에 따라서 본 발명을 설명했지만, 본 발명은 이들에 제한되는 것이 아니다. 예컨대, 여러 가지의 변경, 개량, 조합 등이 가능한 것은 당업자에게 자명할 것이다.
전술한 실시예로부터, 이하의 부기에 기재된 발명이 도출된다.
(부기 1) 적어도 표층부가 제1 도전형의 반도체로 이루어지는 베이스 기판과,
상기 베이스 기판 위에 형성되어, 이 베이스 기판의 표층부보다도 고저항의 반도체로 이루어지는 제1층과,
상기 제1층 표면의 일부 영역에 형성되어, 상기 제1 도전형과는 반대의 제2 도전형의 불순물이 도핑되며, 상기 베이스 기판의 표면까지는 달하지 않는 제1 불순물 확산 영역과,
상기 제1 불순물 확산 영역으로부터, 면내 방향으로 어느 정도의 간격을 두고 상기 제1층 내에 배치되며, 상기 베이스 기판의 표면까지 달하는 제1 도전형의 제2 불순물 확산 영역과,
상기 제1 불순물 확산 영역과 제2 불순물 확산 영역 사이에 배치되어, 상기 제1층에 형성된 홈 및 이 홈의 내부의 적어도 일부의 영역에 배치된 유전체 재료로 이루어지는 제1 분리 영역을 갖는 반도체 장치.
(부기 2) 또한, 상기 제1 불순물 확산 영역의 표면의 적어도 일부의 영역 상 에 형성된 반사 방지막을 갖는 부기 1에 기재한 반도체 장치.
(부기 3) 또한, 상기 제1 불순물 확산 영역과 제2 불순물 확산 영역에, 역바이어스 전압을 인가하기 위한 전극을 갖는 부기 1 또는 2에 기재한 반도체 장치.
(부기 4) 상기 제1층이, 상기 베이스 기판 측의 제1 하층과, 이 제1 하층 위에 형성된 제1 상층을 포함하며, 이 제1 하층이 제1 도전형의 반도체로 형성되고, 그 불순물 농도가 상기 베이스 기판의 표층부의 제1 도전형의 불순물 농도보다도 낮은 부기 1∼3 중 어느 하나에 기재한 반도체 장치.
(부기 5) 상기 제1 분리 영역이, 상기 제1 상층과 제1 하층의 계면보다도 깊은 위치까지 이르고 있는 부기 4에 기재한 반도체 장치.
(부기 6) 또한, 상기 제1 불순물 확산 영역 및 제2 불순물 확산 영역으로부터, 면내 방향으로 어느 정도의 간격을 두고, 이 제1 불순물 확산 영역에 인접하도록 상기 제1층 내에 배치되고, 제2 도전형의 불순물이 도핑되며, 상기 베이스 기판의 표면까지 이르지 않는 제3 불순물 확산 영역과,
상기 제1 불순물 확산 영역과 제3 불순물 확산 영역 사이의 상기 제1층 내에 배치되어, 상기 제1 불순물 확산 영역과 제3 불순물 확산 영역을 전기적으로 서로 분리하는 제2 분리 영역을 지니고,
상기 제1 분리 영역이, 상기 제2 불순물 확산 영역과 제3 불순물 확산 영역 사이에도 배치되어 있는 부기 1∼5 중 어느 하나에 기재한 반도체 장치.
(부기 7) 상기 제2 분리 영역이, 제1 도전형의 불순물이 도핑된 영역에 의해 구성되어 있는 부기 6에 기재한 반도체 장치.
(부기 8) 상기 제2 분리 영역이 상기 제1 분리 영역에 접촉하고 있는 부기 7에 기재한 반도체 장치.
(부기 9) 상기 제2 분리 영역 중 상기 제1 분리 영역에 접촉하는 부분에, 상기 제2 분리 영역 형성을 위한 불순물 주입과는 별도로, 제1 도전형의 불순물이 주입되고 있는 부기 8에 기재한 반도체 장치.
(부기 10) 상기 제1 분리 영역이, 상기 제1 불순물 확산 영역과 제2 불순물 확산 영역의 멀어지는 방향으로 복수개 배치되어 있는 부기 1∼9 중 어느 하나에 기재한 반도체 장치.
(부기 11) 상기 제1 분리 영역이, 상기 제2 불순물 확산 영역으로부터 떨어져 배치되어 있는 부기 1∼10 중 어느 하나에 기재한 반도체 장치.
(부기 12) 상기 제1 분리 영역이, 상기 제1층과 상기 베이스 기판의 계면까지 이르지 않으며,
또한, 상기 제1층 중 상기 제1 분리 영역의 바닥에 접하는 부분에, 상기 제1 불순물 확산 영역의 바로 아래보다도, 제1 도전형의 불순물 농도가 높은 고농도 영역이 형성되어 있고, 이 고농도 영역은 상기 제1 하층 내에 배치되며, 상기 제1 상층까지 이르지 않는 부기 4에 기재한 반도체 장치.
(부기 13) 상기 제2 분리 영역이, 상기 제1 층에 형성된 홈 및 이 홈 내의 적어도 일부에 배치된 유전체 재료를 포함하는 부기 6에 기재한 반도체 장치.
(부기 14) 상기 제1 분리 영역이, 상기 제1 불순물 확산 영역과 상기 제2 불순물 확산 영역 사이의 영역에서, 상기 제3 불순물 확산 영역과 상기 제2 불순물 확산 영역 사이의 영역까지 연속하여 배치되고, 상기 제2 분리 영역이 상기 제1 분리 영역의 측면에 맞닿고 있는 부기 1∼13 중 어느 하나에 기재한 반도체 장치.
(부기 15) 상기 제2 분리 영역을 구성하는 홈이 상기 제1 분리 영역을 구성하는 홈으로부터 분기하고 있는 부기 13에 기재한 반도체 장치.
(부기 16) 상기 제2 분리 영역이, 상기 제2 불순물 확산 영역까지 이르고, 상기 제1 분리 영역이 상기 제2 분리 영역의 측면에 맞닿고 있는 부기 7에 기재한 반도체 장치.
(부기 17) 또한, 상기 제1층의 표층부 및 표면 상에 형성된 바이폴라 트랜지스터를 지니고, 이 바이폴라 트랜지스터는 상기 제1층 내에 형성된 콜렉터 영역, 이 콜렉터 영역과 상기 제1층의 상면 사이에 배치되어, 양자에 접하는 베이스 영역과, 이 베이스 영역 위에 배치되며, 불순물이 도핑된 다결정 실리콘으로 이루어지는 에미터를 포함하는 부기 1∼16 중 어느 하나에 기재한 반도체 장치.
(부기 18) 적어도 표층부가 제1 도전형의 반도체로 이루어지는 베이스 기판과, 상기 베이스 기판 위에 형성되어, 상기 베이스 기판의 표층부보다도 고저항의 반도체로 이루어지는 제1층과,
상기 제1층 표면의 일부 영역에 형성되어, 상기 제1 도전형과는 반대의 제2 도전형의 불순물이 도핑되며, 상기 베이스 기판의 표면까지는 이르지 않는 제1 불순물 확산 영역과,
상기 제1 불순물 확산 영역으로부터, 면내 방향으로 어느 정도의 간격을 두고 상기 제1층 내에 배치되며, 상기 베이스 기판의 표면까지 이르는 제1 도전형의 제2 불순물 확산 영역과,
상기 제1 불순물 확산 영역 및 상기 제2 불순물 확산 영역이 배치된 영역을 둘러싸도록 상기 제1층에 형성된 홈과,
상기 홈 내부의 적어도 일부 영역에 배치된 유전체 재료로 이루어지는 부재를 갖는 반도체 장치.
이상 설명한 바와 같이, 본 발명에 따르면, 제1 도전형의 확산 영역 위에, 고저항의 에피택셜층이 형성되고, 그 위에 제2 도전형의 확산 영역이 형성되어 있다. 이 때문에, 2개의 확산 영역 사이의 기생 용량의 저감을 도모할 수 있다. 또한, 제1 도전형의 확산 영역과 기판 상의 전극을 접속하기 위해서, 고저항 에피택셜층 내에 형성된 제1 도전형의 인출 영역과, 제2 도전형의 확산 영역 사이에, 트렌치가 배치되어 있다. 이 때문에, 양자 사이의 기생 용량의 저감을 도모할 수 있다.

Claims (10)

  1. 적어도 표층부가 제1 도전형의 반도체로 이루어지는 베이스 기판과,
    상기 베이스 기판 위에 형성되어, 이 베이스 기판의 표층부보다도 고저항의 반도체로 이루어지는 제1층과,
    상기 제1층 표면의 일부 영역에 형성되고, 상기 제1 도전형과는 반대의 제2 도전형 불순물이 도핑되며, 상기 베이스 기판의 표면까지는 이르지 않는 제1 불순물 확산 영역과,
    상기 제1 불순물 확산 영역으로부터, 면내 방향으로 미리 설정된 간격을 두고 상기 제1층 내에 배치되며, 상기 베이스 기판의 표면에 이르는 제1 도전형의 제2 불순물 확산 영역과,
    상기 제1 불순물 확산 영역과 제2 불순물 확산 영역 사이에 배치되어, 상기 제1층에 형성된 홈 및 상기 홈의 내부의 적어도 일부의 영역에 배치된 유전체 재료로 이루어지는 제1 분리 영역
    을 포함하는 반도체 장치.
  2. 제1항에 있어서, 또한, 상기 제1 불순물 확산 영역 표면의 적어도 일부의 영역 위에 형성된 반사 방지막을 포함하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 또한, 상기 제1 불순물 확산 영역과 제2 불순물 확산 영역에, 역바이어스 전압을 인가하기 위한 전극을 포함하는 반도체 장치.
  4. 제1항 또는 제2항에 있어서, 상기 제1층은 상기 베이스 기판 측의 제1 하층과, 상기 제1 하층 위에 형성된 제1 상층을 포함하고, 상기 제1 하층이 제1 도전형의 반도체로 형성되며, 그 불순물 농도가 상기 베이스 기판 표층부의 제1 도전형의 불순물 농도보다도 낮은 것인, 반도체 장치.
  5. 제1항 또는 제2항에 있어서, 또한, 상기 제1 불순물 확산 영역 및 제2 불순물 확산 영역으로부터 면내 방향으로 미리 설정된 간격을 두고, 상기 제1 불순물 확산 영역에 근접하도록 상기 제1층 내에 배치되고, 제2 도전형의 불순물이 도핑되며, 상기 베이스 기판의 표면까지 이르지 않는 제3 불순물 확산 영역과,
    상기 제1 불순물 확산 영역과 제3 불순물 확산 영역 사이의 상기 제1층 내에 배치되며, 상기 제1 불순물 확산 영역과 제3 불순물 확산 영역을 전기적으로 서로 분리하는 제2 분리 영역
    을 포함하고,
    상기 제1 분리 영역이, 상기 제2 불순물 확산 영역과 제3 불순물 확산 영역 사이에도 배치되어 있는 것인, 반도체 장치.
  6. 제5항에 있어서, 상기 제2 분리 영역이, 제1 도전형의 불순물이 도핑된 영역에 의해 구성되어 있는 것인, 반도체 장치.
  7. 제1항 또는 제2항에 있어서, 상기 제1 분리 영역이, 상기 제1 불순물 확산 영역과 제2 불순물 확산 영역과의 멀어지는 방향으로 복수개 배치되어 있는 것인, 반도체 장치.
  8. 제5항에 있어서, 상기 제2 분리 영역이, 상기 제1층에 형성된 홈 및 상기 홈내의 적어도 일부에 배치된 유전체 재료를 포함하는 반도체 장치.
  9. 제1항 또는 제2항에 있어서, 또한, 상기 반도체 장치는 상기 제1층의 표층부 및 표면 위에 형성된 바이폴라 트랜지스터를 포함하고,
    상기 바이폴라 트랜지스터는, 상기 제1층 내에 형성된 콜렉터 영역, 상기 콜렉터 영역과 상기 제1층의 상면 사이에 배치되어, 양자에 접하는 베이스 영역과, 상기 베이스 영역 위에 배치되어, 불순물이 도핑된 다결정 실리콘으로 이루어지는 에미터를 포함하는 반도체 장치.
  10. 적어도 표층부가 제1 도전형의 반도체로 이루어지는 베이스 기판과,
    상기 베이스 기판 위에 형성되며, 상기 베이스 기판의 표층부보다도 고저항의 반도체로 이루어지는 제1층과,
    상기 제1층 표면의 일부 영역에 형성되고, 상기 제1 도전형과는 반대의 제2 도전형의 불순물이 도핑되며, 상기 베이스 기판의 표면까지는 이르지 않는 제1 불순물 확산 영역과,
    상기 제1 불순물 확산 영역으로부터, 면내 방향으로 미리 설정된 간격을 두고 상기 제1층 내에 배치되며, 상기 베이스 기판의 표면까지 이르는 제1 도전형의 제2 불순물 확산 영역과,
    상기 제1 불순물 확산 영역 및 상기 제2 불순물 확산 영역이 배치된 영역을 둘러싸도록 상기 제1층에 형성된 홈과,
    상기 홈 내부의 적어도 일부 영역에 배치된 유전체 재료로 이루어지는 부재
    를 포함하는 반도체 장치.
KR1020030017737A 2002-03-22 2003-03-21 반도체 장치 KR100878543B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2002-00081041 2002-03-22
JP2002081041A JP4342142B2 (ja) 2002-03-22 2002-03-22 半導体受光素子

Publications (2)

Publication Number Publication Date
KR20030082372A KR20030082372A (ko) 2003-10-22
KR100878543B1 true KR100878543B1 (ko) 2009-01-14

Family

ID=28449108

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030017737A KR100878543B1 (ko) 2002-03-22 2003-03-21 반도체 장치

Country Status (5)

Country Link
US (1) US6828644B2 (ko)
JP (1) JP4342142B2 (ko)
KR (1) KR100878543B1 (ko)
CN (1) CN1238906C (ko)
TW (1) TW587333B (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI244117B (en) * 2003-03-26 2005-11-21 Komatsu Denshi Kinzoku Kk Semiconductor epitaxy wafer
JP4841249B2 (ja) * 2003-06-30 2011-12-21 ローム株式会社 イメージセンサおよびフォトダイオードの分離構造の形成方法
KR100555526B1 (ko) * 2003-11-12 2006-03-03 삼성전자주식회사 포토 다이오드 및 그 제조방법
JP4841834B2 (ja) * 2004-12-24 2011-12-21 浜松ホトニクス株式会社 ホトダイオードアレイ
US7307327B2 (en) * 2005-08-04 2007-12-11 Micron Technology, Inc. Reduced crosstalk CMOS image sensors
JP2008066446A (ja) * 2006-09-06 2008-03-21 Sony Corp 半導体積層構造および半導体素子
JP2010103221A (ja) * 2008-10-22 2010-05-06 Panasonic Corp 光半導体装置
EP2202795A1 (en) * 2008-12-24 2010-06-30 S.O.I. TEC Silicon Method for fabricating a semiconductor substrate and semiconductor substrate
DE102011009373B4 (de) * 2011-01-25 2017-08-03 Austriamicrosystems Ag Fotodiodenbauelement
DE102011056369A1 (de) * 2011-12-13 2013-06-13 Pmdtechnologies Gmbh Halbleiterbauelement mit trench gate
US9006833B2 (en) * 2013-07-02 2015-04-14 Texas Instruments Incorporated Bipolar transistor having sinker diffusion under a trench
KR20230062676A (ko) * 2014-03-13 2023-05-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 장치
KR102380829B1 (ko) * 2014-04-23 2022-03-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 장치
CN105448945B (zh) * 2015-12-29 2019-07-05 同方威视技术股份有限公司 同面电极光电二极管阵列及其制作方法
US10672934B2 (en) * 2017-10-31 2020-06-02 Taiwan Semiconductor Manufacturing Company Ltd. SPAD image sensor and associated fabricating method
US11217718B2 (en) 2019-02-11 2022-01-04 Allegro Microsystems, Llc Photodetector with a buried layer
US11296247B2 (en) * 2019-02-11 2022-04-05 Allegro Microsystems, Llc Photodetector with a buried layer

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6286756A (ja) * 1985-10-12 1987-04-21 Res Dev Corp Of Japan 光電変換装置
US5500550A (en) * 1989-12-15 1996-03-19 Canon Kabushiki Kaisha Photoelectric converting device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0389550A (ja) 1989-08-31 1991-04-15 Hamamatsu Photonics Kk バイポーラトランジスタの製造方法
JPH0745912A (ja) 1993-07-30 1995-02-14 Sony Corp 半導体レーザ装置
US6054365A (en) * 1998-07-13 2000-04-25 International Rectifier Corp. Process for filling deep trenches with polysilicon and oxide
JP2000156521A (ja) 1998-11-19 2000-06-06 Mitsubishi Electric Corp 半導体装置及び半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6286756A (ja) * 1985-10-12 1987-04-21 Res Dev Corp Of Japan 光電変換装置
US5500550A (en) * 1989-12-15 1996-03-19 Canon Kabushiki Kaisha Photoelectric converting device

Also Published As

Publication number Publication date
TW200305281A (en) 2003-10-16
CN1238906C (zh) 2006-01-25
KR20030082372A (ko) 2003-10-22
US6828644B2 (en) 2004-12-07
JP2003282848A (ja) 2003-10-03
CN1447445A (zh) 2003-10-08
TW587333B (en) 2004-05-11
JP4342142B2 (ja) 2009-10-14
US20030197190A1 (en) 2003-10-23

Similar Documents

Publication Publication Date Title
KR100878543B1 (ko) 반도체 장치
US4884117A (en) Circuit containing integrated bipolar and complementary MOS transistors on a common substrate
US5410175A (en) Monolithic IC having pin photodiode and an electrically active element accommodated on the same semi-conductor substrate
KR101248084B1 (ko) 반도체 장치 및 그 제조 방법
KR100253820B1 (ko) 포토디텍터 및 그의 제조방법
JPWO2005001939A1 (ja) イメージセンサおよびフォトダイオードの分離構造の形成方法
JP2010278045A (ja) 光半導体装置
US20230178677A1 (en) Single-photon avalanche photodiode
KR950011017B1 (ko) 반도체장치 및 그 제조방법
JP4077063B2 (ja) ＢｉＣＭＯＳ内蔵受光半導体装置
KR20050009211A (ko) 이미지 센서의 제조 방법 및 이미지 센서
KR19980080916A (ko) 반도체장치 및 그 제조방법
JP4083553B2 (ja) 光半導体装置
JP3918220B2 (ja) 半導体装置及びその製造方法
JP2005109048A (ja) 光半導体集積回路装置の製造方法
JP2001237452A (ja) フォトダイオード及びフォトダイオードの製造方法
JPH10233525A (ja) アバランシェフォトダイオード
JP4100474B2 (ja) 光半導体装置及びその製造方法
KR100194991B1 (ko) 광 반도체 장치
JP2003258219A (ja) 光半導体集積回路装置の製造方法
JP4162412B2 (ja) 光半導体集積回路装置
JP2000156521A (ja) 半導体装置及び半導体装置の製造方法
CN117855259A (zh) 半导体装置及其制造方法
JP4582111B2 (ja) 半導体装置とその製造方法
JP2002319698A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121227

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20131218

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20141230

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20151217

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20161220

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20171219

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20181226

Year of fee payment: 11