KR19980080916A - 반도체장치 및 그 제조방법 - Google Patents

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야마사키요우이치
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이데이노부유키
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Abstract

높은 수광(受光)감도와 우수한 주파수특성과의 양쪽을 동시에 얻을 수 있는 수광소자를 포함하는 반도체장치 및 그 제조방법을 제공한다.
불순물농도가 낮은 실리콘기판과 에피택셜층과로 포토다이오드의 PN 접합부가 구성되어 있으므로, PN 접합부에 있어서의 공핍층(空乏層)의 폭이 넓고, 접합용량에 의한 기생(寄生)용량이 적고, 실리콘기판의 확산길이가 길다. 또한, PN 접합부에의 역방향전압의 인가에 의해서도 공핍화되지 않는 깊이로 고에너지 이온 주입에 의해서 형성되어 있는 불순물농도가 높은 매입층이 애노드의 취출영역으로 되어 있으므로, 애노드에 있어서의 기생저항이 낮다.

Description

반도체장치 및 그 제조방법
본원의 발명은, PN 접합부를 가지는 수광소자를 포함하는 반도체장치 및 그 제조방법에 관한 것이다.
도 7은, 포토다이오드 및 NPN 트랜지스터를 포함하는 반도체장치의 제1 종래예를 나타내고 있다. 이 제1 종래예에서는, P형의 실리콘기판(11)에, NPN 트랜지스터의 매입 콜렉터로서의 N형의 매입층(12)과, 포토다이오드의 애노드 및 소자분리층으로서의 P형의 매입층(13)이 형성되어 있다. 매입층(13)의 불순물농도는 약 1019원자／㎤이다.
실리콘기판(11)상에는, 포토다이오드의 캐소드 및 NPN 트랜지스터의 진성(眞性) 콜렉터로서의 N－형의 에피택셜층(14)이 형성되어 있고, 에티팩셜층(14) 및 실리콘기판(11)에는, 포토다이오드의 애노드용 플러그 및 소자분리층으로서의 P형의 확산층(15)과, NPN 트랜지스터의 콜렉터용 플러그로서의 N형의 확산층(16)과가 형성되어 있다. 따라서, 매입층(13)과 에피택셜층(14)과로 포토다이오드의 PN 접합부가 구성되어 있다.
에피택셜층(14)의 저항률은 1Ω㎝이고 두께는 1∼4㎛ 정도이다. 에피택셜층(14)중에는, NPN 트랜지스터의 진성 베이스로서의 P형의 확산층(17)이 형성되어 있고, 확산층(15,17)중에는, 포토다이오드의 애노드용 플러그에 대한 콘택트영역 및 NPN 트랜지스터의 그래프트 베이스로서의 P＋형의 확산층(18)이 형성되어 있다.
에피택셜층(14)중 및 확산층(16,17)중에는, 포토다이오드의 캐소드 및 NPN 트랜지스터의 콜렉터용 플러그에 대한 콘택트영역 및 에미터로서의 N＋형의 확산층(19)이 형성되어 있고, 에피택셜층(14)의 표면은 절연막(21)으로 덮여 있다.
절연막(21)에는 확산층(18,19)에 도달하는 콘택트공(孔)(22)이 형성되어 있고, 콘택트공(22)을 통하여 금속배선층(23)이 확산층(18,19)에 접속되어 있다. 금속배선층(23)등은 층간막(24)으로 덮여 있고, 포토다이오드에 대한 차광막을 겸하고 있는 금속배선층(25)이 층간막(24)상에서 패터닝되어 있다. 그리고, 금속배선층(25)이 보호막(26)으로 덮여, 포토다이오드(27)와 NPN 트랜지스터(28)가 형성되어 있다.
도 8은, 포토다이오드 및 NPN 트랜지스터를 포함하는 반도체장치의 제2 종래예를 나타내고 있다. 이 제2 종래예는, P형의 매입층(13)이 소자분리층으로 되어 있을 뿐 포토다이오드(27)의 애노드로는 되어 있지 않고, P형의 실리콘기판(11)이 포토다이오드(27)의 애노드로 되어 있는 것을 제외하고, 도 7에 나타낸 제1 종래예와 실질적으로 동일한 구성을 가지고 있다.
도 7에 나타낸 제1 종래예의 반도체장치에 있어서의 포토다이오드(27)에서는, 불순물농도가 높은 매입층(13)이 애노드로 되어 있으므로, 애노드의 기생저항이 낮아, 주파수특성이 우수하다. 그러나, 매입층(13)의 불순물농도가 높기 때문에, PN 접합부에 있어서의 공핍층의 폭이 좁고, 매입층(13)에 있어서의 확산길이도 짧아, 수광감도가 낮다.
그리고, 콤팩트 디스크나 미니 디스크 등의 광디스크용 기록재생장치에 있어서의 광원으로서 사용되고 있는 반도체 레이저의 파장은 780㎚이고, 이 파장의 광의 Si중에 있어서의 흡수길이는 9∼10㎛이다, 이에 대하여, NPN 트랜지스터(28) 등의 바이폴라소자를 형성하기 위한 에피택셜층(14)의 두께는, 이미 설명한 바와 같이 1∼4㎛ 정도이다.
그러므로, 파장이 780㎚인 광의 흡수길이에 비하여 얕은 위치에 매입층(13)이 형성되어 있게 되고, 이 매입층(13)내에서 흡수되는 광에 의해서 발생하는 전자·정공(正孔)쌍은 많다. 그러나, 매입층(13)에 있어서의 확산 길이가 짧고, 발생한 전자·정공쌍의 대부분이 매입층(13)내에서 재결합하므로, 도 7에 나타낸 제1 종래예의 반도체장치에 있어서의 포토다이오드(27)에서는 전술한 바와 같이 수광감도가 낮다.
한편, 도 8에 나타낸 제2 종래예의 반도체장치에 있어서의 포토다이오드(27)에서는, 실리콘기판(11)이 애노드로 되어 있고, 이 실리콘기판(11)과 에픽택셜층(14)과로 PN 접합부가 구성되어 있지만, 실리콘기판(11)은 매입층(13)보다 불순물농도가 낮다. 이로 인해서, PN 접합부에 있어서의 공핍층의 폭이 넓고, 실리콘기판(11)에 있어서의 확산 길이도 길어, 수광감도가 높다. 그러나, 불순물농도가 낮은 실리콘기판(11)으로 이루어지는 애노드의 기생저항이 높으므로, 주파수특성이 떨어진다.
즉, 도 7, 도 8에 나타낸 제1 및 제2 종래예의 어느 반도체장치에 있어서의 포토다이오드(27)에서도, 높은 수광감도와 우수한 주파수특성과의 양쪽을 동시에는 얻을 수 없었다.
따라서, 본원의 발명은, 높은 수광감도와 우수한 주파수특성과의 양쪽을 동시에 얻을 수 있는 수광소자를 포함하는 반도체장치 및 그 제조방법을 제공하는 것을 목적으로 하고 있다.
도 1은 본원의 발명의 제1 실시형태의 측단면도이다.
도 2는 제1 실시형태의 제조방법의 최초의 공정을 나타낸 측단면도이다.
도 3은 도 2에 이어지는 공정을 나타낸 측단면도이다.
도 4는 도 3에 이어지는 공정을 나타낸 측단면도이다.
도 5는 도 4에 이어지는 공정을 나타낸 측단면도이다.
도 6은 본원의 발명의 제2 실시형태의 측단면도이다.
도 7은 본원의 발명의 제1 종래예의 측단면도이다.
도 8은 본원의 발명의 제2 종래예의 측단면도이다.
〈도면의 주요부분에 대한 부호의 설명〉
11:실리콘기판(제1의 반도체영역), 14:에피택셜층(제2의 반도체영역), 15:확산층(제4의 반도체영역), 33:매입층(제3의 반도체영역), 34:매입층(제4의 반도체영역), 35:포토다이오드(수광소자), 36:NPN 트랜지스터(바이폴라소자), 41:실리콘기판(제1의 반도체영역), 42:매입층(제5의 반도체영역), 43:매입층(제3의 반도체영역), 44:포토다이오드(수광소자), 45:NPN 트랜지스터(바이폴라소자)
본원의 발명에 의한 반도체장치는, 제1 도전형의 제1의 반도체영역과 이 제1의 반도체영역상의 제2 도전형의 제2의 반도체영역과로 구성되어 있는 PN 접합부를 가지는 수광소자를 포함하는 반도체장치에 있어서, 상기 PN 접합부에의 역방향전압의 인가에 의해서도 공핍화되지 않는 상기 제1의 반도체영역내의 부분에, 이 제1의 반도체영역보다 불순물농도가 높은 제1 도전형의 제3의 반도체영역이 매입되어 있고, 상기 제3의 반도체영역이 상기 수광소자의 한쪽의 전극에 대한 취출영역으로 되어 있는 것을 특징으로 하고 있다.
본원의 발명의 또 다른 양태에 의한 반도체장치는, 상기 제1의 반도체영역보다 불순물농도가 높은 제1 도전형의 제4의 반도체영역이 소자활성영역의 주위면을 둘러싸고 있고, 상기 제4의 반도체영역의 하단부에 상기 제3의 반도체영역이 접하고 있고, 상기 제1의 반도체영역보다 불순물농도가 높은 제1 도전형의 제5의 반도체영역이, 상기 제3의 반도체영역의 하단부에 접하여 상기 소자활성영역의 저면을 폐쇄하고 있어도 된다.
또한, 본원의 발명에 의한 반도체장치는, 상기 소자활성영역에 바이폴라소자가 형성되어 있어도 된다.
또한, 본원의 발명에 의한 반도체장치는, 반도체기판이 상기 제1의 반도체영역으로 되어 있고, 상기 반도체기판상의 에피택셜층이 상기 제2의 반도체영역으로 되어 있어도 된다.
본원의 발명에 의한 반도체장치의 제조방법은, 제1 도전형의 제1의 반도체영역과 이 제1의 반도체영역상의 제2 도전형의 제2의 반도체영역과로 구성되어 있는 PN 접합부를 가지는 수광소자를 포함하는 반도체장치의 제조방법에 있어서, 상기 PN 접합부에의 역방향전압의 인가에 의해서도 공핍화되지 않는 상기 제1의 반도체영역내의 부분에, 이 제1의 반도체영역보다 불순물농도가 높은 제1 도전형의 제3의 반도체영역을 고에너지 이온 주입에 의해서 형성하는 공정과, 상기 제3의 반도체영역을 상기 수광소자의 한쪽의 전극에 대한 취출영역으로 하는 공정과로 이루어지는 것을 특징으로 하고 있다.
본원의 발명에 의한 반도체장치에서는, 제1의 반도체영역내에 이 제1의 반도체영역보다 불순물농도가 높은 제3의 반도체영역이 매입되어 있지만, 이 제3의 반도체영역은 수광소자의 PN 접합부에의 역방향전압의 인가에 의해서도 공핍화되지 않는 부분에 매입되어 있다.
이로 인해서, PN 접합부에 있어서의 공핍층의 폭이 넓어, 공핍층내에서 발생하는 캐리어의 수가 많고, 또 접합용량에 의한 기생용량도 적다. 또한, 제1의 반도체영역의 확산길이가 길어, 공핍층외에서 발생한 캐리어중에서 확산에 의해서 광핍층에까지 도달하는 캐리어의 수가 많다.
또한, 제1의 반도체영역보다 불순물농도가 높은 제3의 반도체영역이 수광소자의 한쪽의 전극에 대한 취출영역으로 되어 있으므로, 한쪽의 전극에 있어서의 기생저항이 낮다.
또, 제1의 반도체영역보다 불순물농도가 높은 제1 도전형의 제3∼제5의 반도체영역이 소자활성영역의 주위면 및 저면을 덮고 있으면, 제1의 반도체영역의 불순물농도가 극히 낮아도, 제3∼제5의 반도체영역에서 소자활성영역의 소자분리를 행할 수 있다.
이로 인해서, PN 접합부에 있어서의 공핍층의 폭이 더욱 넓어, 공핍층내에서 발생하는 캐리어의 수가 더욱 많고, 또 접합용량에 따른 기생용량도 더욱 적다. 또한, 제1의 반도체영역의 확산길이가 더욱 길어, 공핍층외에서 발생한 캐리어중에서 확산에 의해서 공핍층에까지 도달하는 캐리어의 수가 더욱 많다.
또한, 제3의 반도체영역의 하단부에 접하고 있는 제5의 반도체영역이 소자활성영역의 저면을 폐쇄하고 있으므로, 제3의 반도체영역이 소자활성영역의 저면을 직접 폐쇄하고 있는 구조에 비해서 깊은 소자활성영역이 확보되어 있다.
또, 소자활성영역에 바이폴라소자가 형성되어 있어 소자활성영역내에 매입 콜렉터가 형성되어 있어도, 소자활성영역이 깊으므로, 불순물농도가 높은 제5의 반도체영역과 매입 콜렉터와를 이간시킬 수 있어, 매입 콜렉터에 있어서의 기생용량을 적게 할 수 있다.
본원의 발명에 의한 반도체장치의 제조방법에서는, 수광소자의 PN 접합부에의 역방향전압의 인가에 의해서 공핍화되지 않는 제1의 반도체영역내의 부분에 제3의 반도체영역을 형성하고 있지만, 이 제3의 반도체영역을 고에너지 이온 주입에 의해서 형성하고 있으므로, 제1의 반도체영역내의 원하는 깊이로 용이하게 제3의 반도체영역을 형성할 수 있다.
본 발명의 보다 넓은 범위의 적응성은 다음의 상세한 설명으로부터 명백해질 것이다. 그러나, 본 발명의 바람직한 실시예을 나타내는 상세한 설명과 특정한 예는 다만 예에 지나지 않으며, 본 발명의 취지 및 범위를 일탈하지 않고 여러 가지로 수정 및 변형이 가능함은 당해 기술분야의 숙련자에게는 명백하다.
그런데, 포토다이오드의 성능은 수광감도와 주파수특성에 따라서 결정되고, 이 중의 수광감도는, PN 접합부에 있어서의 공핍층내에서 발생하는 캐리어의 수와, 공핍층외에서 발생한 캐리어중에서 확산에 의해서 공핍층에까지 도달하는 캐리어의 수와에 따라서 결정된다.
이 점에서, 공핍층의 폭을 넓게 하는 것과, 공핍층의 양측의 반도체영역에 있어서의 확산길이를 길게 하는 것, 즉 재결합을 적게 하는 것과에 의해서, 수광감도가 향상된다. 그리고, 공핍층의 폭을 넓게 하고, 공핍층의 양측의 반도체영역에 있어서의 확산길이를 길게 하는 것 즉 재결합을 적게 하는 것은, 포토다이오드를 구성하는 P형 및 N형의 반도체영역의 불순물농도를 낮게 함으로써 달성된다.
한편, 포토다이오드의 주파수특성은, 기생용량과 기생저항과에 의해서 결정된다. 기생용량을 적게 하는 것은 PN 접합부에 있어서의 공핍층의 폭을 넓게 하여 접합용량을 적게 함으로써 대응할 수 있고, 이 것은 포토다이오드를 구성하는 P형 및 N형의 반도체영역의 불순물농도를 낮게 함으로써 달성된다. 또, 기생저항을 낮게 하는 것은, 포토다이오드를 구성하는 P형 및 N형의 반도체영역의 불순물농도를 높게 함으로써 달성된다.
다음에, 포토다이오드 및 NPN 트랜지스터를 포함하는 반도체장치에 적용한 본원의 발명의 제1 및 제2 실시형태를, 도 1∼도 6을 참조하면서 설명한다. 도 1이, 제1 실시형태의 반도체장치를 나타내고 있다. 이 반도체장치를 제조하기 위해서는, 도 2에 나타낸 바와 같이, 저항률이 4Ω㎝ 정도인 P형의 실리콘기판(11)의 표면에, 두께가 85㎚ 정도인 산화막(31)을 형성한다.
실리콘기판(11)은 포토다이오드의 애노드로 되지만, 포토다이오드를 형성할 영역의 산화막(31)을 선택적으로 제거하고, 이 산화막(31)을 마스크로 하여, 2∼10MeV 정도의 고가속 에너지 및 1.0×1012이온／㎠의 도즈량으로, 붕소(32)를 실리콘기판(11)중에 이온주입한다.
다음에, 도 3에 나타낸 바와 같이, 산화막(31)을 제거한 후, 1200℃의 N2분위기중에 있어서의 60분간의 열처리로, 이온주입된 붕소(32)를 활성화시키고, P형의 매입층(33)을 실리콘기판(11)의 내부에 형성한다. 매입층(33)은, 포토다이오드의 애노드측의 전극에 대한 취출영역으로 된다.
다음에, 50keV의 가속에너지 및 7.5×1014이온／㎠의 도즈량으로 인을 실리콘기판(11)중에 선택적으로 이온주입하고, 1200℃의 N2분위기중에 있어서의 100분간의 열처리로, 이온주입된 인을 활성화시켜, 도 4에 나타낸 바와 같이, N형의 매입층(12)을 실리콘기판(11)에 형성한다. 매입층(12)은, NPN 트랜지스터의 매입 콜렉터로 된다.
그 후, 30keV의 가속에너지 및 2.5×1014이온／㎠의 도즈량으로 붕소를 실리콘기판(11)중에 선택적으로 이온주입하고, 1200℃의 N2분위기중에 있어서의 100분간의 열처리를 행하고, 또한 이온주입에 의한 충격으로 발생한 실리콘기판(11)의 결정결함을 제거하는 것을 목적으로 하여 1200℃의 습윤 O2분위기중에 있어서의 10분간의 산화를 행하여, 이온주입된 붕소를 활성화시켜, P형의 매입층(34)을 실리콘기판(11)에 형성한다.
매입층(34)은, 포토다이오드의 애노드용 플러그 및 소자분리층으로 된다. 그 후, 전술한 산화로 실리콘기판(11)의 표면에 형성된 산화막(도시하지 않음)을 불산으로 제거한다. 이어서, 도 5에 나타낸 바와 같이, 저항률이 1Ω㎝이고 두께가 4㎛인 에피택셜층(14)을 실리콘기판(11)상에 성장시킨다. 에피택셜층(14)은, 포토다이오드의 캐소드 및 NPN 트랜지스터의 진성 콜렉터로 된다.
따라서, 실리콘기판(11)과 에피택셜층(14)과로 포토다이오드의 PN 접합부가 구성되지만, 매입층(33)은 이 PN 접합부에의 역방향전압의 인가에 의해서도 공핍화되지 않는 깊이로 형성되어 있다. 에피택셜층(14)의 표면에는, 두께가 20㎚인 희생(犧牲)산화막(도시하지 않음)을 열산화법으로 형성한다.
그 후, 에피택셜층(14) 및 실리콘기판(11)중에 선택적으로, 50keV의 가속에너지 및 6.0×1015이온／㎠의 도즈량으로 붕소를 이온주입하고, 또 70keV의 가속에너지 및 1.0×1016이온／㎠의 도즈량으로 인을 이온주입한다. 그리고, 1100℃의 N2분위기중에 있어서의 70분간의 열처리를 행하여, 이온주입된 붕소 및 인을 활성화시켜, P형의 확산층(15) 및 N형의 확산층(16)을 형성한다.
확산층(15)은 포토다이오드의 애노드용 플러그 및 소자분리층으로 되고, 확산층(16)은 NPN 트랜지스터의 콜렉터용 플러그로 된다. 그 후, 50keV의 가속에너지 및 1.0×1014이온／㎠의 도즈량으로 에피택셜층(14)에 붕소를 선택적으로 이온주입하고, 900℃의 N2분위기중에 있어서의 30분간의 열처리를 행하여, 이온주입된 붕소를 활성화시켜, P형의 확산층(17)을 형성한다. 확산층(17)은 NPN 트랜지스터의 진성 베이스로 된다.
그 후, 포토레지스트(도시하지 않음)를 마스크로 하여, 50keV의 가속에너지 및 1.0×1015이온／㎠의 도즈량으로 확산층(15,17)중에 BF2를 이온주입한다. 그리고, 포토레지스트를 제거한 후, 다른 포토레지스트(도시하지 않음)를 마스크로 하여, 50keV의 가속에너지 및 5.0×1015이온／㎠의 도즈량으로 에픽택셜층(14)중 및 확산층(16,17)중에 비소를 이온주입한다.
그리고, 1000℃의 N2분위기중에 있어서의 25분간의 열처리를 행하여, 이온주입된 붕소 및 비소를 활성화시켜, P＋형의 확산층(18) 및 N＋형의 확산층(19)을 형성한다. 확산층(18)은 포토다이오드의 애노드용 플러그에 대한 콘택트영역 및 NPN 트랜지스터의 그래프트 베이스로 되고, 확산층(19)은 포토다이오드의 캐소드 및 NPN 트랜지스터의 콜렉터용 플러그에 대한 콘택트영역 및 에미터로 된다.
다음에, 도 1에 나타낸 바와 같이, 두께가 600㎚ 정도인 절연막(21)을 상압(常壓) CVD법으로 에피택셜층(14)상에 퇴적시키고, 확산층(18,19)에 도달하는 콘택트공(22)을 RIE법으로 절연막(21)에 형성한다. 그리고, 1％의 Si를 포함하고 있고 두께가 700㎚ 정도인 Al층을 스퍼터법으로 퇴적시키고, 이 Al층의 불필요한 부분을 RIE법으로 에칭하여, 콘택트공(22)을 통하여 확산층(18,19)에 접속되어 있는 금속배선층(23)을 형성한다.
그 후, 두께가 1㎛ 정도의 SiN막인 층간막(24)을 플라즈마 CVD법으로 퇴적시키고, 금속배선층(23)에 도달하는 콘택트공(도시하지 않음)을 RIE법으로 층간막(24)에 형성한다. 그리고, 1％의 Si를 포함하고 있는 Al층을 스퍼터법으로 퇴적시키고, 이 Al층중에서 포토다이오드를 형성할 영역상의 부분만을 RIE법으로 선택적으로 에칭하여, 포토다이오드에 대한 차광막을 겸하고 있는 금속배선층(25)을 형성한다.
그 후, 두께가 700㎚ 정도의 SiN막인 보호막(26)을 플라즈마 CVD법으로 퇴적시키고, 본딩 패드부의 보호막(26)을 RIE법에 의한 에칭으로 제거한다. 그리고, 95％의 N2와 5％의 H2로 이루어지는 포밍가스 분위기중에서의 열처리인 신터링처리를 행하여, 포토다이오드(35)와 NPN 트랜지스터(36)와를 포함하는 제1 실시형태의 반도체장치를 완성시킨다.
도 6에, 제2 실시형태의 반도체장치를 나타내고 있다. 이 반도체장치를 제조하기 위해서는, 제1 실시형태에 있어서의 실리콘기판(11)보다 불순물농도가 낮고 저항률이 20Ω㎝ 정도인 P형의 실리콘기판(41)을 사용하여, 포토다이오드를 형성할 영역이외의 영역의 실리콘기판(41)중에, 5MeV 정도의 고가속 에너지 및 1.0×1012이온／㎠의 도즈량으로 붕소를 이온주입한다.
그 후, 전술한 이온주입을 행한 영역이외의 영역의 실리콘기판(41)중에, 제1 실시형태에 있어서의 매입층(33)을 형성한 경우와 동일한 이온주입을 행한다. 그리고, 1200℃의 N2분위기중에 있어서의 60분간의 열처리로, 이온주입된 붕소를 활성화시킨다. 그 결과, 실리콘기판(41)의 내부에, 포토다이오드를 형성할 영역이외의 영역에서는 P형의 매입층(42)이 형성되고, 그외의 영역에서는 매입층(42)의 상단부에 접하고 있는 P형의 매입층(43)이 형성된다.
그 후는, 전술한 제1 실시형태의 경우와 실질적으로 동일한 공정을 실행하여, 포토다이오드(44)와 NPN 트랜지스터(45)와를 포함하는 제2 실시형태의 반도체장치를 완성시킨다. 이 반도체장치에서는, 도 6으로부터도 명확히 나타난 바와 같이, NPN 트랜지스터(45)의 소자활성영역이 확산층(15) 및 매입층(34,42,43)으로 완전히 덮여 있으므로, 전술한 바와 같이 실리콘기판(41)의 불순물농도가 낮아도, 소자분리에 지장은 없다.
또한, 도 6에 나타낸 제2 실시형태에서는, NPN 트랜지스터(45)의 매입 콜렉터로서의 매입층(12)이 소자분리층으로서의 매입층(34)보다 깊으므로, 매입층(12)에 있어서의 기생용량을 적게하기 위해서, 매입층(43)보다 깊어 매입층(12)과 접촉하지 않는 매입층(42)이 매입층(43)과는 별개로 형성되어 있다. 그러나, 매입층(12)이 매입층(34)보다 얕으면, 매입층(42)을 형성하지 않고 매입층(43)을 전체면에 형성해도 된다.
본원의 발명에 의한 반도체장치에서는, 수광소자의 PN 접합부에 있어서의 공핍층내에서 발생하는 캐리어의 수가 많고, 공핍층외에서 발생한 캐리어중에서 확산에 의해서 공핍층에까지 도달하는 캐리어의 수도 많으므로, 수광소자의 수광감도가 높다. 또한, 수광소자의 PN 접합부에 있어서의 기생용량이 적고, 수광소자의 한쪽의 전극에 있어서의 기생저항도 낮으므로, 수광소자의 주파수특성도 우수하다.
또, 제3∼제5의 반도체영역이 소자활성영역의 주위면 및 저면을 덮고 있으면, 수광소자의 PN 접합부에 있어서의 공핍층내에서 발생하는 캐리어의 수가 더욱 많고, 공핍층외에서 발생한 캐어중에서 확산에 의해서 공핍층에까지 도달하는 캐리어의 수도 더욱 많으므로, 수광소자의 수광감도가 더욱 높다.
그리고, 수광소자의 PN 접합부에 있어서의 기생용량이 더욱 적으므로, 수광소자의 주파수 특성도 더욱 우수하다. 또한, 깊은 소자활성영역이 확보되어 있으므로, 이 소자활성영역에 있어서의 소자형성의 자유도가 높다.
또, 소자활성영역에 바이폴라소자가 형성되어 있어 소자활성영역내에 매입 콜렉터가 형성되어 있어도, 매입 콜렉터에 있어서의 기생용량을 적게 할 수 있으므로, 동작속도가 빠른 바이폴라소자를 얻을 수 있다.
본원의 발명에 의한 반도체장치의 제조방법에서는, 수광소자의 PN 접합부에의 역방향전압의 인가에 의해서도 공핍화되지 않는 제1의 반도체영역내의 부분에 제3의 반도체영역을 형성하고 있지만, 제1의 반도체영역내의 원하는 깊이로 용이하게 제3의 반도체영역을 형성할 수 있으므로, 수광감도가 높고 주파수특성도 우수한 수광소자를 포함하는 반도체장치를 저코스트로 제조할 수 있다.
본 발명을 특정의 실시예를 참조하여 상세하게 설명하였으나, 본 발명의 취지 및 범위를 일탈하지 않고 여러 가지로 수정 및 변형이 가능함은 당해 기술분야의 숙련자에게는 명백하다.

Claims (5)

  1. 제1 도전형의 제1의 반도체영역과 이 제1의 반도체영역상의 제2 도전형의 제2의 반도체영역과로 구성되어 있는 PN 접합부를 가지는 수광소자를 포함하는 반도체장치에 있어서,
    상기 PN 접합부에의 역방향전압의 인가에 의해서도 공핍화(空乏化)되지 않는 상기 제1의 반도체영역내의 부분에, 이 제1의 반도체영역보다 불순물농도가 높은 제1 도전형의 제3의 반도체영역이 매입되어 있고,
    상기 제3의 반도체영역이 상기 수광소자의 한쪽의 전극에 대한 취출영역으로 되어 있는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 제1의 반도체영역보다 불순물농도가 높은 제1 도전형의 제4의 반도체영역이 소자활성영역의 주위면을 둘러싸고 있고,
    상기 제4의 반도체영역의 하단부에 상기 제3의 반도체영역이 접하고 있고,
    상기 제1의 반도체영역보다 불순물농도가 높은 제1 도전형의 제5의 반도체영역이, 상기 제3의 반도체영역의 하단부에 접하여 상기 소자활성영역의 저면을 폐쇄하고 있는 것을 특징으로 하는 반도체장치.
  3. 제2항에 있어서, 상기 소자활성영역에 바이폴라소자가 형성되어 있는 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 반도체기판이 상기 제1의 반도체영역으로 되어 있고, 상기 반도체기판상의 에피택셜층이 상기 제2의 반도체영역으로 되어 있는 것을 특징으로 하는 반도체장치.
  5. 제1 도전형의 제1의 반도체영역과 이 제1의 반도체영역상의 제2 도전형의 제2의 반도체영역과로 구성되어 있는 PN 접합부를 가지는 수광소자를 포함하는 반도체장치의 제조방법에 있어서,
    상기 PN 접합부에의 역방향전압의 인가에 의해서도 공핍화되지 않는 상기 제1의 반도체영역내의 부분에, 이 제1의 반도체영역보다 불순물농도가 높은 제1 도전형의 제3의 반도체영역을 고에너지 이온 주입에 의해 형성하는 공정과,
    상기 제3의 반도체영역을 상기 수광소자의 한쪽의 전극에 대한 취출영역으로 하는 공정과
    로 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
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