KR100877772B1 - 실리콘 에피택셜 웨이퍼 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 실리콘 에피택셜 웨이퍼는, 탄소가 5×1015내지 5×1017atoms/cm3 의 농도 범위로 도프된 CZ 실리콘 잉곳으로부터 잘라낸 실리콘 단결정 웨이퍼 표면에, 에피택셜 성장에 의해 실리콘 단결정으로 이루어진 에피택셜층이 형성된 실리콘 에피택셜 웨이퍼이다. 상기 실리콘 단결정 웨이퍼 이면에 두께 0.5㎛이상 1.5㎛ 이하의 다결정 실리콘층이 형성되어 있다.
에피택셜, 실리콘, 실리콘층

Description

실리콘 에피택셜 웨이퍼 및 그 제조 방법{SILICON EPITAXIAL WAFER AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, CCD(Charge Coupled Device)나 CMOS(Complementally Metal-Oxide Semiconductor) 등의 용도에 적합한 실리콘 에피택셜 웨이퍼(이하, 에피 웨이퍼라고 한다)에 관한 것이다.
본원은, 2004년 8월 31일에 출원된 일본특허출원 2004-251837호에 기초하여 우선권을 주장하며, 그 내용을 여기에 원용한다.
근년, 디지털 카메라 등의 보급에 의해 촬상소자인 CCD 디바이스 및 CMOS 이미지 센서의 생산이 급증하고 있다. 촬상소자에는, 디바이스의 어떤 개소에서 화상을 잡을 수 없게 되는 흰점 결함의 문제가 있어, 디바이스의 수율 저하의 원인이 되고 있다.
흰점 결함은 실리콘 웨이퍼의 중금속 오염이 원인인 것으로 알려져 있다. 종래, DZ-IG(Denuded Zone-Intrinsic Gettering) 처리를 한 DZ-IG 웨이퍼 표면에 실리콘 단결정을 에피택셜 성장시켜 실리콘 에피택셜층을 형성한, 내부 게터링 효과가 매우 높은 DZ-IG 에피 웨이퍼가 이용되어 왔다. 촬상기판은 중금속 오염을 제거하기 위해 강한 게터링 효과를 가지고 있을 필요가 있다. IG웨이퍼를 촬상기 판을 제작하기 위해 사용하는 경우, 5×109개/cm3 이상의 고밀도의 산소 석출물이 필요하다는 것이 알려져 있다. DZ-IG 웨이퍼는, 1100℃∼1200℃ 정도의 온도로 웨이퍼 표층의 산소를 외측으로 확산시켜 웨이퍼 표층을 무결함층으로 하는 DZ 열처리와, 600℃∼900℃의 온도로 웨이퍼 내부에 산소 석출핵을 형성하는 IG 열처리의 2단계 처리를 시행하는 것에 의해 제작된다. DZ-IG 열처리는 통상 10시간 이상의 처리 시간을 요하기 때문에, 웨이퍼의 제조 비용이 비싸진다. 또한, 고온에서 열처리하는 DZ 열처리에서는, 열처리 중에 웨이퍼가 중금속에 의해 오염될 우려가 있었다. DZ-IG 웨이퍼를 이용하여 제작된 DZ-IG 웨이퍼에서도, 제조 비용이 비싸고, 또한 열처리 중에 중금속 오염을 일으키는 문제가 있었다.
상기 문제점을 해결하는 방법으로서, 예를 들면, 특허문헌1(일본공개특허공보 평10-229093호)에 개시되어 있는 실리콘 웨이퍼의 제조 방법에서는, 산소 농도를 12∼18×1017atoms/cm3(ASTM F121-1979), 탄소 농도를 0.3∼2.5×1015atoms/cm3(ASTM F123-1981)의 각 범위로 제어하여 CZ(초크랄스키;Czocharalski)법으로 실리콘 단결정을 인상한다. 실리콘 단결정으로부터, 실리콘 웨이퍼를 잘라낸 후, 600℃이상, 900℃ 이하의 온도로 15분 이상, 4시간 이하의 조건으로 어닐 처리를 행하고, EG(Extrinsic Gettering) 효과를 기대할 수 있는 처리를 시행하지 않고, 웨이퍼의 편면 또는 양면을 경면(鏡面) 연마하여 마무리하고, 그 표면에 에피택셜막을 성막(成膜)한다.
예를 들면, 특허문헌2(일본공개특허공보 평11-204534호)에 개시되어 있는 에 피 웨이퍼의 제조 방법에서는, 탄소 농도를 0.1∼2.5×1015atoms/cm3(ASTM F123-1981), 산소 농도를 10∼18×1017atoms/cm3(ASTM F121-1979)의 범위로 제어하여 CZ법 또는 MCZ법으로 인상된 실리콘 단결정으로부터, 반도체 디바이스용 실리콘 웨이퍼를 잘라낸다. 이 웨이퍼의 편면 또는 양면을 경면 연마하여 마무리하고, 그 표면에 실리콘의 에피택셜막을 성막한 후, 상기 실리콘 결정의 내부에 미소(微小) 결함을 형성하는 열처리를 행한다.
예를 들면, 특허문헌3(일본공개특허공보 2001-237247호)에는, 탄소가 도프된 CZ 실리콘 웨이퍼에 1000℃ 미만의 온도로 에피택셜 성장을 행하는 에피 웨이퍼의 제조 방법이 개시되어 있다. 특허문헌1∼3에 개시되는 방법에서는, 저온의 디바이스 프로세스에 있어서 충분한 IG 효과를 발휘할 수 있는 에피 웨이퍼가 얻어진다.
반도체 웨이퍼의 이면에 EG층을 형성하는 공정과, 이 EG층과 반도체 웨이퍼의 소자 형성 영역과의 사이에 산소 석출핵이 되는 원소를 주입하는 공정을 구비하는 반도체 장치의 제조 방법이 개시되어 있다(예를 들면, 특허문헌4 참조: 일본특허 제3203740호 공보). 특허문헌4에 개시되는 방법에서는, 지속성이 높은 게터링 능력을 반도체 장치에 부여할 수 있어, 디바이스의 수율이 크게 향상된다.
또한, 특허문헌5(일본특허 제3173106호 공보)에 개시되어 있는 에피택셜 웨이퍼의 제조 방법에서는, 반도체 기판을 세정한 후, 이 반도체 기판의 표면에 불순물 오염 방지막을 형성하고, 반도체 기판의 이면측의 표층에 불순물을 도입함으로써 고농도 불순물 확산층으로 이루어지는 게터링층을 형성한다. 불순물 방지막을 제거하고, 반도체 기판을 세정한 후, 반도체 기판의 표면에 에피택셜층을 퇴적한다. 특허문헌5에 개시되는 방법에서는, 게터링층을 고농도 불순물 확산층으로 형성하기 때문에, 게터링이 강력하게 행해진다.
(발명의 개시)
(발명이 해결하고자 하는 과제)
상기 특허문헌1∼3에 개시되는 방법에 의해 얻어지는 에피 웨이퍼는, CCD 제조 프로세스에 대응하는 의사(擬似) 열처리를 시행한 실험에서는, 종래 사용되어 왔던 DZ-IG 에피 웨이퍼와 마찬가지의 밀도를 갖는 산소 석출물을 형성하였다. 그러나 상기 에피 웨이퍼는, 종래의 DZ-IG 에피 웨이퍼에 비해, 디바이스 제조 프로세스의 초기 단계에서의 산소 석출물 밀도가 적었다. 이것은 상기 에피 웨이퍼는, 디바이스 제조 프로세스의 중간 단계 이후는 DZ-IG 에피 웨이퍼와 동등한 IG 효과를 가지지만, 초기 단계에서는 DZ-IG 에피 웨이퍼보다도 IG효과가 열화한 것을 나타내고 있다.
특허문헌4에 개시되는 방법에서는, 이온 주입에 비용 및 시간이 걸리기 때문에 경제적이지 않고, 산소 석출 영역은 이온 주입을 행한 매우 좁은 깊이의 영역에 한정되기 때문에 충분한 게터링 효과가 얻어지지 않는다. 특허문헌5에 개시되는 방법에서도, 산소 석출 영역은 기판 이면측에 형성된 게터링층에 한정되기 때문에 충분한 게터링 효과가 얻어지지 않는다.
본 발명의 목적은, DZ-IG 에피 웨이퍼에 비해 낮은 제조 비용으로 제조할 수 있고, 게터링 효과가 우수하고, 중금속 오염이 없는 실리콘 에피택셜 웨이퍼 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 다른 목적은, 촬상 디바이스 제조 프로세스 초기 단계부터 강력한 게터링 효과를 기대할 수 있는 실리콘 에피택셜 웨이퍼 및 그 제조 방법을 제공하는 것에 있다.
(과제를 해결하기 위한 수단)
본 발명자들은 상기 제 문제를 해결하기 위해, 탄소 도프 웨이퍼의 이면에 EG 효과를 목적으로 하는 다결정 실리콘층을 형성하였다. 이 다결정 실리콘층의 형성 후에, 웨이퍼 표면에 에피택셜 성장에 의해 애피택셜층을 형성함으로써, 본 발명의 실리콘 에피택셜 웨이퍼를 제조했다.
본 발명의 제1 형태는, 탄소가 5×1015atoms/cm3 이상 5×1017atoms/cm3 이하(ASTM F123-1981)의 농도 범위로 도프된 CZ 실리콘 잉곳으로부터 잘라낸 실리콘 단결정 웨이퍼 표면에, 에피택셜 성장에 의해 실리콘 단결정으로 이루어진 에피택셜층을 형성한 실리콘 에피택셜 웨이퍼를 개량한 것이다. 본 형태에서는, 상기의 실리콘 단결정 웨이퍼 이면에 두께 0.5㎛이상 1.5㎛ 이하의 다결정 실리콘층이 형성된다.
제1 형태에 따른 실리콘 에피택셜 웨이퍼는, 촬상 디바이스 제조 프로세스 초기 단계에서, 5×109개/cm3 이상의 산소 석출물이 형성되기 때문에 충분한 IG 효과를 가지고, 또한 다결정 실리콘층에 의한 EG 효과가 부가되기 때문에, 중금속 오염에 민감한 촬상 디바이스의 제조에 최적이며, 수율 향상에 기여할 수 있다.
본 발명의 제2 형태는, 탄소가 5×1015atoms/cm3 이상 5×1017atoms/cm3 이하(ASTM F123-1981)의 농도 범위로 도프된 CZ 실리콘 잉곳으로부터 잘라낸 실리콘 단결정 웨이퍼를 준비하는 공정과, 실리콘 단결정 웨이퍼 이면에 두께 0.5㎛이상 1.5㎛ 이하의 다결정 실리콘층을 형성함과 동시에, 실리콘 단결정 웨이퍼 내부에 산소 석출핵을 형성하는 공정과, 실리콘 단결정 웨이퍼 표면에 에피택셜 성장에 의해 실리콘 단결정으로 이루어진 에피택셜층을 형성하는 공정을 상기의 순서로 각각 포함하는 실리콘 에피택셜 웨이퍼의 제조 방법이다.
제2 형태의 제조 방법에서는, 상기 공정을 이 순서로 각각 거침으로써, DZ-IG 에피 웨이퍼에 비해 낮은 제조 비용으로 에피택셜 웨이퍼를 제조할 수 있다. 또한 고온 열처리를 시행할 필요가 없기 때문에, 웨이퍼 제조 공정에서의 중금속 오염이 없고, 에피택셜 웨이퍼에는, 촬상 디바이스 제조 프로세스 초기 단계부터 강력한 게터링 효과를 기대할 수 있다.
(발명의 효과)
본 발명의 에피택셜 웨이퍼는, 촬상 디바이스 제조 프로세스 초기 단계에서 5×109개/cm3 이상의 산소 석출물이 형성되기 때문에 충분한 IG 효과가 얻어지고, 또한 다결정 실리콘층에 의한 EG 효과가 부가되기 때문에, 중금속 오염에 민감한 촬상 디바이스의 제조에 최적이며, 수율 향상에 기여할 수 있다.
본 발명의 에피택셜 웨이퍼의 제조 방법은, 제조 비용이 비싸고, 제조시에 중금속 오염될 가능성이 높은 DZ-IG 에피 웨이퍼에 비해 낮은 제조 비용으로 에피택셜 웨이퍼를 제조할 수 있다. 또한 고온 열처리를 시행할 필요가 없기 때문에, 웨이퍼 제조 공정에서의 중금속 오염이 없고, 촬상 디바이스 제조 프로세스의 초기 단계부터 강력한 게터링 효과를 기대할 수 있다.
도1(도1의 (a)∼(d)) 은, 본 발명의 실리콘 에피택셜 웨이퍼의 제조 방법을 나타내는 공정도이다.
도2 는 비교예1의 DZ-IG 2단 열처리의 온도 프로파일을 나타내는 도면이다.
도3 은 비교 시험1에 있어서의 각 디바이스 프로세스 공정마다의 산소 석출물 밀도를 나타내는 도면이다.
도4 는 비교 시험2에 있어서의 TZDB에 의한 산화막 내압 평가 시험에서의 양품률을 나타내는 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 실리콘 에피택셜 웨이퍼 11 : 실리콘 단결정 웨이퍼
11a : 산소 석출핵 11b : 산소 석출물
12 : 다결정 실리콘층 13 : 에피택셜층
(발명을 실시하기 위한 최량의 형태)
다음으로 본 발명을 실시하기 위한 최량의 형태를 도면에 기초하여 설명한다.
도1 의 (c)에 나타낸 본 발명의 실리콘 에피택셜 웨이퍼는, 탄소가 5×1015atoms/cm3 이상 5×1017atoms/cm3 이하(ASTM F123-1981)의 농도 범위로 도프된 CZ 실리콘 잉곳으로부터 잘라낸 실리콘 단결정 웨이퍼(11) 표면에, 에피택셜 성장에 의해 실리콘 단결정으로 이루어진 에피택셜층(13)을 형성한 실리콘 에피택셜 웨이퍼(10)를 개량한 것이다. 실리콘 단결정 웨이퍼(11) 이면에는, 두께 0.5㎛이상 1.5㎛ 이하의 다결정 실리콘층(12)이 형성된다.
실리콘 단결정 웨이퍼(11) 이면에 다결정 실리콘층(12)을 형성함으로써, 다결정 실리콘층(12)이 가지는 EG효과 이외에도, 다결정 실리콘층(12)으로부터 공공(空孔)이 실리콘 단결정 웨이퍼(11) 내부로 공급되어, 웨이퍼 내부의 산소 석출이 촉진되는 효과도 얻어진다. 그 때문에 실리콘 단결정 웨이퍼(11) 내부에는 많은 산소 석출핵이 형성된다. 이 에피택셜 웨이퍼를 이용함으로써, 도1의 (d)에 나타내는 바와 같이, 촬상 디바이스 제조 프로세스 초기 단계에서 5×109개/cm3 이상의 산소 석출물(11b)이 형성된다. 산소 석출물(11b)에 의해, 충분한 IG 효과가 얻어지고, 또한 다결정 실리콘층(12)에 의한 EG효과가 부가되기 때문에, 상기 에피택셜 웨이퍼는, 중금속 오염에 민감한 촬상 디바이스의 제조에 최적이며, 수율 향상에 기여할 수 있다.
다음으로, 본 발명의 실리콘 에피택셜 웨이퍼의 제조 방법에 대해 설명한다.
먼저, 도1의 (a)에 나타내는 바와 같이, 탄소가 5×1015atoms/cm3 이상 5× 1017atoms/cm3 이하(ASTM F123-1981)의 농도 범위로 도프된 CZ 실리콘 잉곳으로부터 잘라낸 실리콘 단결정 웨이퍼(11)를 준비한다. 탄소 농도가 5×1015atoms/cm3 미만에서는, 디바이스 프로세스에서 5×109atoms/cm3 이상의 산소 석출물 밀도를 발생시키는 것이 어렵고, 또한 게터링이 부족하게 된다. 탄소 농도가 5×1017atoms/cm3을 초과하면, 결정의 유전위화(有轉位化)가 일어나서, 단결정의 육성을 할 수 없게 된다. 이 때문에, 탄소 도프 농도를 5×1015atoms/cm3 이상 5×1017atoms/cm3 이하(ASTM F123-1981)의 범위로 규정했다. 바람직한 탄소 도프 농도는 5×1015∼5×1016atoms/cm3 이다.
실리콘 단결정 웨이퍼(11)의 산소 농도 범위는 14∼18×1017atoms/cm3(ASTM F121-1979)가 바람직하다. 산소 농도가 14×1017atoms/cm3미만에서는, 디바이스 프로세스에서 5×109atoms/cm3 이상의 산소 석출물 밀도를 발생시키는 것이 어렵고, 또한 게터링이 부족하게 된다. 산소 농도가 18×1017atoms/cm3을 초과하면, 산소 석출에 기인한 에피 결함이 발생하기 쉬워진다. 바람직한 산소 농도는 14∼16×1017atoms/cm3이다. 실리콘 단결정 웨이퍼(11)의 비(比)저항치에 대해서는 특별히 한정하지 않지만, 0.1Ω·cm 정도 이하의 저(低)저항 기판에서도, 100Ω·cm를 초 과하는 고저항 기판에서도 본 발명의 에피택셜 웨이퍼에 적응할 수 있다. 사용하는 실리콘 단결정 웨이퍼(11)는 적어도 주(主) 표면이 경면 연마 가공된 실리콘 웨이퍼가 바람직하다.
다음으로, 도1의 (b)에 나타내는 바와 같이, 실리콘 단결정 웨이퍼(11) 이면에 두께 0.5㎛이상 1.5㎛ 이하의 다결정 실리콘층(12)을 형성함과 동시에, 실리콘 단결정 웨이퍼(11) 내부에 산소 석출핵(11a)을 형성한다. 실리콘 단결정 웨이퍼 이면에 다결정 실리콘층을 형성하는데는, 일반적으로 650℃ 전후에서 수시간 정도 걸린다. 그러나, 탄소가 도프된 실리콘 단결정 웨이퍼(11)는 650℃ 정도의 열처리가 시행되면, 매우 단시간에 산소 석출핵이 형성되기 때문에, 다결정 실리콘층(12)의 형성 공정에서의 열이력(熱履歷)에 의해 실리콘 단결정 웨이퍼(11) 내부에는 산소 석출핵이 형성된다. 또한, 실리콘 단결정 웨이퍼(11) 이면에 다결정 실리콘층(12)을 형성함으로써, 다결정 실리콘층(12)로부터 공공(空孔)이 실리콘 단결정 웨이퍼(11) 내부로 공급되어, 웨이퍼 내부의 산소 석출이 촉진되는 효과도 아울러 얻어진다. 이 때문에, 실리콘 단결정 웨이퍼(11) 이면에 다결정 실리콘층(12)을 형성함으로써, 실리콘 단결정 웨이퍼(11) 내부에는 많은 산소 석출핵이 형성된다. 또한, 실리콘 단결정 웨이퍼 이면에 다결정 실리콘층을 형성함으로써, 다결정 실리콘층으로부터 공공이 웨이퍼 내부에 공급되는 것은, Appl.Phys.Lett., Vol.54, No.18, 1 May1989,p.1748-1750에도 개시되어 있다.
다결정 실리콘층(12)의 두께가 0.5㎛ 미만에서는, 충분한 EG 효과를 얻을 수 없고, 두께가 1.5㎛를 초과하면, 충분한 EG 효과를 얻을 수 있지만 제조 비용이 들 고, 또한 웨이퍼에 휨이 발생한다. 이 때문에, 다결정 실리콘층(12)의 두께는 0.5㎛ 이상 1.5㎛ 이하로 규정한다. 바람직한 다결정 실리콘층(12)의 두께는 0.8∼1.2㎛이다.
다음으로, 도1의 (c)에 나타내는 바와 같이, 실리콘 단결정 웨이퍼(11) 표면에 에피택셜 성장에 의해 실리콘 단결정으로 이루어진 에피택셜층(13)을 형성한다. 에피택셜층(13)의 두께는, 5∼20㎛의 범위가 바람직하다.
상기 공정을 각각 이 순서로 시행함으로써, 본 발명의 실리콘 에피택셜 웨피어(10)가 얻어진다. 이 에피택셜 웨이퍼는, DZ-IG 에피 웨이퍼에 비해 낮은 제조 비용으로 제조할 수 있고, 또한 고온 열처리를 시행할 필요가 없기 때문에, 웨이퍼 제조 공정에서의 중금속 오염이 없고, 촬상 디바이스 제조 프로세스 초기 단계부터 강력한 게터링 효과를 기대할 수 있다.
다음으로, 본 발명의 실시예를 비교예와 함께 상세하게 설명한다.
(실시예1)
먼저, P를 4.4×1014atoms/cm3의 농도로 도프하고, 탄소를 1×1016atoms/cm3(ASTM F123-1981)의 농도로 도프하고, 산소 농도가 15×1017atoms/cm3(ASTM F121-1979), 저항률이 10Ω·cm인 실리콘 잉곳을 CZ법에 의해 육성했다. 이 잉곳으로부터 직경 8인치의 n형 실리콘 단결정 웨이퍼를 잘라냈다. 이어서, 실리콘 단결정 웨이퍼 이면에 두께 1㎛의 다결정 실리콘층을 형성했다. 다음으로, 실리콘 단결정 웨이퍼 표면에 에피택셜 성장에 의해 n형으로서 저항률 10Ω·cm인 실리콘 단결정으로 이루어진 에피택셜층을 10㎛ 형성하여, 에피택셜 웨이퍼를 얻었다.
(비교예1)
먼저, P를 4.4×1014atoms/cm3의 농도로 도프하고, 산소 농도가 15×1017atoms/cm3(ASTM F121-1979) 및 저항률이 10Ω·cm인 실리콘 잉곳을 CZ법에 의해 육성했다. 이 잉곳으로부터 직경 8인치의 n형 실리콘 단결정 웨이퍼를 잘라냈다. 이어서, 이 실리콘 단결정 웨이퍼에 도2 에 나타내는 제1단(段) 열처리 및 제2단 열처리로 이루어진 DZ-IG 2단 열처리를 시행하여, DZ-IG 웨이퍼를 형성했다. 이 DZ-IG 열처리는 3% O2 함유 N2 가스 분위기 하에서 행하였다. 다음으로, DZ-IG 웨이퍼 표면에 에피택셜 성장에 의해 n형으로서 저항률 10Ω·cm인 실리콘 단결정으로 이루어진 에피택셜층을 10㎛ 형성하여, DZ-IG 에피 웨이퍼를 얻었다.
(비교예2)
실시예1의 잉곳으로부터 잘라낸 n형 실리콘 단결정 웨이퍼 표면에 에피택셜 성장에 의해 n형으로서 저항률 10Ω·cm인 실리콘 단결정으로 이루어진 에피택셜층을 10㎛ 형성하여, 에피택셜 웨이퍼를 얻었다. 실시예1의 에피 웨이퍼와는 다르게, 웨이퍼 이면에는 다결정 실리콘층을 형성하지 않았다.
(비교예3)
비교예1의 잉곳으로부터 잘라낸 n형 실리콘 단결정 웨이퍼 표면에 에피택셜 성장에 의해 n형으로서 저항률 10Ω·cm인 실리콘 단결정으로 이루어진 에피택셜층 을 10㎛ 형성하여, 에피택셜 웨이퍼를 얻었다. 비교예1에서 얻은 DZ-IG 에피 웨이퍼와는 다르게, DZ-IG 2단 열처리를 시행하지 않았다.
(비교 시험1)
실시예1 및 비교예1∼3에서 각각 얻어진 에피 웨이퍼를 샘플로 하여, CCD 제조 프로세스를 모의한 열 시뮬레이션 열처리를 각각 시행했다. 이 열 시뮬레이션 열처리에서는, 디바이스 프로세스 초기 단계, 중간 단계 및 최종 단계의 각 공정을 모의하고 있다. 디바이스 프로세스 초기 단계, 중간단계 및 최종 단계를 각각 끝낸 웨이퍼를 공정마다 발취하여, 샘플을 얻었다. 샘플을 단책(短冊) 형상으로 벽개(劈開)하고, 벽개한 웨이퍼에 대해 화학적 선택 에칭(Wright 에칭)으로 2㎛의 에칭을 시행하여, 산소 석출물을 현재화(顯在化)시켰다. 이들 샘플을 이용하여, 광학 현미경으로 웨이퍼 단면에서의 산소 석출물 밀도를 계측했다. 그 결과를 도3 에 나타낸다. 도3 중의 「as Epi」란, 열 시뮬레이션 열처리를 시행하기 전의, 에피택셜층을 형성한 직후에 있어서의 각 에피 웨이퍼의 산소 석출물 밀도의 계측 결과를 나타낸다. 도3 중의 하방향 화살표는 as Epi의 산소 석출물 밀도, 및 비교예2 및 3의 프로세스 초기 단계의 산소 석출물 밀도가 각각 계측 하한에 이르지 못한 것을 나타낸다.
도3 으로부터 분명해진 바와 같이, 비교예2의 에피 웨이퍼에서는 디바이스 프로세스 초기 단계에서는 산소 석출물은 관찰되지 않았지만, 디바이스 프로세스 중간 단계에서는 충분한 게터링 효과가 얻어지는 산소 석출물 밀도가 관찰되었다. 비교예3의 에피 웨이퍼는, 디바이스 프로세스 최종 단계가 되어도 충분한 게터링 효과가 얻어지는 산소 석출물 밀도에 이르지 못했다. 한편, 비교예1의 DZ-IG 에피 웨이퍼 및 실시예1의 에피 웨이퍼에서는, 디바이스 프로세스 초기 단계부터 충분한 게터링 효과가 얻어지는 5×109개/cm3이상의 산소 석출물 밀도가 관찰되었다.
(비교 시험2)
실시예1 및 비교예1∼3에서 각각 얻어진 에피 웨이퍼 표면에 농도가 1×1012atoms/cm2의 Ni를 강제 오염시켰다. 이어서 Ni를 강제 오염시킨 각 에피 웨이퍼에 대해 상기 비교 시험1에서 행한 CCD 제조 프로세스를 모의한 열 시뮬레이션 열처리를 최종 단계까지 시행하였다. 열 시뮬레이션 열처리를 끝낸 에피 웨이퍼에 대해 TZDB(Time Zero Dielectric Breakdown)에 의한 산화막 내압 평가 시험을 게이트 산화막두께 10nm, 판정 전압 8MV/cm의 조건에서 행하였다. 이 평가 시험에서의 양품률의 결과를 도4 에 각각 나타낸다.
도4 로부터 분명해진 바와 같이, 비교예2 및 3의 에피 웨이퍼에서는 모든 칩이 절연 파괴되어, 양품률은 0%이었다. 한편, 실시예1 및 비교예1의 에피 웨이퍼에서는, 모든 칩이 양품으로 양품률 100%이었다. 실시예1 및 비교예1의 에피 웨이퍼는 디바이스 프로세스 초기 단계에 충분한 게터링 효과가 있어, 표면에 결함이 형성되지 않았다고 해석된다. 한편, 비교예2 및 3의 에피 웨이퍼는 게터링 부족에 의해, 표면에 Ni 실리사이드가 형성되어, 산화막 내압 특성이 열화되었다고 해석된다.
탄소 도프된 p형 웨이퍼에 다결정 실리콘층을 형성한 p/p-, p/p+ 에피 웨이 퍼를 각각 준비하고, 이들 에피 웨이퍼에 대해 CMOS 이미지 센서 프로세스를 모의한 열 시뮬레이션 열처리를 최종 단계까지 시행하였다. 열 시뮬레이션 열처리를 끝낸 에피 웨이퍼에 대해 상기 시험 조건과 마찬가지의 조건으로 TZDB에 의한 산화막 내압 평가시험을 행하였다. 그 결과, 모든 칩이 양품으로 양품률이 100%이며, p형 웨이퍼를 베이스로 한 에피 웨이퍼라도, 탄소 도프된 웨이퍼 이면에 다결정 실리콘층을 형성하고, 웨이퍼 표면에 에피택셜층을 형성한 본 발명의 에피 웨이퍼는 높은 수율이 얻어지는 것을 확인했다.
본 발명의 에피택셜 웨이퍼는, 촬상 디바이스 제조 프로세스 초기 단계에서, 산소 석출물의 형성에 의한 충분한 IG 효과가 얻어지고, 또한 다결정 실리콘층에 의한 EG 효과가 부가되기 때문에, 중금속 오염에 민감한 촬상 디바이스의 제조에 최적이며, 디바이스 제조의 수율 향상에 기여할 수 있다.
본 발명의 에피택셜 웨이퍼의 제조 방법은, 제조 비용이 비싸고, 제조시에 중금속 오염될 가능성이 높은 DZ-IG 에피 웨이퍼에 비해 낮은 제조 비용으로 에피택셜 웨이퍼를 제조할 수 있다. 또한 고온 열처리를 시행할 필요가 없기 때문에, 웨이퍼 제조 공정에서의 중금속 오염이 없고, 촬상 디바이스 제조 프로세스의 초기 단계부터 강력한 게터링 효과를 기대할 수 있다.

Claims (2)

  1. ASTM F123-1981에 의한 분석으로, 탄소가 5×1015atoms/cm3 이상 5×1017atoms/cm3 이하의 농도 범위로 도프된 CZ 실리콘 잉곳으로부터 잘라낸, 14×1017atoms/cm3 이상 18×1017atoms/cm3 이하(ASTM F121-1979)의 산소 농도 범위를 갖는 실리콘 단결정 웨이퍼 표면에, 에피택셜 성장에 의해 실리콘 단결정으로 이루어진 에피택셜층을 형성한 실리콘 에피택셜 웨이퍼에 있어서,
    상기 실리콘 단결정 웨이퍼 이면에 두께 0.5㎛이상 1.5㎛ 이하의 다결정 실리콘층이 형성된 실리콘 에피택셜 웨이퍼.
  2. 실리콘 에피택셜 웨이퍼의 제조 방법으로서,
    ASTM F123-1981에 의한 분석으로, 탄소가 5×1015atoms/cm3 이상 5×1017atoms/cm3 이하의 농도 범위로 도프된 CZ 실리콘 잉곳으로부터 잘라낸, 14×1017atoms/cm3 이상 18×1017atoms/cm3 이하(ASTM F121-1979)의 산소 농도 범위를 갖는 실리콘 단결정 웨이퍼를 준비하는 공정과,
    상기 실리콘 단결정 웨이퍼 이면에 두께 0.5㎛이상 1.5㎛ 이하의 다결정 실리콘층을 형성함과 동시에, 상기 실리콘 단결정 웨이퍼 내부에 산소 석출핵을 형성하는 공정과,
    상기 실리콘 단결정 웨이퍼 표면에 에피택셜 성장에 의해 실리콘 단결정으로 이루어진 에피택셜층을 형성하는 공정을
    이 순서로 포함하는 실리콘 에피택셜 웨이퍼의 제조 방법.
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