KR100861519B1 - 표시 장치 및 그 제조 방법 - Google Patents
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Abstract
CMOS형 FET를 갖는 주변 회로 또는 신호 처리 회로를 내장한 표시 장치에 관한 것으로서, 기판 프레임 영역의 반도체 회로를 종래보다도 더 고집적화한 것에 관한 것이다.
반도체층(17s) 위에 게이트 절연막(18)을 개재하여 형성된 제 1 MOS 트랜지스터의 제 1 게이트 전극(1g)과, 반도체층(17s) 위에 게이트 절연막(18)을 개재하여 형성되고 또한 제 1 게이트 전극(1g)과 간격을 두고 형성된 제 2 MOS 트랜지스터의 제 2 게이트 전극(2g)과, 제 1 게이트 전극(1g)의 양측의 반도체층(17s) 안에 형성되어서 제 1 MOS 트랜지스터의 소스/드레인이 되는 제 1 및 제 2의 일 도전형 불순물 도입 영역(17a, 17b)과, 제 2 게이트 전극(2g)의 양측의 반도체층 내에 형성되어서 제 2 MOS 트랜지스터의 소스/드레인이 되고 또한 한쪽이 제 2의 일 도전형 불순물 도입 영역(17b)에 서로 접해서 형성되어 있는 제 1 및 제 2의 반대 도전형 불순물 도입 영역(17c, 17d)을 포함한다.
불순물 도입 영역, TFT, 콘택트 홀, CMOS
Description
도 1의 (a)는 종래의 CMOS 인버터를 구성하는 반도체 장치의 평면도, 도 1의 (b)는 도 1의 (a)의 I-I선 단면도.
도 2는 CMOS 인버터의 등가 회로도.
도 3은 본 발명의 제 1 실시형태에 따른 CMOS형 인버터의 디바이스를 나타내는 평면도.
도 4는 CMOS 아날로그 스위치의 등가 회로도.
도 5는 본 발명의 제 1실시형태에 따른 CMOS형 아날로그 스위치의 디바이스를 나타내는 평면도.
도 6의 (a) 내지 (d)는 본 발명의 제 1 실시형태에 사용되는 CMOS형 TFT의 제조 공정을 나타내는 단면도(그 1).
도 7의 (a) 내지 (c)는 본 발명의 제 1 실시형태에 사용되는 CMOS형 TFT의 제조 공정을 나타내는 단면도(그 2).
도 8의 (a) 내지 (c)는 본 발명의 제 1 실시형태에 사용되는 CMOS형 TFT의 제조 공정을 나타내는 단면도(그 3).
도 9는 본 발명의 제 2 실시형태에 따른 CMOS형 인버터의 디바이스를 나타내 는 평면도.
도 10은 본 발명의 제 2 실시형태에 따른 CMOS형 인버터의 디바이스를 나타내는 단면도.
도 11은 본 발명의 제 2 실시형태에 따른 CMOS형 아날로그 스위치를 나타내는 평면도.
도 12는 본 발명의 제 2 실시형태에 따른 CMOS형 아날로그 스위치를 나타내는 단면도.
도 13은 본 발명의 제 3 실시형태에 따른 CMOS형 아날로그 스위치를 나타내는 평면도.
도 14의 (a), (b)는 본 발명의 제 3 실시형태에 따른 CMOS형 아날로그 스위치를 나타내는 단면도.
도 15는 본 발명의 제 3 실시형태에 따른 다른 CMOS형 아날로그 스위치를 나타내는 평면도.
도 16은 본 발명의 제 4 실시형태에 따른 액정 표시 장치의 구성도.
도 17은 본 발명의 제 4 실시형태에 따른 액정 표시 장치의 데이터측 아날로그 스위치 열을 구성하는 디바이스의 평면도.
도 18은 본 발명의 제 4 실시형태에 따른 액정 표시 장치의 프레임 영역과 그 주변부를 나타내는 단면도.
※도면의 주요부분에 대한 부호의 설명※
1: p채널형 TFT
2: n채널형 TFT
1g, 2g: 게이트 전극
3: 입력 배선
4: 출력 배선
5: 전원 배선
6: 설치 배선
7: 입력 배선
8: 출력 배선
9, 10: 게이트 인출 배선
11: 절연성 기판
12, 14: 폴리실리콘
13a, 13b, 15a, 15b: 콘택트 홀
16: 하지(下地) 절연막
17: 비정질 실리콘막
17a, 17b: p+형 불순물(도입) 영역
17c, 17d: n+형 불순물(도입) 영역
18: 게이트 절연막
19, 21: 층간 절연막
20a∼20e: 배선
30: 화소 셀
31: 표시부
32: 주변회로부
33: 입력 단자
40, 41: CMOS형 인버터
42∼45: CMOS형 아날로그 스위치
본 발명은 표시 장치 및 그 제조 방법에 관한 것으로서, 보다 자세하게는, CMOS형 전계 효과 트랜지스터를 갖는 주변회로 또는 신호 처리 회로를 내장한 표시 장치 및 그 제조 방법에 관한 것이다.
주변회로 또는 신호 처리 회로를 내장한 액티브 매트릭스형 액정 표시 장치에 있어서는, 표시 영역뿐만 아니라 주변회로 또는 신호 처리 회로에 있어서도 아날로그 스위치나 인버터의 CMOS 트랜지스터로서 박막 트랜지스터(TFT)가 사용되고 있다.
주변회로 또는 신호 처리 회로 내의 박막 트랜지스터에는 표시 영역과 마찬가지로 저온 폴리실리콘 기술이 이용되고 있다.
저온 결정화 기술은 고성능 및 저가의 주변구동 회로 TFT의 제조시에 없어서는 않된다. 현재, 실용화되어 있는 대표적인 결정화 기술로는 엑시머 레이저를 채용한 저온 결정화법이 있으며, 이 엑시머 레이저를 사용함으로써 양질인 실리콘 결 정 박막을 저융점 유리 위에 형성하는 것이 가능하게 된다.
엑시머 레이저에 의한 결정화의 기본적인 형성 방법은, 예를 들면 다음과 같다.
우선, PECVD(Plasma-Enhanced CVD) 등의 박막 형성법을 사용하여 비정질 실리콘(a-Si) 출발 박막을 유리 기판 위에 형성한다. 계속해서, 출발 박막의 내(耐) 레이저성을 향상시키기 위해서, 400∼450℃의 열처리로 a-Si 출발 박막 중의 수소를 제거한다. 그 다음에, 엑시머 레이저의 광빔을 a-Si 출발 박막에 조사해서 결정화시켜서 폴리실리콘 박막을 형성한다. 또한, 폴리실리콘 박막을 수소, 수증기등의 분위기로 처리함으로써, 결정성을 개선한다.
이러한 저온 폴리실리콘 기술을 이용하여, 화소 표시부에 스위칭 TFT 어레이를 형성하는 동시에, 주변회로부에 반도체 집적 회로를 형성한다. 주변회로를 내장한 액정 표시 장치는, 일반적으로 화소 표시부 TFT 어레이, 게이트 구동 회로, 데이터 구동 회로로 구성된다. 데이터 구동 회로는, 일반적으로 동작 주파수가 수 메가헤르츠(MHz) 내지 수 십 MHz의 범위에서 50∼300cm2/Vs의 전계 효과 이동도와 적절한 문턱값 전압 Vth를 갖는 고성능 TFT를 사용할 수 있다.
그러나, 게이트 구동 회로와 화소 표시부에서는, TFT의 이동도에 대한 요구가 그다지 엄격하지 않고, 예를 들면 20cm2/Vs 이상이면 좋다.
한편, 액정 표시 장치의 새로운 기술동향으로서는, 초고세밀 표시 패널과 고성능 내장형 대규모 반도체 회로를 달성하는 것에 있다.
우선, 초고세밀 표시 패널에 대해서 설명한다.
멀티미디어 기술과 모바일 기술의 진보, 인터넷의 보급에 의해, 대량 정보를 열람하고 처리하는 것이 일상적으로 필요하게 되었다. 이 때문에, 인간과 기계와의 인터페이스로서의 액정 표시 장치에 대하여, 초고세밀 표시 기능의 사양 요구가 높아져가고 있다. 예를 들면, 인터넷 홈 페이지의 멀티 화면 표시, 멀티태스크 처리, CAD 설계 등의 응용 영역에서 200dpi 이상의 대형 고세밀 표시 장치, 또는 모바일용 소형 초고세밀 액정 표시 장치가 필요하게 된다.
그 다음에, 고성능의 액정 패널 내장형 대규모 반도체 회로에 대해서 설명한다.
저온 폴리실리콘 일체화 패널에 있어서, 주변회로부에 고성능의 대규모 반도체 집적 회로를 설치함으로써, 인텔리전트 패널이나 시트(sheet) 컴퓨터를 실현하는 기술동향이 보여지게 되었다. 예를 들면, 디지털 드라이버, 데이터 처리 회로, 메모리 어레이, 인터페이스 회로 및 CPU를 데이터 측의 액정 표시 패널에 내장할 수도 있다.
이러한 주변회로에 채용할 수 있는 능동 소자로는 통상의 박막 트랜지스터가 사용된다. 종래의 박막 트랜지스터를 사용한 CMOS형 인버터는, 예를 들면 도 1의 (a)에 나타낸 평면 구조와 도 1의 (b)에 나타낸 바와 같은 단면 구조를 갖고 있다. 한편, 도 1의 (a)에서 절연막은 생략되어서 그려져 있고, 또한 도 1의 (b)는 도 1의 (a)의 I-I선 단면도이다.
도 1의 (a), (b)에 있어서, 절연성 기판(101) 위에는 서로 간격을 두고 형성된 제 1 폴리실리콘 막(102)과 제 2 폴리실리콘 막(103)이 형성되어 있다. 또한, 제 1 및 제 2 폴리실리콘 막(102, 103)의 각각의 위에는 게이트 절연막(104)을 개재하여 게이트 전극(105, 106)이 형성되어 있다.
또한, 제 1 폴리실리콘 막(102) 중에서 게이트 전극(105)의 양측에는 제 1 및 제 2 n+형 불순물 확산 영역(102a, 102b)이 형성되고, 또한 제 2 폴리실리콘 막(103) 중에서 게이트 전극(106)의 양측에는 제 1 및 제 2 p+형 불순물 확산 영역(103a, 103b)이 형성되어 있다.
이로서, 제 1 폴리실리콘 막(102), 게이트 절연막(104) 및 게이트 전극(105)에 의해 n형 TFT(110)가 구성되고, 또한 제 2 폴리실리콘 막(103), 게이트 절연막(104) 및 게이트 전극(106)에 의해 p형 TFT(111)가 구성된다. n형 TFT(110)와 p형 TFT(111)에는 제 1 층간 절연막(107)이 덮어져 있다.
또한, 제 1 층간 절연막(107) 위에는, 제 1 및 제 2 콘택트 홀(107a, 107b)을 통해서 2개의 게이트 전극(105, 106)에 접속되는 입력 배선(112)과, 제 3 및 제 4 콘택트 홀(107c, 107d)을 통해서 제 1 n+형 불순물 확산 영역(102a)과 제 2 p+형 불순물 확산 영역(103b)에 접속되는 출력 배선(113)과, 제 5 콘택트 홀(107e)을 통해서 제 1 p+형 불순물 확산 영역(103a)에 접속되는 전원 배선(114)과, 제 6 콘택트 홀(107f)을 통해서 제 2 n+형 불순물 확산 영역(102b)에 접속되는 접지 배선(115)이 형성되어 있다.
입력 배선(112), 출력 배선(113), 전원 배선(114) 및 접지 배선(115)은 제 2 층간 절연막(108)에 의해 덮어져 있다.
한편, 입력 배선(112)에는 입력 신호 Vin이 입력되고, 출력 배선(113)으로부터는 출력 신호 Vout이 출력되고, 전원 배선(114)에는 전원 전압 VDD가 인가되고, 접지 배선(115)은 접지 전위 GND에 접속된다.
이상과 같이, 종래의 CMOS형 회로의 가장 기본적인 설계 룰로서, 전도 타입이 다른 TFT는 각각 다른 실리콘 아일랜드에 형성되어 있다.
그런데, 종래의 저온 폴리실리콘을 사용한 주변회로가 내장된 액정 표시 패널은 다음에 나타내는 과제에 의해 상기한 바와 같은 기술동향의 요구에 응할 수 없다.
액정 표시 패널에 있어서는 고세밀 표시가 진행될수록 화소 피치가 작아져, 주변회로 밀도가 지극히 높아진다. 종래의 제조 방법으로 디지털 드라이버를 내장한 200dpi 이상의 초고세밀 패널을 형성하는 것은 곤란하다.
제 1 예로서, 8.4형 UXGA 패널의 경우에는, 화소수 1600(수평방향)×3×1200(수직방향), 표시 세밀도 238dpi, 서브 화소 피치 35.5μm이다. 제 2 예로서, 15형 QXGA 패널의 경우에는, 화소수 2048(수평방향)×3×1536(수직방향), 표시 세밀도 171dpi, 서브 화소 피치 49.5μm이다.
이 때문에, 세로 1라인 분의 화소열을 구동하기 위해서 수 백 ∼ 수 천개의 TFT로 구성되는 주변회로를 이러한 좁은 화소 피치 영역 내에 수용할 필요가 있다.
고성능의 저온 폴리실리콘·인텔리전트 패널, 시트 컴퓨터 등을 제조하기 위해서, 주변영역에 디지털 드라이버, 데이터 처리 회로, 메모리 어레이, 인터페이스 회로, CPU 등의 대규모 회로를 내장할 필요가 있다. 이들 대규모 집적 회로를 좁은 프레임 영역 내에 배치할 필요가 있다.
경량화와 컴팩트화의 요구에 의해 액정 패널의 요구되는 프레임은, 유리 기판의 에지에서 수 mm 정도의 범위이며, 10mm 이상의 프레임을 가지는 패널은 우선 고려될 수 없다. 이 때문에, 좁은 프레임의 초고세밀 패널의 경우, 주변회로를 내장하는 것은 곤란해진다.
또한, 액정 패널의 제조 비용을 낮추기 위해서, 대각치수 1m 이상의 대형 유리 기판 위에 다중 패턴 방식이 채용된다. 기판이 크기 때문에 유리 기판자신의 수축이 크고, 패턴 형성을 위한 위치 맞춤 정밀도가 1μm 정도로 높지 않다. 또한, 현재의 대형 패턴 가공 장치(에칭 장치 등)는 2μm 이하의 가공 정밀도로 각 메탈층 패턴을 형성하는 것이 곤란하다. 이 때문에, 비교적 엄격하지 않은 디자인 룰로 주변회로부에 대규모 집적 회로를 형성할 필요가 있다.
그러나, 도 1의 (a), (b)에 나타낸 구조의 TFT(110, 111)를 좁은 프레임 영역에 다수 형성하기 위해서는, 각 TFT(110, 111) 형성을 위한 위치 여유(마진)도 고려할 필요가 있어서 한계가 있었다. 게다가, 각 TFT(110, 111)의 불순물 확산 영역(102a, 102b, 103a, 103b) 위에는, 각각에 콘택트 홀(107c∼107f)이 형성되어 있으므로, 콘택트 홀(107c∼107f)을 형성할 때에도 이들의 주변에 위치 여유를 확보할 필요가 있어서, TFT의 고집적화를 더욱 곤란케 하고 있다.
본 발명의 목적은, 표시 패널이 형성되는 기판의 프레임 영역의 반도체 회로를 종래보다도 더욱 고집적화 할 수 있는 표시 장치 및 그 제조 방법을 제공하는 데 있다.
상기한 과제는, 절연성 기판 위에 섬 형상으로 형성된 반도체층과, 상기 반도체층 위에 게이트 절연막을 개재하여 형성된 제 1 MOS 트랜지스터의 제 1 게이트 전극과, 상기 반도체층 위에 게이트 절연막을 개재하여 형성되어 또한 상기 제 1 게이트 전극과 간격을 두고 형성된 제 2 MOS 트랜지스터의 제 2 게이트 전극과, 상기 제 1 게이트 전극의 양측의 상기 반도체층 내에 형성되어서 상기 제 1 MOS 트랜지스터의 소스/드레인이 되는 제 1 및 제 2의 일 도전형 불순물 도입 영역과, 상기 제 2 게이트 전극의 양측의 상기 반도체층 내에 형성되어서 상기 제 2 MOS 트랜지스터의 소스/드레인이 되고 또한 한쪽이 상기 제 2의 일 도전형 불순물 도입 영역에 서로 접해서 형성되어 있는 제 1 및 제 2의 반대 도전형 불순물 도입 영역을 갖는 것을 특징으로 하는 표시 장치에 의해 해결된다.
상기한 표시 장치에 있어서, 상기 제 2의 일 도전형 불순물 도입 영역과 이것에 접하고 있는 상기 제 1의 반대 도전형 불순물 도입 영역은, 상기 제 1 및 제 2 게이트 전극의 연재 방향을 따라 교대로 뒤얽혀서 형성되어, 상기 제 2의 일 도전형 불순물 도입 영역과 상기 제 1의 반대 도전형 불순물 도입 영역의 경계 부분은 지그재그로 연재하도록 해도 좋다.
상기한 표시 장치에 있어서, 상기 제 1 MOS 트랜지스터와 상기 제 2 MOS 트 랜지스터는 상기 절연성 기판의 표시부의 주변에 형성된 주변 구동 회로 또는 신호 처리 회로를 구성하도록 해도 좋다.
상기한 과제는, 절연성 기판 위에 비정질 반도체층을 형성하는 공정과, 상기 비정질 반도체층으로의 레이저 조사 또는 가열에 의해 상기 비정질 반도체층을 결정성 반도체층으로 변화시키는 공정과, 상기 결정성 반도체층을 패터닝하여 섬 형상으로 하는 공정과, 섬 형상의 상기 결정성 반도체층의 제 1 영역과 제 2 영역에 각각 게이트 절연막을 개재하여 제 1 MOS 트랜지스터의 제 1 게이트 전극과 제 2 MOS 트랜지스터의 제 2 게이트 전극을 형성하는 공정과, 상기 결정성 반도체층의 상기 제 1 영역 중에서 상기 제 1 게이트 전극의 양측에 일 도전형 불순물을 도입해서 상기 제 1 MOS 트랜지스터의 소스/드레인이 되는 제 1 및 제 2의 일 도전형 불순물 도입 영역을 형성하는 공정과, 상기 결정성 반도체층의 상기 제 2 영역 중에서 상기 제 2 게이트 전극의 양측에 반대 도전형 불순물을 도입해서 상기 제 2 MOS 트랜지스터의 소스/드레인이 되는 제 1 및 제 2의 반대 도전형 불순물 도입 영역을 형성하는 동시에, 상기 제 1의 반대 도전형 불순물 도입 영역을 상기 제 2의 일 도전형 불순물 도입 영역에 인접시키는 공정과, 상기 제 1 및 제 2 MOS 트랜지스터 위에 절연막을 형성하는 공정과, 상기 제 2의 일 도전형 불순물 도입 영역과 상기 제 1의 반대 도전형 불순물 도입 영역에 개별로 제 1 홀을 상기 절연막에 형성하든가 또는 쌍방에 걸쳐있는 제 2 홀을 상기 절연막에 형성하는 공정과, 상기 제 1 홀 또는 제 2 홀을 통해서 상기 제 2의 일 도전형 불순물 도입 영역과 상기 제 1의 반대 도전형층에 접속되는 배선을 상기 절연막 위에 형성하는 공정을 갖는 것을 특징으로 하는 표시 장치의 제조 방법에 의해 해결된다.
상기한 표시 장치의 제조 방법에 있어서, 상기 제 2의 일 도전형 불순물 도입 영역과 이것에 접해있는 상기 제 1의 반대 도전형 불순물 도입 영역의 경계 부분의 평면 형상은, 상기 제 1 및 제 2 게이트 전극의 연재 방향을 따라 지그재그로 연재하도록 해도 좋다.
다음에, 본 발명의 작용에 대해서 설명한다.
본 발명에 의하면, CMOS 회로에 사용되고 있는 절연 기판상의 n형 MOS 트랜지스터와 p형 MOS트랜지스터를 동일한 섬 형상의 반도체층에 형성하도록 하고 있다. 따라서, 불순물 첨가에 관련된 마진 영역이 필요하지 않게 되어, CMOS 회로로 이루어지는 반도체 회로의 점유 면적이 작아진다.
또한, n형 TFT와 p형 TFT의 서로 접하는 불순물 도입 영역의 경계를 지그재그 형상으로 하였으므로, 이들의 불순물 도입 영역의 경계 위에 형성되는 홀이 한쪽에 치우치기 어려워져 위치 맞춤 마진이 작아져, CMOS 회로의 점유 면적을 더 작게 하는 것이 가능하게 된다.
또한, 본 발명에 의하면, 동일한 패턴 영역에 형성된 n형 TFT와 p형 TFT의 서로 접하는 불순물 도입 영역의 적어도 한 방향을 공유해서 콘택트 하도록 하였으므로, CMOS 회로의 설계 면적이 한층 삭감된다.
따라서, 디지털 드라이버, DAC, 메모리, I/O회로, 데이터 처리 회로, CPU 등의 고성능·다기능의 대규모 반도체 집적 회로를 초고세밀 표시 장치에 내장할 수 있으므로, 고성능의 표시 장치의 작성이 용이해진다. 또한, 반도체 집적 회로를 표시 장치의 좁은 주변 프레임 영역에 수용할 수 있으므로, 주변회로 일체화 표시 장치의 프레임 협소화, 경량화 및 컴팩트화를 도모할 수 있다. 게다가, 가공 정밀도가 비교적 낮은 제조 장치를 사용해도, 비교적 높은 집적도를 얻을 수 있으므로, 주변회로 일체화 표시 장치의 제조 비용이 대폭 삭감된다.
이하, 본 발명의 실시형태를 도면에 의거해서 설명한다.
(제 1 실시형태)
제 1 실시형태에서는, n채널형 TFT를 구성하는 하나의 n형 불순물 확산 영역과 p채널형 TFT를 구성하는 하나의 p형 불순물 확산 영역을 분리하지 않고 1개의 실리콘 아일랜드에 연속적으로 인접시킨 구조를 갖는 CMOS형 인버터와 CMOS형 아날로그 스위치를 설명한다.
(i) CMOS형 인버터
도 2은 CMOS형 인버터의 등가 회로도이다. 도 2에서, p채널형 박막 트랜지스터(p-chTFT)(1)와 n채널형 박막 트랜지스터(n-chTFT)(2) 각각의 게이트 전극(1g, 2g)은 같은 입력 배선(3)에 접속되어 있다. 또한, p-chTFT(1)의 제 2 소스/드레인(1b)과 n-chTFT(2)의 제 1 소스/드레인(2a)은 같은 출력 배선(4)에 접속되어 있다. 또한, p-chTFT(1)의 제 1 소스/드레인(1a)은 전원 배선(5)에 접속되어 있고, 또한 n-chTFT(2)의 제 2 소스/드레인(2b)은 접지 배선(6)에 접속되어 있다.
도 3은 도 2에 나타낸 CMOS형 인버터 등가 회로를 실현하기 위한 디바이스의 레이아웃을 나타내는 평면도이다. 또한, 도 3에서 기판상의 절연막은 생략해서 도 시하였다.
도 3에서, 유리로 이루어진 절연성 기판(11) 위에는 섬 형상의 폴리실리콘(결정화 반도체) 막(12)이 형성되고, 이 폴리실리콘 막(12)의 제 1 영역(A) 위에는 게이트 절연막(미도시)을 개재하여 제 1 게이트 전극(1g)이 형성되고, 또한 제 2 영역(B) 위에는 게이트 절연막(미도시)을 개재하여 제 2 게이트 전극(2g)이 형성되어 있다.
제 1 영역(A)에서, 제 1 게이트 전극(1g)의 양측의 폴리실리콘 막(12)에는 제 1 및 제 2 p+형 불순물 영역(12a, 12b)이 형성되어 있다. 제 1 및 제 2 p+형 불순물 영역(12a, 12b)은 각각 도 1의 p-chTFT(1)의 소스/드레인(1a, lb)에 대응하고 있다. 제 2 영역(B)에서, 제 2 게이트 전극(2g)의 양측의 폴리실리콘 막(12)에는 제 1 및 제 2 n+형 불순물 영역(12c, 12d)이 형성되어 있다. 제 1 및 제 2 n+형 불순물 영역(12c, 12d)은 각각 도 1의 n-chTFT(2)의 소스/드레인(2a, 2b)에 대응하고 있다.
제 1 영역(A)과 제 2 영역(B)의 경계 부분(접합 부분)에서는 제 2 p+형 불순물 영역(12b)과 제 1 n+형 불순물 영역(12c)이 서로 분리되지 않고 접속되어 있다.
p-chTFT(1)은 제 1 및 제 2 p+형 불순물 영역(12a, 12b)과 게이트 전극(1g)으로 구성되어 있고, 또한 n-chTFT(2)는 제 1 및 제 2 n+형 불순물 영역(12c, 12d)과 게이트 전극(2g)으로 구성되고 있고, p-chTFT(1)와 n-chTFT(2)는 후술하는 층간 절연막에 의해 덮어져 있다.
제 1 및 제 2 게이트 전극(1g, 2g)에는 각각 콘택트 홀(13a, 13b)을 통해서 입력 배선(3)이 접속되어, 또한 제 2 p+형 불순물 영역(12b)과 제 1 n+형 불순물 영역(12c)에는 서로 개별적인 콘택트 홀(13c, 13d)을 통해서 출력 배선(4)이 접속되어 있다. 또한, 제 1 p+형 불순물 영역(12a)에는 콘택트 홀(13e)을 통해서 전원 배선(5)이 접속되고, 또한 제 2 n+형 불순물 영역(12d)에는 콘택트 홀(13f)을 통해서 접지 배선(6)이 접속되어 있다.
이러한 1개의 섬 형상의 폴리실리콘 막(12)에 형성된 p-chTFT(1)와 n-chTFT(2)로 구성되는 CMOS형 인버터(40)는 물리적 길이를 억제하면서 점유 면적을 종래보다도 작게 하는 것이 가능하게 된다.
(ii) CMOS형 아날로그 스위치
도 4는 CMOS형 아날로그 스위치의 등가 회로도이다. 도 4에서, p-chTFT(1)의 제 2 소스/드레인(1b)과 n-chTFT(2)의 제 1 소스/드레인(2a)은 각각 아날로그 계조 신호 Vin이 입력되는 입력 배선(7)에 접속되어 있다. 또한, p-chTFT(1)의 제 1 소스/드레인(1a)과 n-chTFT(2)의 제 2 소스/드레인(2b)은 각각 데이터 버스에 연결되는 출력 배선(8)에 접속되어 있다. 또한, p-chTFT(1)의 게이트 전극(1g)은 제 1 블록 선택 신호 Vgp가 입력되는 제 1 게이트 인출 배선(9)에 접속되고, 또한 n-chTFT(2)의 게이트 전극(2g)은 제 2 블록 선택 신호 Vgn이 입력되는 제 2 게이트 인출 배선(10)에 접속되어 있다.
도 5은 도 4에 나타낸 CMOS형 아날로그 스위치의 등가 회로를 실현하기 위한 디바이스의 레이아웃을 나타내는 평면도이다.
도 5에서, 유리로 이루어진 절연성 기판(11) 위에는 섬 형상의 폴리실리콘 막(14)이 형성되어 있다. 이 폴리실리콘 막(14)의 제 1 영역(A) 위에는 게이트 절연막(미도시)을 개재하여 제 1 게이트 전극(1g)이 형성되어 있고, 또한 제 2 영역 위에는 게이트 절연막(미도시)을 개재하여 제 2 게이트 전극(2g)이 형성되어 있다. 또한, 제 1 영역(A)에서, 제 1 게이트 전극(1g)의 양측의 폴리실리콘 막(14)에는 제 1 및 제 2 p+형 불순물 영역(14a, 14b)이 형성되어 있다. 또한, 제 2 영역(B)에서, 제 2 게이트 전극(2g)의 양측의 폴리실리콘 막(14)에는 제 1 및 제 2 n+형 불순물 영역(14c, 14d)이 형성되어 있다. 그리고, 제 1 영역(A)과 제 2 영역(B)의 경계 부분에서는, 제 2 n+형 불순물 영역(14d)과 제 1 p+형 불순물 영역(14a)이 서로 접속되어 있다.
한편, 제 1 및 제 2 p+형 불순물 영역(14a, 14b)은 각각 도 4의 p-chTFT(1)의 소스/드레인(1a, lb)에 대응하고, 또한 제 1 및 제 2 n+형 불순물 영역(14c, 14d)은 도 4의 n-chTFT(2)의 소스/드레인(2a, 2b)에 대응하고 있다.
p-chTFT(1)는 제 1 및 제 2 p+형 불순물 영역(14a, 14b)과 제 1 게이트 전극(1g)에 의해 구성되고, 또한 n-chTFT(2)는 제 1 및 제 2 n+형 불순물 영역(14c, 14d)과 제 2 게이트 전극(2g)에 의해 구성되어 있다.
제 1 게이트 전극(1g)에는 콘택트 홀(15a)을 통해서 제 1 게이트 인출 배선(9)이 접속되어 있고, 제 2 게이트 전극(2g)에는 콘택트 홀(15b)을 통해서 제 2 게이트 인출 배선(10)이 접속되어 있다. 또한, 서로 인접하는 제 2 p+형 불순물 영역(14b)과 제 1 n+형 불순물 영역(14c)에는 서로 개별적인 콘택트 홀(15c, 15d)을 통해서 입력 배선(7)이 접속되어 있다. 이 경우, 제 2 p+형 불순물 영역(14b) 위에 형성되는 콘택트 홀(15c)과 제 1 n+형 불순물 영역(14c) 위에 형성되는 콘택트 홀(15d)은 복수 개소로 형성되어 있다. 또한, 섬 형상의 폴리실리콘 막(14)의 양단측의 제 1 p+형 불순물 영역(14a)과 제 2 n+형 불순물 영역(14d)에는 각각 개별적인 콘택트 홀(15e, 15f)을 통해서 출력 배선(8)이 접속되어 있다.
이러한 1개의 섬 형상의 폴리실리콘 막(14)에 형성된 p-chTFT(1)와 n-chTFT(2)로 구성되는 CMOS형 아날로그 스위치(42)는, 물리적 좌우 폭을 억제하면서 점유 면적을 종래보다도 작게 하는 것이 가능하게 된다.
(iii) CMOS형 TFT의 제조 공정
도 3에 나타낸 CMOS형 인버터(40)와 도 5에 나타낸 CMOS형 아날로그 스위치(42)의 어느것 인가에 적용되는 CMOS형 TFT는 다음과 같은 공정을 통해서 형성된다.
도 6 ∼도 8은, CMOS형 TFT와 배선의 형성 공정을 나타내는 단면도이며, 도 3의 II-II선 또는 도 5의 III-III 선에서 본 단면도이다.
우선, 도 6의 (a)에 나타내는 바와 같이, 플라즈마 인핸스드(enhanced) CVD(PECVD)법에 의해, 유리 또는 수지 필름으로 이루어지는 절연성 기판(11) 위에 하지 절연막(16)으로서, SiO2를 200∼300nm의 두께로 형성한다. 한편, 하지 절연막(16)으로서, 막 두께 50nm의 질화 실리콘(SiNx; x는 성분수(成分數))과 막 두께 200nm의 SiO2막을 순서대로 형성한 2층 구조로 구성해도 좋다.
그 후에, PECVD법에 의해 하지 절연막(16) 위에 진성 비정질 실리콘(a-Si) 막(17)을 30∼50nm의 두께로 형성한다. 한편, TFT의 문턱값 전압을 조정하기 위해서, a-Si막(17)의 성막 시 또는 성막 후에, a-Si막(17)에 p형 불순물 또는 n형 불순물을 첨가해도 좋다.
다음에, 도 6의 (b)에 나타낸 바와 같이, a-Si막(17)에 엑시머 레이저 광을 조사함으로써, a-Si막(17)을 결정화해서 폴리실리콘(poly-Si ) 막(17s)으로 바꾼다.
이 엑시머 레이저 광으로서, 파장이 308nm인 XeCl엑시머 레이저를 사용하고, 레이저 발신기로부터 나온 빔이 광학계의 제어에 의해 폭 0.1∼1.0mm이며 길이 200∼1000mm인 직사각형 빔, 즉 선 형상의 빔으로 형성하고, 이 선 형상의 빔을 a-Si막 위에 조사해 스캔시킨다. 본 실시형태에서는, TFT의 드레인 전류가 흐르는 방향에 대하여 직교하도록 레이저 빔의 스캔 방향을 제어한다. 이렇게 TFT의 방향과 레이저 빔 스캔 방향을 일치시킴으로써, 폴리실리콘 막(17s)에서 레이저 빔 스캔에 의한 줄무늬 모양의 발생을 완화하고, 결정성의 편차를 억제하여, 제조수율과 표시 성능을 향상시킬 수 있다.
다음에, 도 6의 (c)에 나타낸 바와 같이, 폴리실리콘 막(17s) 위에 2개의 TFT를 형성할 수 있는 크기의 섬 형상의 레지스트 패턴(미도시)을 형성하고, 이 레지스트 패턴을 마스크로 사용해서 폴리실리콘 막(17s)을 에칭하여 폴리실리콘 막(17s)을 아일랜드화하고, 이 폴리실리콘 막(17s)을 반도체 활성층으로서 사용한다.
아일랜드화 된 폴리실리콘 막(17s)은, 도 3 및 도 5에 나타낸 폴리실리콘 막(12, 14)에 해당한다. CMOS형 인버터(40)를 형성할 경우에는 폴리실리콘 막(17s)의 평면 형상은 전류가 흐르는 방향의 길이를 4∼6μm, 전류 방향에 수직 방향의 길이(폭)를 10∼100μm로 한다. 또한, CMOS형 아날로그 스위치(42)를 형성할 경우에는 폴리실리콘 막(17s)의 평면 형상은 전류가 흐르는 방향의 길이를 4∼6μm, 전류 방향에 수직방향의 길이를 10∼100μm로 한다.
본 실시형태의 폴리실리콘 막(17s)은, p-ch TFT가 형성되는 제 1 영역(A)과 n-ch TFT가 형성되는 제 2 영역(B)을 분리시키지 않고 서로 연속해서 공통 아일랜드화되어 있다. 이러한 공통 아일랜드화 된 폴리실리콘 막(17s)을 사용함으로써, 후술하는 바와 같이 CMOS회로의 집적도를 더욱 높일 수 있다.
또한, 도 6의 (d)에 나타낸 바와 같이, PECVD법에 의해 섬 형상의 폴리실리콘 막(17s)을 포함하는 하지 절연막(16) 위에 게이트 절연막(18)으로서 SiO2막을 80∼150nm의 두께로 형성한다. 한편, 게이트 절연막(18)으로서, SiO2막과 SiNx막으로 이루어지는 2층 구조를 채용해도 좋다. 이 경우, 하층부로 되는 SiNx막의 두께는 게이트 절연막(18) 전체 두께의 1/3 이하로 하는 것이 바람직하다.
그 다음에, 도 7의 (a)에 나타낸 바와 같이, DC/RF 스퍼터 장치를 이용하고, 게이트 절연막(18) 위에 게이트 전극으로 되는 네오디뮴(Neodymium)을 첨가한 알루미늄 합금(AlNd) 막을 300∼400nm의 두께로 형성한다. 한편, 게이트 전극의 재료로서는 알루미늄 합금 이외의 금속막, 또는 불순물을 첨가한 폴리실리콘 막을 사용해도 좋다.
그리고, AlNd막 위에 포토레지스트(미도시)를 도포하고, 이것을 노광, 현상해서 소정의 게이트 전극 패턴 및 배선 패턴의 형상으로 형성한다. 그 후, 레지스 트 패턴을 마스크로 사용해서 AlNd막을 에칭하고, 이것에 의해 AlNd막으로 이루어지는 제 1 게이트 전극(1g)과 제 2 게이트 전극(2g)과 배선(미도시)을 형성한다.
제 1 게이트 전극(1g)은 폴리실리콘 막(17s)의 제 1 영역(A)의 중앙을 지나가는 부분에 형성되고, 또한 제 2 게이트 전극(2g)은 폴리실리콘 막(17s)의 제 2 영역(B)의 중앙을 지나가는 부분에 형성된다. 그 후, 포토레지스트를 제거한다.
그 다음에, 제 1 및 제 2 게이트 전극(1g, 2g)을 마스크로 사용해서 n형 불순물을 기판의 전면을 향해서 도입하고, 그 후에 도 7의 (b)에 나타낸 바와 같이 포토레지스트(마스크)(R)로 제 2 영역(B)을 덮은 상태에서, 제 1 게이트 전극(1g)을 마스크로 사용해서 제 1 영역(A)에만 선택적으로 p형 불순물을 고농도로 도입함으로써, 1회의 포토레지스트의 사용으로 제 1 게이트 전극(1g)의 양측의 폴리실리콘(17s)에 제 1 및 제 2 p+형 불순물 영역(17a, 17b)을 형성하고, 제 2 게이트 전극(2g)의 양측의 폴리실리콘(17s)에 제 1 및 제 2 n+형 불순물 영역(17c, 17d)을 형성한다.
폴리실리콘 막(17s)으로의 불순물의 도입은, 플라즈마 도핑법 또는 이온 주입법에 의해 행하여져, n형 불순물로서 인(P) 또는 비소(As) 등을 도입하고, p형 불순물로서 붕소(B) 등을 도입한다. p+형 불순물 영역(17a, 17b)의 p형 불순물 농도는 실질적으로 1×1019/cm3 이상이며, n+형 불순물 영역(17c, 17d)의 n형 불순물농도는 1×1019/cm3 이상이다.
그 후, 엑시머 레이저를 사용해서 폴리실리콘 막(17s) 내에 도입한 p형 불순물과 n형 불순물을 활성화한다. 한편, 불순물 활성화의 수법으로서, 300℃ 이상의 열처리나, 혹은 램프 가열 처리를 사용해도 좋다.
제 1 및 제 2 p+형 불순물 영역(17a, 17b)은, 도 3에 나타낸 제 1 및 제 2 p+형 불순물 영역(12a, 12b) 또는 도 5에 나타낸 제 1 및 제 2 p+형 불순물 영역(14a, 14b)에 해당한다. 또한, 제 1 및 제 2 n+형 불순물 영역(17c, 17d)은 도 3에 나타낸 제 1 및 제 2 n+형 불순물 영역(12c, 12d) 또는 도 5에 나타낸 제 1 및 제 2 n+형 불순물 영역(14c, 14d)에 해당한다.
이것에 의해, 제 1 게이트 전극(1g)과 게이트 절연막(18)과 p+형 불순물 영역(17a, 17b)으로부터 p-chTFT(1)이 구성되고, 제 2 게이트 전극(2g)과 게이트 절연막(18)과 n+형 불순물 영역(17c, 17d)으로부터 n-chTFT(2)가 구성된다.
그 다음에, 도 7의 (c)에 나타낸 바와 같이, PECVD법에 의해 제 1 층간 절연막(19)으로서 SiO2막 및 SiNx 막을 기판의 위쪽 전면에 형성한다. 본 실시형태에서는, SiO2막과 SiNx막 각각의 막 두께를 60nm와 400nm로 한다. 한편, 제 1 층간 절연막(19)으로서, SiNx 막이나 SiO2막의 어느쪽이나, 또는 유기수지막 등을 형성해도 좋다.
그 다음에, 콘택트용 창이 형성된 레지스트 패턴(미도시)을 제 1 층간 절연막(19) 위에 형성한 후에, 이 레지스트 패턴을 마스크로 사용해서 제 1 층간 절연막(19)을 드라이 에칭한다. 이것에 의해, 도 8의 (a)에 나타낸 바와 같이, 제 1 및 제 2 p+형 불순물 영역(17a, 17b), 제 1 및 제 2 n+형 불순물 영역(17c, 17d), 제 1 및 제 2 게이트 전극(1g, 2g) 위의 각각에, 독립한 제 1∼제 6 콘택트 홀(19a∼19f)을 형성한다.
제 1 콘택트 홀(19a)은 도 3 및 도 5에 나타낸 제 1 p+형 불순물 영역(12a, 14a) 위의 콘택트 홀(13e, 15e)에 해당하고, 또한 제 2 콘택트 홀(19b)은 도 3 및 도 5에 나타낸 제 1 게이트 전극(1g) 위의 콘택트 홀(13a, 15a)에 해당하고, 제 3 콘택트 홀(19c)은 도 3 및 도 5에 나타낸 제 2 p+형 불순물 영역(12b, 14b) 상의 콘택트 홀(13c, 15c)에 해당하고, 제 4 콘택트 홀(19d)은 도 3 및 도 5에 나타낸 제 1 n+형 불순물 영역(12c, 14c) 위의 콘택트 홀(13d, 15d)에 해당하고, 제 5 콘택트 홀(19e)은 도 3 및 도 5에 나타낸 제 2 게이트 전극(2g) 위의 콘택트 홀(13b, 15b)에 해당하고, 제 6 콘택트 홀(19f)은 도 3 및 도 5에 나타낸 제 2 n+형 불순물 영역(12d, 14d) 위의 콘택트 홀(13f, 15f)에 해당한다.
그 다음에, DC/RF 스퍼터에 의해 제 1 층간 절연막(19) 위와 제 1 ∼ 제 6의 콘택트 홀(19a∼19f) 안(속)에 티탄늄/알루미늄/티탄늄의 3층 구조금속막을 100/300/50nm의 두께로 형성한다. 그 후, 소정의 배선 패턴을 갖는 레지스트 패턴(미도시)을 3층 구조 금속막 위에 형성하고, 이어서, 레지스트 패턴을 마스크로 사용해서 3층 구조 금속막을 드라이 에칭하여 소정의 제 1∼제 5 배선(20a∼20e)을 형성한다. 도 8의 (b)는 레지스트 패턴을 제거한 후의 상태를 나타내고 있다.
제 1 배선(20a)은 도 3에 전원 배선(5) 또는 도 5의 출력 배선(8)에 해당하고, 제 1 콘택트 홀(19a)을 통해서 제 1 p+형 불순물 영역(17a)에 접속된다. 제 2 배선(20b)은 도 3의 입력 배선(3) 또는 도 5의 제 1 게이트 인출 배선(9)에 해당하 고, 제 2 콘택트 홀(19b)을 통해서 제 1 게이트 전극(1g)에 접속된다. 제 3 배선(20c)은 도 3의 출력 배선(4) 또는 도 5의 입력 배선(7)에 해당하고, 제 3 및 제 4 콘택트 홀(19c, 19d)을 통해서 제 2 p+형 불순물 영역(17b)과 제 1 n+형 불순물 영역(17c)에 접속된다. 제 4 배선(20d)은 도 3의 입력 배선(3) 또는 도 5의 제 2 게이트 인출 배선(10)에 해당하고, 제 5 콘택트 홀(19e)를 통해서 제 2 게이트 전극(2g)에 접속된다. 제 5 배선(20e)은 도 3의 입력 배선(3) 또는 도 5의 출력 배선(8)에 해당하고, 제 6 콘택트 홀(19f)를 통해서 제 2 n+형 불순물 영역(17d)에 접속된다.
이상과 같은 제 1∼제 5 배선(20a∼20e)을 형성한 후에, 도 8의 (c)에 나타낸 바와 같이, 제 1∼제 5 배선(20a∼20e)을 덮는 제 2 층간 절연막(21)을 제 1 층간 절연막(19)의 상면 전체에 형성한다. 본 실시형태에서는, 평탄화를 위해 제 2 층간 절연막(21)으로서 막 두께 3000nm의 아크릴 수지막을 형성한다. 한편, 제 2 층간 절연막(21)으로서, SiNx 막이나 SiO2막, 또는 다른 수지계 절연막을 형성해도 좋다.
이상, 절연성 기판(11) 위에 CMOS형 TFT를 형성하는 예를 사용해서 본 실시형태를 설명하였지만, 물론, 본 발명의 구성은 단결정 실리콘을 사용한 CMOS형 SOI(Silicon-on-Insulator) 전계 효과 트랜지스터, 또는 이것에 의해 형성한 반도체 집적 회로에도 적용할 수 있다.
이상 설명한 바와 같이, 본 발명의 제 1 실시형태에 의하면, CMOS형 TFT를 구성하는 p-chTFT와 n-chTFT가 형성되어야 할 실리콘 아일랜드 영역을 분리하지 않 고 연속해서 형성하고, 동일한 실리콘 아일랜드 영역에 n+형 불순물 영역과 p+형 불순물 영역을 형성하도록 하였으므로, CMOS형 회로의 기본이 되는 인버터나 아날로그 스위치의 점유 면적을 종래보다도 삭감할 수 있었다.
이 때문에, 인버터와 아날로그 스위치로 이루어지는 CMOS형 디지털 회로 또는 CMOS형 아날로그 회로의 점유 면적을 삭감하고, 종래와 같은 디자인 룰로 보다 고밀도인 TFT 집적 회로를 구축하는 것이 가능하게 된다.
(제 2 실시형태)
제 2 실시형태에서는, p채널형 박막 트랜지스터와 n채널형 박막 트랜지스터 중에서 서로 이웃하는 소스/드레인 영역을 간격을 벌리지 않고 연속해서 형성하는 것과, 그 이웃하는 n형의 소스/드레인과 p형의 소스/드레인을 1개의 콘택트 홀을 통해서 같은 배선에 접속하기 위한 구조를 갖는 CMOS형 TFT에 대해서 설명한다.
도 9는 제 2 실시형태의 CMOS형 인버터에 따른 레이아웃을 나타내는 평면도이고, 도 10은 그 IV-IV선 단면도이다. 한편, 도 9 및 도 10에서, 도 3 및 도 8과 같은 부호는 같은 요소를 나타내고 있다.
도 9의 CMOS형 인버터(41)는, 제 1 실시형태에서 개시한 p-chTFT(1)와 n-chTFT(2)를 채용하는 동시에, p-chTFT(1)의 1개의 소스/드레인이 되는 제 2 p+형 불순물 영역(12b)과 n-chTFT(2)의 1개의 소스/드레인이 되는 제 1 n+형 불순물 영역(12c)의 경계 부분과 그 주변 위에 콘택트 홀(13h)을 형성하고, 그 콘택트 홀(13h)을 통해서 출력 배선(4)을 제 2 p+형 불순물 영역(12b)과 제 1 n+형 불순물 영역(12c)에 접속하는 구조를 갖고 있다.
이것에 의하면, CMOS형 인버터(41)을 구성하는 p-chTFT(1)의 제 2 p+형 불순물 영역(12b)과 n-chTFT(2)의 제 1 n+형 불순물 영역(12c)을 분리시키지 않고 연속해서 형성하고, 게다가 이들 불순물 영역(12b, 12c)과 출력 배선(4)과의 콘택트 부분이 1개이므로, 콘택트 홀 형성에 필요한 마진을 제 1 실시형태보다도 작게 할 수 있어서, CMOS형 인버터(41) 회로의 높이를 제 1 실시형태보다도 더 억제할 수 있다. 게다가, 제 2 p+형 불순물 영역(12b)과 제 1 n+형 불순물 영역(12c)에 대한 출력 배선(4)의 접속 부분은 반도체층-금속의 오믹 콘택트이므로, 낮은 접촉 저항을 얻을 수 있다.
도 11은 제 2 실시형태에 따른 CMOS형 아날로그 스위치의 레이아웃을 나타내는 평면도이고, 도 12은 그 V-V선 단면도이다. 한편, 도 11 및 도 12에서, 도 5 및 도 8에 나타낸 것과 같은 부호는 같은 요소를 나타내고 있다.
도 11의 CMOS형 아날로그 스위치(43)는, 제 1 실시형태에서 개시한 p-chTFT(1)와 n-chTFT(2)를 채용하는 동시에, p-chTFT(1)의 1개의 소스/드레인이 되는 제 2 p+형 불순물 영역(14b)과 n-chTFT(2)의 1개의 소스/드레인이 되는 제 1 n+형 불순물 영역(14c)의 경계와 그 주변 위에 콘택트 홀(15h)을 형성하고, 이 콘택트 홀(15h)을 통해서 입력 배선(7)을 제 2 p+형 불순물 영역(14b)과 제 1 n+형 불순물 영역(14c)에 접속하는 구조를 갖고 있다.
이것에 의하면, CMOS형 아날로그 스위치(43)를 구성하는 p-chTFT(1)의 제 2 p+형 불순물 영역(14b)과 n-chTFT(2)의 제 1 n+형 불순물 영역(14c)을 분리시키지 않고 연속해서 형성하고, 게다가 이들 불순물 영역(14b, 14c)과 입력 배선(7)과의 콘택트 부분이 전류 방향에서 1개이므로, 콘택트 홀 형성에 필요한 마진을 제 1 실시형태보다도 작게 할 수 있어서, CMOS형 아날로그 스위치(43)의 좌우 폭을 제 1 실시형태보다도 더 억제할 수 있다. 게다가, 제 2 p+형 불순물 영역(14b)과 제 1 n+형 불순물 영역(14c)에 대한 출력 배선(4)의 접속 부분은 반도체층-금속의 오믹 콘택트이므로, 낮은 접촉 저항을 얻을 수 있다.
한편, 도 11에서는, 제 2 p+형 불순물 영역(14b)과 제 1 n+형 불순물 영역(14c)의 경계선상에 복수의 콘택트 홀(15h)이 형성되어 있지만, 이들 복수의 콘택트 홀(15h)을 1개의 가늘고 긴 슬릿 형상의 콘택트 홀로해도 좋다.
한편, 본 실시형태의 CMOS형 인버터, CMOS형 아날로그 스위치의 형성 공정은, 서로 인접하는 p+형 불순물 영역과 n+형 불순물 영역의 경계 및 그 주변의 콘택트 홀의 형성 위치를 제외하고는 제 1 실시형태와 동일한다.
(제 3 실시형태)
제 3 실시형태에서는, p채널형 박막 트랜지스터와 n채널형 박막 트랜지스터 중에서 서로 이웃하는 소스/드레인 영역을 간격을 벌리지 않고 연속해서 형성하는 것과, 이 이웃하는 n형 소스/드레인과 p형 소스/드레인의 경계 부분(접합 부분)을 지그재그로 함으로써, n형 소스/드레인의 콘택트 부분과 p형 소스/드레인의 콘택트 부분이 직선 위로 배치된 구조를 갖는 CMOS형 아날로그 스위치에 대해서 설명한다.
도 13은, 제 3 실시형태에 따른 CMOS형 아날로그 스위치의 레이아웃을 나타내는 평면도이고, 도 14의 (a)는 그 VI-VI선 단면도이며, 도 14의 (b)는 그 VII -VII선 단면도이다. 한편, 도 13 및 도 14에서, 도 5 및 도 8에 나타낸 바와 같은 부호는 같은 요소를 나타내고 있다.
CMOS형 아날로그 스위치를 구성하는 p-chTFT(1)와 n-chTFT(2)를 구성하는 폴리실리콘 막(14)은 큰 전류를 흘려보내기 위해서, CMOS형 인버터의 폴리실리콘 막(12)에 비교해서 전류 방향과 수직방향으로 길게 형성되어 있다.
여기서, 도 13에 나타낸 바와 같이, CMOS형 아날로그 스위치(44)의 2개의 게이트 전극(1g, 2g) 사이의 영역에서 서로 인접하는 제 2 p+형 불순물 영역(14e)과 제 1 n+형 불순물 영역(14f)를 전류 방향에 대하여 수직인 방향으로 교대로 배치하고 있다. 즉, 제 2 p+형 불순물 영역(14e)과 제 1 n+형 불순물 영역(14f)의 경계 부분(접합 부분)의 형상이 게이트 전극(1g, 2g)의 연재 방향으로 빗살 형상으로 되어 있다. 이러한 형상은, 폴리실리콘 막(14)에 p형 불순물을 도핑할 때에 사용하는 도 7의 (b)의 포토레지스트(R)의 에지를 위에서 보아서 S자를 연속해서 연결시킨 빗살 형상으로 함으로써 용이하게 형성된다.
또한, 제 1 층간 절연막(19) 중에서 교대로 뒤얽혀서 제 2 p+형 불순물 영역(14e)과 제 1 n+형 불순물 영역(14f)의 복수의 돌출부 위에는 각각 콘택트 홀(15j, 15k)이 게이트 전극(1g, 2g)에 거의 평행하게 일렬로 형성되어 있다.
그리고, 입력 배선(7)은 이들 콘택트 홀(15j, 15k)을 통해서 제 2 p+형 불순물 영역(14e)과 제 1 n+형 불순물 영역(14f)에 오믹으로 접속되어 있다.
본 실시형태의 최대의 특징은, 쌍방의 TFT(1, 2)의 게이트 전극(1g, 2g)의 사이에 끼워진 영역에 p-chTFT(1)의 제 2 p+형 불순물 영역(14e)과 n-chTFT(2)의 제 1 n+형 불순물 영역(14f)을 그 경계 근방에서 1방향으로 교대로 배치하고, n+형 반도체-금속과 p+형 반도체-금속이라는 2종류의 오믹 콘택트가 일렬이 되도록 형성한 것이다.
따라서, 도 14의 (a)에 나타낸 바와 같이, p+형 불순물 영역(14e)과 금속제 입력 배선(7)만이 오믹 접속되는 부분과, 도 14의 (b)에 나타낸 바와 같이 n+형 불순물 영역(14f)과 금속제 입력 배선(7)만이 오믹 접속되는 부분이 형성된다.
이렇게, 도 5에 나타낸 바와 같은 2열의 콘택트 구성에 비교해서, CMOS 아날로그 스위치의 물리적인 폭이 더욱 좁아져서 점유 면적이 작아진다.
그런데, 도 13에 나타낸 CMOS형 아날로그 스위치(44)에 있어서는, 제 2 p+형 불순물 영역(14e)과 입력 배선(7)과의 콘택트의 총수, 및 제 1 n+형 불순물 영역(14f)과 입력 배선(7)과의 콘택트의 총수가，도 5에 나타낸 CMOS 아날로그 스위치(42)보다도 감소하므로, 접촉 저항 및 벌크 저항의 증가에 의해, 온 전류의 감소와 온 저항의 증가가 우려되었다.
그러나, 본원 발명자는, 본 발명을 실증하는 복수의 CMOS형 아날로그 스위치의 TEG를 설계·평가한 결과, 도 13에 나타낸 소자가 도 5의 소자에 비해서 온 전류 감소와 온 저항의 증가가 나타나지 않는 것을 알고, 상기한 우려는 해소되었다.
도 15은, 도 13을 변형한 CMOS형 아날로그 스위치(45)이다. 본변형 예의 최대의 특징으로서, 게이트 전극(1g, 2g)의 연재 방향에 평행한 방향에서, p-chTFT(1)의 제 2의 p+형 불순물 영역(14e)과 n-chTFT(2)의 제 1 n+형 불순물 영역(14f)이 교대로 배치된 영역 위에서, 제 1 층간 절연막(19)에 1개의 가늘고 긴 슬릿 형상의 콘택트 홀(15k)을 형성하고, 상기 슬릿 형상의 콘택트 홀(15k)을 통해 서 입력 배선(7)을 제 2 p+형 불순물 영역(14e)과 제 1 n+형 불순물 영역(14f)의 쌍방에 오믹 접속한 구조를 나타내고 있다.
이렇게, 제 2 p+형 불순물 영역(14e)과 제 1 n+형 불순물 영역(14f)의 경계에서 돌출한 영역 각각에 콘택트 홀을 설치하는 것이 아니고, 1개의 슬릿 형상의 콘택트 홀(15k)을 설치하면, 콘택트 저항이 작아질 뿐만아니라, 도 11에 나타낸 바와 같이 직선 형상의 경계선에서 벗어나지 않도록 가공 마진을 고려하지 않아도 좋어므로, 콘택트 홀(15k)의 유효 접촉 면적을 작게 해서 미세화를 더 도모할 수 있다.
한편, 본 실시형태에 있어서도, 제 1 및 제 2 실시형태와 마찬가지의 작용 및 효과를 얻을 수 있다. 또한, 본 실시형태의 CMOS형 인버터, CMOS형 아날로그 스위치의 형성은, 서로 인접하는 p+형 불순물 영역과 n+형 불순물 영역의 경계의 형상 공정과 콘택트 홀의 형성 위치를 제외하고는 제 1 실시형태와 동일한다.
(제 4 실시형태)
본 실시형태에서는, 제 1∼제 3 실시형태에 나타낸 CMOS형 TFT의 구체적 응용예를 설명한 것이다. 여기서, 저온 폴리실리콘 주변회로 일체화의 초고세밀 액정 표시 장치를 예시한다. 그러나, 유기 EL 등의 TFT 기판을 사용한 액티브형 표시 장치에도 마찬가지로 응용할 수 있다.
도 16은, 제 4 실시형태의 저온 폴리실리콘 액정 표시 장치의 모식도이다.
도 16에 나타낸 액정 표시 장치는, 복수의 화소 셀(30)을 갖는 표시부(31)와 주변회로부(32)와 입력 단자부(33)의 3개의 부분으로 구성되어 있다.
표시부(31)는 이중 게이트 TFT(31a, 3lb)와 이중 게이트 TFT(31a, 3lb)의 한쪽의 소스 전극에 접속되어 있는 화소 전극(31c) 및 축적 용량(Cs)으로 이루어진 화소 셀(30)을 복수개를 갖고, 이들 화소 셀(30)은 매트릭스 형상으로 배치되어 있다. 또한, 표시부(31)는 TFT(31a, 3lb)의 게이트 전극에 접속되고 또한 수평으로 배치되어서 화소 TFT를 선택하는 게이트 버스(신호)선(31e)과, TFT(31a)의 드레인 전극에 접속되고 또한 데이터 신호를 화소 셀(30)에 전달하는 데이터 버스(데이터 주사)선(31d) 등을 갖고 있다.
예를 들면, UXGA 포맷의 표시부(31)에서는, 화소 셀(30)의 총수가 4800×1200개, 게이트 버스 선(31e)의 총수가 1200개로, 데이터 버스선(31d)의 총수가 4800개이다.
주변회로부(32)는 유리 기판(11)의 표시부(31) 주변의 프레임 영역에 형성되어 있어서, 주사선측 회로(32a), 디지털 데이터 드라이버 회로(32b), 정전 방지/리페어/예비 충전 회로(32c) 등으로 구성된다.
주사측 회로(32a)는 표시부(31) 좌우측의 프레임 영역(11a)에 배치되어 있어서, 게이트 버스선(31e)을 선택하는 신호를 발생하는 회로 구성을 갖고 있다. 또한, 디지털 데이터 드라이버 회로(32b)는 유리 기판(11) 위쪽의 프레임 영역(1lb)에 배치되어 있어서, 입력 단자부(33)로부터 입력된 디지털 영상 신호를 아날로그 계조 신호로 변환하고, 소정의 타이밍으로 데이터를 표시부(31)에 보내는 회로 구성을 갖고, 표시부(31)와의 사이에는 아날로그 스위치 열(32d)이 형성되어 있다.
정전 방지/리페어/예비 충전 회로(32c)는 표시부(31) 아래쪽의 프레임 영역(11c)에 배치되어 있다.
또한, 입력 단자부(33)는 2군데(포트)에 접속되는 입력 단자군으로 구성되어 있다. 각 포트에 24개 또는 48개의 디지털 신호선이 마련되어 있고, 또한 주사측 회로(32a)를 구동하는 각종의 제어 신호 단자가 마련되어져 있다.
주사측 회로(32a) 또는 디지털 데이터 드라이버 회로(32b)에는, 제 1 또는 제 2 실시형태에 나타낸 CMOS형 인버터(40, 41) 등이 적용되고, 데이터측의 아날로그 스위치 열(32d)에는 제 3 실시형태의 발명인 CMOS형 아날로그 스위치(44, 45)가 적용된다.
도 17은, 적색화소(30R), 녹색화소(30G), 청색화소(30B)에 대응한 데이터측 아날로그 스위치 열(32d)의 레이아웃을 나타내는 평면도이다. 3개의 데이터 버스선(31d)에 대응하는 3계통의 CMOS형 아날로그 스위치(45)가 나타나 있다. 데이터 버스(31d)는 CMOS형 아날로그 스위치(45)의 출력 배선(8)에 접속된다. 각 화소(30R, 30G, 30B)에 대응한 3열의 아날로그 스위치는, 각각 채널폭(y1)이 예를 들면 100μm인 8개의 CMOS형 TFT에 의해 병렬에 구성되어 있다. 또한, 각 열에서의 CMOS형 아날로그 스위치(45) 상호간의 간격(y2)은 예를 들면 5μm로 되어 있다.
아날로그 스위치 열의 각 화소(30R, 30G, 30B)간의 화소 피치(x)는 표시 포맷에 따라 다르고, 238dpi의 표시 정밀도의 경우에는 35.5μm이다. 본 발명을 적용하게 되면, 1개의 CMOS형 TFT의 폭이 종래보다도 좁아지므로, 그 화소 피치(x)마다 형성되는 CMOS형 TFT의 형성폭 마진이 작아도 된다.
디지털 드라이버 회로(32b)의 아날로그 출력 버퍼(미도시)로부터 CMOS형 TFT 의 입력 배선(7)에 보내진 아날로그 계조 신호(Vin(R), Vin(G), Vin(B))가 타이밍을 제어하는 블록 선택 신호(Vgn, Vgp)에 의해, CMOS형 아날로그 스위치(45)를 통해서 출력 배선(8), 즉 데이터 버스선(31d)에 출력되고, 그리고, 액정 셀(30)의 전기-광 변환 기능에 의해, 인간이 인식할 수 있는 광영상 신호로 변환된다.
도 18은, 저온 폴리실리콘 액정 표시 장치의 패널 단면도이다.
도 18에서, 액정 표시 장치는 화소 TFT(31a, 3lb)와 화소 전극(31c)을 구비한 표시부(31)와, CMOS형 인버터(40, 41)나 CMOS형 아날로그 스위치(42∼45) 등을 구비한 주변회로(32)를 구비한 TFT기판(51)과, 블랙 매트릭스 BM과 컬러 필터 CF, 대향 전극(53) 등이 형성된 대향 기판(52)과, 양쪽 기판(51, 52) 사이에 있는 셀 갭을 형성하는 밀봉부(54)와, 표시부(31)에 대응한 양쪽 기판(51, 52) 위에 형성되어 있는 배향막(55a, 55b)과, 양쪽 기판(51, 52)의 사이에 끼운 액정 재료(56)에 의해 구성되어 있다. 또한, TFT 기판(51)의 외측과 대향 기판(52)의 외측에 각각 편광판(57a, 57b) 등의 광학 필름이 형성되어 있다. 본 실시형태에 의하면, 제 1 ∼ 제 3 실시형태에서 개시한 CMOS형 TFT 및 그 회로를 사용함으로써 초고세밀 표시 장치의 화소 피치에 대응한 좁은 주변회로부(32)의 형성 영역에 고성능의 TFT 집적 회로를 설치할 수 있게 된다. 따라서, 고성능의 주변회로를 내장한 액정 표시 장치나 유기 EL 표시 장치를 실현하는 것이 가능하게 된다.
(부기 1) 절연성 기판 위에 섬 형상으로 형성된 반도체층과,
상기 반도체층 위에 게이트 절연막을 개재하여 형성된 제 1 MOS 트랜지스터의 제 1 게이트 전극과,
상기 반도체층 위에 게이트 절연막을 개재하여 형성되고, 또한 상기 제 1 게이트 전극과 간격을 두고 형성된 제 2 MOS 트랜지스터의 제 2 게이트 전극과,
상기 제 1 게이트 전극의 양측의 상기 반도체층 내에 형성되어서 상기 제 1 MOS 트랜지스터의 소스/드레인이 되는 제 1 및 제 2의 일 도전형 불순물 도입 영역과,
상기 제 2 게이트 전극의 양측의 상기 반도체층 내에 형성되어서 상기 제 2 MOS 트랜지스터의 소스/드레인이 되고, 또한 한쪽이 상기 제 2의 일 도전형 불순물 도입 영역에 서로 접해서 형성되어 있는 제 1 및 제 2의 반대 도전형 불순물 도입 영역을 갖는 것을 특징으로 하는 표시 장치.
(부기 2) 상기 제 2의 일 도전형 불순물 도입 영역과 이 제 2의 일 도전형 불순물 도입 영역에 접해있는 상기 제 1의 반대 도전형 불순물 도입 영역은, 상기 제 1 및 제 2 게이트 전극의 연재 방향을 따라 교대로 뒤얽혀서 형성되고, 상기 제 2의 일 도전형 불순물 도입 영역과 상기 제 1의 반대 도전형 불순물 도입 영역의 경계 부분은 지그재그로 연재하고 있는 것을 특징으로 하는 부기 1에 기재된 표시 장치.
(부기 3) 상기 제 1 및 제 2의 일 도전형 불순물 도입 영역과 상기 제 1 및 제 2의 반대 도전형 불순물 도입 영역의 적어도 한쪽의 불순물 농도는, 1×1019/cm3 이상인 것을 특징으로 하는 부기 1 또는 부기 2에 기재된 표시 장치.
(부기 4) 상기 제 1 MOS 트랜지스터 및 상기 제 2 MOS 트랜지스터를 덮는 절 연막과,
상기 제 2의 일 도전형 불순물 도입 영역 위에서 상기 절연막에 형성된 제 1 홀과,
상기 제 2의 일 도전형 불순물 도입 영역에 접해있는 상기 제 1의 반대 도전형 불순물 도입 영역 위에서 상기 절연막에 형성된 제 2 홀과,
상기 절연막 위에 형성되며, 또한 상기 제 1 홀을 통해서 상기 제 2의 일 도전형 불순물 도입 영역에 오믹 접속되고, 상기 제 2 홀을 통해서 상기 1 반대 도전형 불순물 도입 영역에 오믹 접속된 배선을 갖는 것을 특징으로 하는 부기 1 내지 부기 3 중 어느 하나에 기재된 표시 장치.
(부기 5) 상기 배선은 금속으로 구성되어 있는 것을 특징으로 하는 부기 4에 기재된 표시 장치.
(부기 6) 상기 제 1 MOS 트랜지스터 및 상기 제 2 MOS 트랜지스터를 덮는 절연막과,
상기 제 2의 일 도전형 불순물 도입 영역과 이 제 2의 일 도전형 불순물 도입 영역에 접해있는 상기 제 1의 반대 도전형 불순물 도입 영역과의 경계 위에 형성된 홀과,
상기 절연막 위에 형성되며, 또한 상기 홀을 통해서 상기 제 2의 일 도전형 불순물 도입 영역과 상기 제 1의 반대 도전형 불순물 도입 영역에 오믹 접속되는 배선을 갖는 것을 특징으로 하는 부기 1 내지 부기 3 중 어느 하나에 기재된 표시 장치.
(부기 7) 상기 홀은 복수 또는 슬릿 형상으로 1개 형성되어 있는 것을 특징으로 하는 부기 6에 기재된 표시 장치.
(부기 8) 상기 배선은 금속으로 구성되어 있는 것을 특징으로 하는 부기 4 내지 부기 7 중 어느 하나에 기재된 표시 장치.
(부기 9) 슬릿 형상의 상기 홀은 그 연재 방향을 따라 상기 제 2의 일 도전형 불순물 도입 영역과 상기 제 1의 반대 도전형 불순물 도입 영역에 교대로 접속하는 위치에 형성되는 것을 특징으로 하는 부기 6 또는 부기 8에 기재된 표시 장치.
(부기 10) 상기 제 1 MOS 트랜지스터와 상기 제 2 MOS 트랜지스터는, 상기 절연성 기판의 표시부의 주변에 형성된 주변 구동 회로 또는 신호 처리 회로를 구성하는 것을 특징으로 하는 부기 1 내지 부기 9 중 어느 하나에 기재된 표시 장치.
(부기 11) 상기 반도체층은, 저온 성장 폴리실리콘층인 것을 특징으로 하는 부기 1 내지 부기 9 중 어느 하나에 기재된 표시 장치.
(부기 12) 절연성 기판 위에 비정질 반도체층을 형성하는 공정과,
상기 비정질 반도체층으로의 레이저 조사 또는 가열에 의해 상기 비정질 반도체층을 결정성 반도체층으로 변화시키는 공정과,
상기 결정성 반도체층을 패터닝하여 섬 형상으로 하는 공정과,
섬 형상의 상기 결정성 반도체층의 제 1 영역과 제 2 영역에 각각 게이트 절연막을 개재하여 제 1 MOS 트랜지스터의 제 1 게이트 전극과 제 2 MOS 트랜지스터의 제 2 게이트 전극을 형성하는 공정과,
상기 결정성 반도체층의 상기 제 1 영역 중에서 상기 제 1 게이트 전극의 양측에 일 도전형 불순물을 도입해서 상기 제 1 MOS 트랜지스터의 소스/드레인이 되는 제 1 및 제 2의 일 도전형 불순물 도입 영역을 형성하는 공정과,
상기 결정성 반도체층의 상기 제 2 영역 중에서 상기 제 2 게이트 전극의 양측에 반대 도전형 불순물을 도입해서 상기 제 2 MOS 트랜지스터의 소스/드레인이 되는 제 1 및 제 2의 반대 도전형 불순물 도입 영역을 형성하는 동시에, 상기 제 1의 반대 도전형 불순물 도입 영역을 상기 제 2의 일 도전형 불순물 도입 영역에 인접시키는 공정과,
상기 제 1 및 제 2 MOS 트랜지스터 위에 절연막을 형성하는 공정과,
상기 제 2의 일 도전형 불순물 도입 영역과 상기 제 1의 반대 도전형 불순물 도입 영역에 개별로 제 1 홀을 상기 절연막에 형성하든가 또는 쌍방에 걸치는 제 2 홀을 상기 절연막에 형성하는 공정과,
상기 제 1 홀 또는 제 2 홀을 통해서 상기 제 2의 일 도전형 불순물 도입 영역과 상기 제 1의 반대 도전형층에 접속되는 배선을 상기 절연막 위에 형성하는 공정을 갖는 것을 특징으로 하는 표시 장치의 제조 방법.
(부기 13) 상기 제 2의 일 도전형 불순물 도입 영역과 이 제 2의 일 도전형 불순물 도입 영역에 접해있는 상기 제 1의 반대 도전형 불순물 도입 영역과의 경계 부분의 평면 형상은, 상기 제 1 및 제 2 게이트 전극의 연재 방향을 따라 지그재그로 연재하고 있는 것을 특징으로 하는 부기 12 기재의 표시 장치의 제조 방법.
(부기 14) 상기 제 1 및 제 2의 일 도전형 불순물 도입 영역과 상기 제 1 및 제 2의 반대 도전형 불순물 도입 영역의 적어도 한쪽의 불순물 농도는, 1×1019/cm3 이상이 되는 것을 특징으로 하는 부기 12 또는 부기 13에 기재된 표시 장치의 제조 방법.
(부기 15) 상기 절연막 위와 상기 제 1 또는 제 2 홀 내에 금속막을 형성한 후에, 상기 금속막을 패터닝함으로써 상기 배선을 형성하는 것을 특징으로 하는 부기 12 내지 부기 14 중 어느 하나에 기재된 표시 장치의 제조 방법.
(부기 16) 상기 제 1 홀은 상기 제 2의 일 도전형 불순물 도입 영역 위에 복수 개소, 상기 제 1의 반대 도전형 불순물 도입 영역에 복수 개소로 형성되는 것을 특징으로 하는 부기 12 내지 부기 15 중 어느 하나에 기재된 표시 장치의 제조 방법.
(부기 17) 상기 제 2 홀은 상기 제 1 및 제 2 게이트 전극의 연재 방향을 따라, 상기 제 2의 일 도전형 불순물 도입 영역과 상기 제 1의 반대 도전형 층에 교대로 접속하는 슬릿 형상으로 형성되는 것을 특징으로 하는 부기 12 내지 부기 15 중 어느 하나에 기재된 표시 장치의 제조 방법.
이상 설명한 바와 같이, 본 발명에 의하면, CMOS 회로에 사용할 수 있는 n형 TFT와 p형 TFT를 동일한 섬 형상으로 반도체층에 형성하도록 하였으므로, 불순물 첨가에 관련되는 마진 영역이 필요하지 않게 되어, TFT로 이루어진 반도체 회로의 점유 면적이 작아진다.
또한, 본 발명에 의하면, 동일한 패턴 영역에 형성된 n형 TFT와 p형 TFT의 서로 접하는 불순물 도입 영역의 적어도 한쪽을 공유해서 콘택트함으로써, CMOS 회로의 설계 면적이 한층 삭감된다.
따라서, 디지털 드라이버, DAC, 메모리, I/O회로, 데이터 처리 회로, CPU 등의 고성능·다기능의 대규모 반도체집적 회로를 초고세밀 표시 장치에 내장할 수 있으므로, 고성능의 표시 장치를 만드는 것이 가능하게 된다. 또한, 반도체 집적 회로를 표시 장치의 좁은 주변 프레임 영역에 수용할 수 있으므로, 주변회로 일체화 표시 장치의 프레임 협소화, 경량화 및 컴팩트화가 가능하게 된다. 게다가, 가공 정밀도가 비교적 낮은 제조 장치를 사용해도, 비교적 높은 집적도를 얻을 수 있으므로, 주변회로 일체화 표시 장치의 제조 비용의 대폭적인 삭감이 가능하게 된다.
Claims (9)
- 절연성 기판 위에 섬 형상으로 형성된 반도체층과,상기 반도체층 위에 게이트 절연막을 개재하여 형성된 제 1 MOS 트랜지스터의 제 1 게이트 전극과,상기 반도체층 위에 게이트 절연막을 개재하여 형성되고, 또한 상기 제 1 게이트 전극과 간격을 두고 형성된 제 2 MOS 트랜지스터의 제 2 게이트 전극과,상기 제 1 게이트 전극의 양측의 상기 반도체층에 형성되어서 상기 제 1 MOS 트랜지스터의 소스/드레인이 되는 제 1 및 제 2의 일 도전형 불순물 도입 영역과,상기 제 2 게이트 전극의 양측의 상기 반도체층에 형성되어서 상기 제 2 MOS 트랜지스터의 소스/드레인이 되고, 또한 한쪽이 상기 제 2의 일 도전형 불순물 도입 영역에 서로 접해서 형성되어 있는 제 1 및 제 2의 반대 도전형 불순물 도입 영역과,상기 제 1 MOS 트랜지스터 및 상기 제 2 MOS 트랜지스터를 덮는 절연막과,상기 제 2의 일 도전형 불순물 도입 영역 위에서 상기 절연막에 형성된 제 1 홀과,상기 제 2의 일 도전형 불순물 도입 영역에 접해있는 상기 제 1의 반대 도전형 불순물 도입 영역 위에서 상기 절연막에 형성된 제 2 홀과,상기 절연막 위에 형성되며, 또한 상기 제 1 홀을 통해서 상기 제 2의 일 도전형 불순물 도입 영역에 오믹 접속되고, 상기 제 2 홀을 통해서 상기 제 1의 반대 도전형 불순물 도입 영역에 오믹 접속된 배선을 갖고,상기 제 2의 일 도전형 불순물 도입 영역과 이것에 접해있는 상기 제 1의 반대 도전형 불순물 도입 영역은, 상기 제 1 및 제 2 게이트 전극의 연재 방향을 따라 교대로 뒤얽혀서 형성되고, 상기 제 2의 일 도전형 불순물 도입 영역과 상기 제 1의 반대 도전형 불순물 도입 영역의 경계 부분은 지그재그로 연재하고 있는 것을 특징으로 하는 표시 장치.
- 제 1 항에 있어서,상기 제 1 MOS 트랜지스터와 상기 제 2 MOS 트랜지스터는, 상기 절연성 기판의 표시부의 주변에 형성된 주변 구동 회로 또는 신호 처리 회로를 구성하는 것을 특징으로 하는 표시 장치.
- 절연성 기판 위에 비정질 반도체층을 형성하는 공정과,상기 비정질 반도체층으로의 레이저 조사 또는 가열에 의해 상기 비정질 반도체층을 결정성 반도체층으로 변화시키는 공정과,상기 결정성 반도체층을 패터닝하여 섬 형상으로 하는 공정과,섬 형상의 상기 결정성 반도체층의 제 1 영역과 제 2 영역에 각각 게이트 절연막을 개재하여 제 1 MOS 트랜지스터의 제 1 게이트 전극과 제 2 MOS 트랜지스터의 제 2 게이트 전극을 형성하는 공정과,상기 결정성 반도체층의 상기 제 1 영역 중에서 상기 제 1 게이트 전극의 양측에 일 도전형 불순물을 도입해서 상기 제 1 MOS 트랜지스터의 소스/드레인이 되는 제 1 및 제 2의 일 도전형 불순물 도입 영역을 형성하는 공정과,상기 결정성 반도체층의 상기 제 2 영역 중에서 상기 제 2 게이트 전극의 양측에 반대 도전형 불순물을 도입해서 상기 제 2 MOS 트랜지스터의 소스/드레인이 되는 제 1 및 제 2의 반대 도전형 불순물 도입 영역을 형성하는 동시에, 상기 제 1의 반대 도전형 불순물 도입 영역을 상기 제 2의 일 도전형 불순물 도입 영역에 인접시키는 공정과,상기 제 1 및 제 2 MOS 트랜지스터 위에 절연막을 형성하는 공정과,상기 제 2의 일 도전형 불순물 도입 영역 위에 상기 절연막에 제 1 홀을 형성하는 동시에, 상기 제 1의 반대 도전형 불순물 도입 영역 위의 상기 절연막에 제 2 홀을 형성하는 공정과,상기 제 1 홀 및 제 2 홀을 통해서 상기 제 2의 일 도전형 불순물 도입 영역과 상기 제 1의 반대 도전형 불순물 도입 영역에 접속되는 배선을 상기 절연막 위에 형성하는 공정을 갖고,상기 제 2의 일 도전형 불순물 도입 영역과 이것에 접해있는 상기 제 1의 반대 도전형 불순물 도입 영역의 경계 부분의 평면 형상은, 상기 제 1 및 제 2 게이트 전극의 연재 방향을 따라 지그재그로 연재하고 있는 것을 특징으로 하는 표시 장치의 제조 방법.
- 절연성 기판 위에 섬 모양으로 형성된 반도체층과,상기 반도체층 위에 게이트 절연막을 개재하여 형성된 제 1 MOS 트랜지스터의 제 1 게이트 전극과,상기 반도체층 위에 게이트 절연막을 개재하여 형성되며, 또한 상기 제 1 게이트 전극과 간극을 두고 형성된 제 2 MOS 트랜지스터의 제 2 게이트 전극과,상기 제 1 게이트 전극 하방의 상기 반도체층에 형성된 상기 제 1 MOS 트랜지스터의 채널이 되는 제 1 채널 영역과,상기 제 2 게이트 전극 하방의 상기 반도체층에 형성된 상기 제 2 MOS 트랜지스터의 채널이 되는 제 2 채널 영역과,상기 제 1 게이트 전극의 양측의 상기 반도체층에 형성되어 상기 제 1 MOS 트랜지스터의 소스/드레인이 되는 제 1 및 제 2의 일 도전형 불순물 도입 영역과,상기 제 2 게이트 전극의 양측의 상기 반도체층에 형성되어 상기 제 2 MOS 트랜지스터의 소스/드레인이 되며, 또한 한 쪽이 상기 제 2의 일 도전형 불순물 도입 영역에 서로 접하여 형성되어 있는 제 1 및 제 2의 반대 도전형 불순물 도입 영역과,상기 제 1 MOS 트랜지스터 및 상기 제 2 MOS 트랜지스터를 덮는 절연막과,상기 제 2의 일 도전형 불순물 도입 영역 위에서 상기 절연막에 형성된 제 1 홀과,상기 제 2의 일 도전형 불순물 도입 영역에 접해있는 상기 제 1의 반대 도전형 불순물 도입 영역 위에서 상기 절연막에 형성된 제 2 홀과,상기 절연막 위에 형성되며, 또한 상기 제 1 홀을 통하여 상기 제 2의 일 도전형 불순물 도입 영역에 오믹 접속되고, 상기 제 2 홀을 통하여 상기 제 1의 반대 도전형 불순물 도입 영역에 오믹 접속된 배선을 갖고,상기 제 1 MOS 트랜지스터의 상기 제 1의 일 도전형 불순물 도입 영역, 상기 제 1 채널 영역 및 상기 제 2의 일 도전형 불순물 도입 영역은 상기 제 1 및 제 2 게이트 전극의 연재 방향과 수직한 방향을 따라 배치되고, 상기 제 2 MOS 트랜지스터의 상기 제 1의 반대 도전형 불순물 도입 영역, 상기 제 2 채널 영역 및 상기 제 2의 반대 도전형 불순물 도입 영역은 상기 제 1 및 제 2 게이트 전극의 연재 방향과 수직한 방향을 따라 배치되고, 또한, 상기 제 1 MOS 트랜지스터의 상기 제 1의 일 도전형 불순물 도입 영역, 상기 제 1 채널 영역 및 상기 제 2의 일 도전형 불순물 도입 영역과, 상기 제 2 MOS 트랜지스터의 상기 제 1의 반대 도전형 불순물 도입 영역, 상기 제 2 채널 영역 및 상기 제 2의 반대 도전형 불순물 도입 영역은 병렬로 배치되고, 상기 제 1 홀과 상기 제 2 홀은 상기 제 1 및 제 2 게이트 전극의 연재 방향을 따라 일렬로 배치되어 있는 것을 특징으로 하는 표시 장치.
- 절연성 기판 위에 비정질 반도체층을 형성하는 공정과,상기 비정질 반도체층으로의 레이저 조사 또는 가열에 의해 상기 비정질 반도체층을 결정성 반도체층으로 변화시키는 공정과,상기 결정성 반도체층을 패터닝하여 섬 형상으로 하는 공정과,섬 형상의 상기 결정성 반도체층의 제 1 영역과 제 2 영역에 각각 게이트 절연막을 개재하여 제 1 MOS 트랜지스터의 제 1 게이트 전극과 제 2 MOS 트랜지스터의 제 2 게이트 전극을 형성하는 공정과,상기 결정성 반도체층의 상기 제 1 영역 중에서 상기 제 1 게이트 전극의 양측에 일 도전형 불순물을 도입해서 상기 제 1 MOS 트랜지스터의 소스/드레인이 되는 제 1 및 제 2의 일 도전형 불순물 도입 영역과, 상기 제 1 MOS 트랜지스터의 채널이 되는 제 1 채널 영역을 형성하는 공정과,상기 결정성 반도체층의 상기 제 2 영역 중에서 상기 제 2 게이트 전극의 양측에 반대 도전형 불순물을 도입해서 상기 제 2 MOS 트랜지스터의 소스/드레인이 되는 제 1 및 제 2의 반대 도전형 불순물 도입 영역과, 상기 제 2 MOS 트랜지스터의 채널이 되는 제 2 채널 영역을 형성하는 동시에, 상기 제 1의 반대 도전형 불순물 도입 영역을 상기 제 2의 일 도전형 불순물 도입 영역에 인접시키는 공정과,상기 제 1 및 제 2 MOS 트랜지스터 위에 절연막을 형성하는 공정과,상기 제 2의 일 도전형 불순물 도입 영역 위의 상기 절연막에 제 1 홀을 형성하는 동시에, 상기 제 1의 반대 도전형 불순물 도입 영역 위의 상기 절연막에 제 2 홀을 형성하는 공정과,상기 제 1 홀 및 제 2 홀을 통해서 상기 제 2의 일 도전형 불순물 도입 영역과 상기 제 1의 반대 도전형 불순물 도입 영역에 접속되는 배선을 상기 절연막 위에 형성하는 공정을 갖고,상기 제 1 MOS 트랜지스터의 상기 제 1의 일 도전형 불순물 도입 영역, 상기 제 1 채널 영역 및 상기 제 2의 일 도전형 불순물 도입 영역을 상기 제 1 및 제 2 게이트 전극의 연재 방향과 수직한 방향을 따라 형성하고, 상기 제 2 MOS 트랜지스터의 상기 제 1의 반대 도전형 불순물 도입 영역, 상기 제 2 채널 영역 및 상기 제 2의 반대 도전형 불순물 도입 영역을 상기 제 1 및 제 2 게이트 전극의 연재 방향과 수직한 방향을 따라 형성하고, 또한, 상기 제 1 MOS 트랜지스터의 상기 제 1의 일 도전형 불순물 도입 영역, 상기 제 1 채널 영역 및 상기 제 2의 일 도전형 불순물 도입 영역과, 상기 제 2 MOS 트랜지스터의 상기 제 1의 반대 도전형 불순물 도입 영역, 상기 제 2 채널 영역 및 상기 제 2의 반대 도전형 불순물 도입 영역을 병렬로 형성하고, 상기 제 1 홀과 상기 제 2 홀을 상기 제 1 및 제 2 게이트 전극의 연재 방향을 따라 일렬로 형성하는 것을 특징으로 하는 표시 장치의 제조 방법.
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| US7757890B2 (en) * | 2005-10-12 | 2010-07-20 | Rtc Industries, Inc. | Cylindrical container dispenser |
| KR101131135B1 (ko) * | 2005-11-14 | 2012-04-03 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조방법 |
| US7607584B2 (en) * | 2006-04-26 | 2009-10-27 | International Business Machines Corporation | Verification of a biometric identification |
| JP5148932B2 (ja) * | 2006-06-30 | 2013-02-20 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP4155317B2 (ja) * | 2006-07-11 | 2008-09-24 | セイコーエプソン株式会社 | 電気光学装置、及びこれを備えた電子機器 |
| WO2008051996A2 (en) | 2006-10-23 | 2008-05-02 | Rtc Industries, Inc. | Merchandising system with flippable column |
| JP2008233399A (ja) * | 2007-03-19 | 2008-10-02 | Sony Corp | 画素回路および表示装置、並びに表示装置の製造方法 |
| US8704216B2 (en) * | 2009-02-27 | 2014-04-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP5581261B2 (ja) | 2011-04-27 | 2014-08-27 | 株式会社ジャパンディスプレイ | 半導体装置、表示装置および電子機器 |
| KR101960076B1 (ko) * | 2013-01-31 | 2019-03-20 | 삼성디스플레이 주식회사 | 표시 장치 |
| US10154739B2 (en) | 2013-12-02 | 2018-12-18 | Retail Space Solutions Llc | Universal merchandiser and methods relating to same |
| USD801734S1 (en) | 2014-12-01 | 2017-11-07 | Retail Space Solutions Llc | Shelf management parts |
| JP6497852B2 (ja) * | 2014-06-12 | 2019-04-10 | 株式会社ジャパンディスプレイ | 薄膜トランジスタ装置 |
| WO2016014173A1 (en) * | 2014-07-21 | 2016-01-28 | Applied Materials, Inc. | Scanned pulse anneal apparatus and methods |
| CN104465674B (zh) * | 2014-12-31 | 2018-01-02 | 深圳市华星光电技术有限公司 | 低温多晶硅(ltps)产品结构及制造方法 |
| CN105842941B (zh) * | 2015-01-13 | 2019-07-05 | 群创光电股份有限公司 | 显示面板 |
| TWI575756B (zh) | 2015-01-13 | 2017-03-21 | 群創光電股份有限公司 | 顯示面板 |
| US9955802B2 (en) | 2015-04-08 | 2018-05-01 | Fasteners For Retail, Inc. | Divider with selectively securable track assembly |
| WO2017123988A1 (en) | 2016-01-13 | 2017-07-20 | Rtc Industries, Inc. | Merchandise display system with an anti-splay device |
| US10959540B2 (en) | 2016-12-05 | 2021-03-30 | Retail Space Solutions Llc | Shelf management system, components thereof, and related methods |
| WO2018200997A1 (en) | 2017-04-27 | 2018-11-01 | Retail Space Solutions Llc | Shelf-mounted tray and methods relating to same |
| KR20210118237A (ko) | 2017-06-16 | 2021-09-29 | 알티씨 인더스트리즈, 인크. | 트랙리스 푸셔 메커니즘을 갖는 제품 관리 디스플레이 시스템 |
| CN107706224B (zh) * | 2017-09-30 | 2020-09-04 | 武汉华星光电技术有限公司 | 一种显示面板及其制作方法 |
| US11909091B2 (en) | 2020-05-19 | 2024-02-20 | Kymeta Corporation | Expansion compensation structure for an antenna |
| WO2024113379A1 (en) * | 2022-12-02 | 2024-06-06 | Innoscience (Zhuhai) Technology Co., Ltd. | Nitride-based semiconductor device and method for manufacturing the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0917863A (ja) * | 1995-06-29 | 1997-01-17 | Rohm Co Ltd | 半導体装置および半導体装置の配線方法 |
| JPH1197705A (ja) * | 1997-09-23 | 1999-04-09 | Semiconductor Energy Lab Co Ltd | 半導体集積回路 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60143656A (ja) * | 1983-12-29 | 1985-07-29 | Fujitsu Ltd | 半導体装置 |
| JPS60186053A (ja) * | 1984-03-06 | 1985-09-21 | Seiko Epson Corp | 薄膜相補型ｍｏｓ回路 |
| JPS6415981A (en) * | 1987-07-09 | 1989-01-19 | Ricoh Kk | Thin film transistor |
| JPH0357948U (ko) * | 1989-10-06 | 1991-06-05 | ||
| EP0635890B1 (en) * | 1993-02-10 | 2002-05-29 | Seiko Epson Corporation | Active matrix substrate and thin film transistor, and method of its manufacture |
| JP3405955B2 (ja) | 1993-03-22 | 2003-05-12 | 株式会社半導体エネルギー研究所 | 半導体回路 |
| US5738731A (en) * | 1993-11-19 | 1998-04-14 | Mega Chips Corporation | Photovoltaic device |
| JP3599827B2 (ja) | 1994-05-20 | 2004-12-08 | 三菱電機株式会社 | アクティブマトリクス液晶ディスプレイの製法 |
| US6104041A (en) * | 1994-08-24 | 2000-08-15 | Sarnoff Corporation | Switching circuitry layout for an active matrix electroluminescent display pixel with each pixel provided with the transistors |
| JPH08148579A (ja) | 1994-11-24 | 1996-06-07 | Toyota Central Res & Dev Lab Inc | 半導体装置およびその製造方法 |
| JP3176253B2 (ja) * | 1995-05-25 | 2001-06-11 | シャープ株式会社 | 回路基板 |
| JP3527034B2 (ja) * | 1996-09-20 | 2004-05-17 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JPH1098192A (ja) | 1996-09-25 | 1998-04-14 | Toshiba Corp | 半導体装置の製造方法及び半導体装置 |
| JPH10189998A (ja) * | 1996-12-20 | 1998-07-21 | Sony Corp | 表示用薄膜半導体装置及びその製造方法 |
| US6680223B1 (en) * | 1997-09-23 | 2004-01-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US6013930A (en) * | 1997-09-24 | 2000-01-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having laminated source and drain regions and method for producing the same |
| JP3973787B2 (ja) * | 1997-12-31 | 2007-09-12 | 三星電子株式会社 | 液晶表示装置及びその製造方法 |
| US6590229B1 (en) * | 1999-01-21 | 2003-07-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and process for production thereof |
| TW586214B (en) * | 2003-05-12 | 2004-05-01 | Au Optronics Corp | Complementary metal oxide semiconductor and component of the same |
-
2001
- 2001-03-30 JP JP2001100395A patent/JP4662647B2/ja not_active Expired - Fee Related
-
2002
- 2002-03-19 TW TW091105174A patent/TW536830B/zh not_active IP Right Cessation
- 2002-03-22 US US10/104,357 patent/US6919933B2/en not_active Expired - Lifetime
- 2002-03-29 KR KR1020020017220A patent/KR100861519B1/ko active IP Right Grant
-
2005
- 2005-06-16 US US11/154,446 patent/US20050231657A1/en not_active Abandoned
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0917863A (ja) * | 1995-06-29 | 1997-01-17 | Rohm Co Ltd | 半導体装置および半導体装置の配線方法 |
| JPH1197705A (ja) * | 1997-09-23 | 1999-04-09 | Semiconductor Energy Lab Co Ltd | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
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