JP2000187245A - アクティブマトリクス基板及びその製造方法 - Google Patents
アクティブマトリクス基板及びその製造方法Info
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Abstract
(57)【要約】
【課題】 高開口率のアクティブマトリクス基板及びそ
のための製造工程の増加を抑えた製造方法を実現する。 【解決手段】 基板上に形成された複数のゲートバス配
線と、複数のソースバス配線と、ゲートバス配線とソー
スバス配線の交点にはゲート電極と、ソース領域、ドレ
イン領域、チャネル領域を有する半導体層とを備えた複
数の薄膜トランジスタと、付加容量共通配線と、画素電
極とを備えたアクティブマトリクス基板であって、前記
ゲート電極は金属もしくは低抵抗の半導体材料によって
形成され、前記ゲートバス配線及び前記付加容量共通配
線は、透光性の導電膜によって形成されることを特徴と
する。
のための製造工程の増加を抑えた製造方法を実現する。 【解決手段】 基板上に形成された複数のゲートバス配
線と、複数のソースバス配線と、ゲートバス配線とソー
スバス配線の交点にはゲート電極と、ソース領域、ドレ
イン領域、チャネル領域を有する半導体層とを備えた複
数の薄膜トランジスタと、付加容量共通配線と、画素電
極とを備えたアクティブマトリクス基板であって、前記
ゲート電極は金属もしくは低抵抗の半導体材料によって
形成され、前記ゲートバス配線及び前記付加容量共通配
線は、透光性の導電膜によって形成されることを特徴と
する。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置やＸ
線画像検出器等に用いられるアクティブマトリクス基板
に関するものであり、特に開口率を向上させたアクティ
ブマトリクス基板に関するものである。
線画像検出器等に用いられるアクティブマトリクス基板
に関するものであり、特に開口率を向上させたアクティ
ブマトリクス基板に関するものである。
【０００２】
【従来の技術】アクティブマトリクス基板を用いた液晶
表示装置の一例として、周辺駆動回路を基板上に形成し
た液晶表示装置の平面模式図を図１２に示す。ガラス基
板または石英基板１３１上にゲート駆動回路１３２、ソ
ース駆動回路１３３、及びＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ
Ｔｒａｎｓｉｓｔｏｒ）アレイ部１３４が形成されて
いる。ゲート駆動回路１３２は、シフトレジスタ及びバ
ッファから構成される。ソース駆動回路は、少なくとも
シフトレジスタ１３２ａと、バッファ１３２ｂと、ビデ
オライン１３８のサンプリングを行うアナログスイッチ
１３９とから構成される。ＴＦＴアレイ部１３４には、
ゲート駆動回路１３２から延びる多数の平行するゲート
バス配線１４２が配されている。ソース駆動回路１３３
からは多数のソースバス配線１４１がゲートバス配線１
４２に直交して配設されている。そしてゲートバス配線
１４２に平行して付加容量共通配線１４３が配設されて
いる。２本のゲートバス配線１４２、ソースバス配線１
４１、及び付加容量共通配線１４３に囲まれた矩形の領
域には、ＴＦＴ１３５、画素１３６、及び付加容量１３
７が設けられている。ＴＦＴ１３５のゲート電極は、ゲ
ートバス配線１４２に接続され、ソース電極はソースバ
ス配線１４１に接続されている。ＴＦＴ１３５のドレイ
ン電極に接続された画素電極と対向基板上の対向電極と
の間に液晶が封入され、画素１３６が構成されている。
また、付加容量共通配線１４３は対向電極と同じ電位の
電極に接続されている。
表示装置の一例として、周辺駆動回路を基板上に形成し
た液晶表示装置の平面模式図を図１２に示す。ガラス基
板または石英基板１３１上にゲート駆動回路１３２、ソ
ース駆動回路１３３、及びＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ
Ｔｒａｎｓｉｓｔｏｒ）アレイ部１３４が形成されて
いる。ゲート駆動回路１３２は、シフトレジスタ及びバ
ッファから構成される。ソース駆動回路は、少なくとも
シフトレジスタ１３２ａと、バッファ１３２ｂと、ビデ
オライン１３８のサンプリングを行うアナログスイッチ
１３９とから構成される。ＴＦＴアレイ部１３４には、
ゲート駆動回路１３２から延びる多数の平行するゲート
バス配線１４２が配されている。ソース駆動回路１３３
からは多数のソースバス配線１４１がゲートバス配線１
４２に直交して配設されている。そしてゲートバス配線
１４２に平行して付加容量共通配線１４３が配設されて
いる。２本のゲートバス配線１４２、ソースバス配線１
４１、及び付加容量共通配線１４３に囲まれた矩形の領
域には、ＴＦＴ１３５、画素１３６、及び付加容量１３
７が設けられている。ＴＦＴ１３５のゲート電極は、ゲ
ートバス配線１４２に接続され、ソース電極はソースバ
ス配線１４１に接続されている。ＴＦＴ１３５のドレイ
ン電極に接続された画素電極と対向基板上の対向電極と
の間に液晶が封入され、画素１３６が構成されている。
また、付加容量共通配線１４３は対向電極と同じ電位の
電極に接続されている。
【０００３】次に、図１６に従来例における画素のレイ
アウトパターンを示す。さらに、図１６のＡ−Ａにおけ
る断面構造を図１７に示す。図１６及び図１７を用いて
従来例を説明する。まず、絶縁基板１１０上に活性層と
なる多結晶シリコン薄膜１１１を４０ｎｍ〜８０ｎｍの
厚さで形成した。次に、スパッタリングもしくはＣＶＤ
法を用いて、ゲート絶縁膜を８０ｎｍ〜１５０ｎｍの厚
さで形成した。次に、多結晶シリコン薄膜１１１におい
て、後に付加容量を形成する付加容量部（図１６斜線部
分）に、レジストパターンを塗布、露光することによる
開口部を形成し、この部分にＰ+を１×１０15（ｃ
ｍ-2）の濃度でイオンを導入し、この部分の低抵抗化を
行った。このようにゲート電極形成前にイオンを導入し
ているのは、これをゲート電極及び付加容量共通電極形
成後に行うと電極があるために電極下方にイオンが導入
されないためである。
アウトパターンを示す。さらに、図１６のＡ−Ａにおけ
る断面構造を図１７に示す。図１６及び図１７を用いて
従来例を説明する。まず、絶縁基板１１０上に活性層と
なる多結晶シリコン薄膜１１１を４０ｎｍ〜８０ｎｍの
厚さで形成した。次に、スパッタリングもしくはＣＶＤ
法を用いて、ゲート絶縁膜を８０ｎｍ〜１５０ｎｍの厚
さで形成した。次に、多結晶シリコン薄膜１１１におい
て、後に付加容量を形成する付加容量部（図１６斜線部
分）に、レジストパターンを塗布、露光することによる
開口部を形成し、この部分にＰ+を１×１０15（ｃ
ｍ-2）の濃度でイオンを導入し、この部分の低抵抗化を
行った。このようにゲート電極形成前にイオンを導入し
ているのは、これをゲート電極及び付加容量共通電極形
成後に行うと電極があるために電極下方にイオンが導入
されないためである。
【０００４】次に、ゲート電極１１６及び付加容量上部
電極１１４を金属もしくは低抵抗の多結晶シリコンを用
いて所定の形状にパターニングを行った。次に、この薄
膜トランジスタの導電型を決定するために、ゲート電極
上方からＰ+を１×１０15（ｃｍ-2）の濃度でイオン注
入を行い、ゲート電極下部にチャンネル１１２を形成し
た。次に、ＳｉＯ2もしくはＳｉＮxを用いて、第１の層
間絶縁膜１１５を全面に形成後、コンタクトホール１１
８及び１１９の形成を行った。次に、ソースバス配線１
４１及びドレイン電極１２１をＡｌなどの低抵抗の金属
を用いて形成した。次に、第１の層間絶縁膜と同様にＳ
ｉＯ2もしくはＳｉＮxを用いて第２の層間絶縁膜１２４
を全面に形成後、コンタクトホール１２３の形成を行
い、次いでＩＴＯ（Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄ
ｅ、以下ＩＴＯとする）などの透明導電膜を用いて画素
電極１２５の形成を行った。電極１２０及び１２１にＡ
ｌを使用した場合には、電極１２１と画素電極１２５と
のオーミックコンタクトをとるためにバリアメタルが、
Ｔｉ、Ｔｉｗ、Ｍｏ、ＭｏＳｉ等を用いて形成される。
画素ＴＦＴのオフ電流を低減するために画素ＴＦＴを、
活性層におけるゲート電極近傍にソースドレインと同一
導電型の低濃度不純物領域もしくはノンドープ領域を設
けた構造としてもよい。
電極１１４を金属もしくは低抵抗の多結晶シリコンを用
いて所定の形状にパターニングを行った。次に、この薄
膜トランジスタの導電型を決定するために、ゲート電極
上方からＰ+を１×１０15（ｃｍ-2）の濃度でイオン注
入を行い、ゲート電極下部にチャンネル１１２を形成し
た。次に、ＳｉＯ2もしくはＳｉＮxを用いて、第１の層
間絶縁膜１１５を全面に形成後、コンタクトホール１１
８及び１１９の形成を行った。次に、ソースバス配線１
４１及びドレイン電極１２１をＡｌなどの低抵抗の金属
を用いて形成した。次に、第１の層間絶縁膜と同様にＳ
ｉＯ2もしくはＳｉＮxを用いて第２の層間絶縁膜１２４
を全面に形成後、コンタクトホール１２３の形成を行
い、次いでＩＴＯ（Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄ
ｅ、以下ＩＴＯとする）などの透明導電膜を用いて画素
電極１２５の形成を行った。電極１２０及び１２１にＡ
ｌを使用した場合には、電極１２１と画素電極１２５と
のオーミックコンタクトをとるためにバリアメタルが、
Ｔｉ、Ｔｉｗ、Ｍｏ、ＭｏＳｉ等を用いて形成される。
画素ＴＦＴのオフ電流を低減するために画素ＴＦＴを、
活性層におけるゲート電極近傍にソースドレインと同一
導電型の低濃度不純物領域もしくはノンドープ領域を設
けた構造としてもよい。
【０００５】
【発明が解決しようとする課題】従来例のアクティブマ
トリクス基板においては、付加容量共通配線及び付加容
量部は非透光性材料によって形成されているので、これ
らは開口率低下の一因となる。特に、高精細のアクティ
ブマトリクス基板においては画素ピッチが１００μｍ以
下、さらには５０μｍ以下となることもあり、このよう
な狭い領域内にゲートバス配線、ソースバス配線、付加
容量、薄膜トランジスタを作り込む必要があり、これら
は通常光を通さないので開口率を向上させるのが困難と
なる。
トリクス基板においては、付加容量共通配線及び付加容
量部は非透光性材料によって形成されているので、これ
らは開口率低下の一因となる。特に、高精細のアクティ
ブマトリクス基板においては画素ピッチが１００μｍ以
下、さらには５０μｍ以下となることもあり、このよう
な狭い領域内にゲートバス配線、ソースバス配線、付加
容量、薄膜トランジスタを作り込む必要があり、これら
は通常光を通さないので開口率を向上させるのが困難と
なる。
【０００６】本発明は、このような問題点を解決するた
めのものであり、開口率の高いアクティブマトリクス基
板に関するものである。
めのものであり、開口率の高いアクティブマトリクス基
板に関するものである。
【０００７】
【課題を解決するための手段】請求項１記載のアクティ
ブマトリクス基板によれば、基板上に形成された複数の
ゲートバス配線と、複数のソースバス配線と、ゲートバ
ス配線とソースバス配線の交点にはゲート電極と、ソー
ス領域、ドレイン領域、チャネル領域を有する半導体層
を備えた複数の薄膜トランジスタと、付加容量共通配線
と、画素電極とを備えたアクティブマトリクス基板であ
って、前記付加容量共通配線と前記ドレイン領域の延在
部との間に付加容量が形成され、前記ゲート絶縁膜を前
記付加容量を形成するための絶縁膜とし、かつ前記付加
容量共通配線は透光性の導電膜によって形成される事を
特徴とする。
ブマトリクス基板によれば、基板上に形成された複数の
ゲートバス配線と、複数のソースバス配線と、ゲートバ
ス配線とソースバス配線の交点にはゲート電極と、ソー
ス領域、ドレイン領域、チャネル領域を有する半導体層
を備えた複数の薄膜トランジスタと、付加容量共通配線
と、画素電極とを備えたアクティブマトリクス基板であ
って、前記付加容量共通配線と前記ドレイン領域の延在
部との間に付加容量が形成され、前記ゲート絶縁膜を前
記付加容量を形成するための絶縁膜とし、かつ前記付加
容量共通配線は透光性の導電膜によって形成される事を
特徴とする。
【０００８】請求項２記載のアクティブマトリクス基板
によれば、前記付加容量共通配線はＩＴＯによって形成
されている事を特徴とする。
によれば、前記付加容量共通配線はＩＴＯによって形成
されている事を特徴とする。
【０００９】請求項３記載のアクティブマトリクス基板
によれば、前記付加容量共通配線は薄膜の半導体材料に
よって形成されている事を特徴とする。
によれば、前記付加容量共通配線は薄膜の半導体材料に
よって形成されている事を特徴とする。
【００１０】請求項４記載のアクティブマトリクス基板
によれば、前記半導体層における前記ドレイン領域の厚
みは５〜４０ｎｍである。
によれば、前記半導体層における前記ドレイン領域の厚
みは５〜４０ｎｍである。
【００１１】請求項５記載のアクティブマトリクス基板
によれば、基板上に形成された複数のゲートバス配線
と、複数のソースバス配線と、ゲートバス配線とソース
バス配線の交点にはゲート電極と、ソース領域、ドレイ
ン領域、チャネル領域を有する半導体層を備えた複数の
薄膜トランジスタと、付加容量共通配線と、画素電極と
を備えたアクティブマトリクス基板であって、前記ゲー
ト電極は金属もしくは不純物がドープされた半導体によ
って形成され、前記ゲートバス配線及び前記付加容量共
通配線は、透光性の導電膜によって形成されることを特
徴とする。
によれば、基板上に形成された複数のゲートバス配線
と、複数のソースバス配線と、ゲートバス配線とソース
バス配線の交点にはゲート電極と、ソース領域、ドレイ
ン領域、チャネル領域を有する半導体層を備えた複数の
薄膜トランジスタと、付加容量共通配線と、画素電極と
を備えたアクティブマトリクス基板であって、前記ゲー
ト電極は金属もしくは不純物がドープされた半導体によ
って形成され、前記ゲートバス配線及び前記付加容量共
通配線は、透光性の導電膜によって形成されることを特
徴とする。
【００１２】請求項６記載のアクティブマトリクス基板
によれば、前記付加容量共通配線と前記画素電極との間
の絶縁膜は１層である。
によれば、前記付加容量共通配線と前記画素電極との間
の絶縁膜は１層である。
【００１３】請求項７記載のアクティブマトリクス基板
によれば、基板上に形成された複数のゲートバス配線
と、複数のソースバス配線と、ゲートバス配線とソース
バス配線の交点にはゲート電極と、ソース領域、ドレイ
ン領域、チャネル領域を有する半導体層を備えた複数の
薄膜トランジスタと、画素電極とを備えたアクティブマ
トリクス基板であって、前記ゲート電極は金属もしくは
不純物がドープされた半導体によって形成され、前記ゲ
ートバス配線は、透光性の導電膜によって形成され前記
画素電極との重なりを付加容量として利用したことを特
徴とする。
によれば、基板上に形成された複数のゲートバス配線
と、複数のソースバス配線と、ゲートバス配線とソース
バス配線の交点にはゲート電極と、ソース領域、ドレイ
ン領域、チャネル領域を有する半導体層を備えた複数の
薄膜トランジスタと、画素電極とを備えたアクティブマ
トリクス基板であって、前記ゲート電極は金属もしくは
不純物がドープされた半導体によって形成され、前記ゲ
ートバス配線は、透光性の導電膜によって形成され前記
画素電極との重なりを付加容量として利用したことを特
徴とする。
【００１４】請求項８記載のアクティブマトリクス基板
によれば、前記ゲート電極上部には絶縁膜が形成され、
前記ゲートバス配線は前記絶縁膜に形成されたコンタク
トホールを介して前記ゲート電極と接続されていること
を特徴とする。
によれば、前記ゲート電極上部には絶縁膜が形成され、
前記ゲートバス配線は前記絶縁膜に形成されたコンタク
トホールを介して前記ゲート電極と接続されていること
を特徴とする。
【００１５】請求項９記載のアクティブマトリクス基板
によれば、前記ゲートバス配線と前記画素電極との間の
絶縁膜は１層である。
によれば、前記ゲートバス配線と前記画素電極との間の
絶縁膜は１層である。
【００１６】請求項１０記載のアクティブマトリクス基
板によれば、基板上に配設された複数のゲートバス配線
と、複数のソースバス配線と、前記ゲートバス配線と前
記ソースバス配線の交差部には複数の薄膜トランジスタ
とを備え、前記薄膜トランジスタ上部に形成された層間
絶縁膜と、前記層間絶縁膜上部に形成された透光性の付
加容量共通配線と、前記付加容量共通配線上部に形成さ
れた付加容量用絶縁膜と、前記付加容量用絶縁膜上部に
形成された複数の画素電極と、を備えたアクティブマト
リクス基板であって、 前記付加容量共通配線は格子状
に形成されており、前記付加容量共通配線と前記ゲート
バス配線もしくはソースバス配線との交差部の幅は前記
画素電極と前記付加容量共通配線との重なり幅よりも小
さいことを特徴とする。
板によれば、基板上に配設された複数のゲートバス配線
と、複数のソースバス配線と、前記ゲートバス配線と前
記ソースバス配線の交差部には複数の薄膜トランジスタ
とを備え、前記薄膜トランジスタ上部に形成された層間
絶縁膜と、前記層間絶縁膜上部に形成された透光性の付
加容量共通配線と、前記付加容量共通配線上部に形成さ
れた付加容量用絶縁膜と、前記付加容量用絶縁膜上部に
形成された複数の画素電極と、を備えたアクティブマト
リクス基板であって、 前記付加容量共通配線は格子状
に形成されており、前記付加容量共通配線と前記ゲート
バス配線もしくはソースバス配線との交差部の幅は前記
画素電極と前記付加容量共通配線との重なり幅よりも小
さいことを特徴とする。
【００１７】請求項１１記載のアクティブマトリクス基
板によれば、前記付加容量共通配線は前記画素電極端部
に沿って形成されている。
板によれば、前記付加容量共通配線は前記画素電極端部
に沿って形成されている。
【００１８】請求項１２記載のアクティブマトリクス基
板の製造方法によれば、基板上に形成された複数のゲー
トバス配線と、複数のソースバス配線と、ゲートバス配
線とソースバス配線の交点にはゲート電極と、ソース領
域、ドレイン領域、チャネル領域を有する半導体層を備
えた複数の薄膜トランジスタと、付加容量共通配線と、
画素電極とを備えたアクティブマトリクス基板の製造方
法であって、基板上に半導体層を形成する工程と、ゲー
ト絶縁膜を形成する工程と、ゲート電極及びソースバス
配線を同時に形成する工程と、前記ゲート電極及びソー
スバス配線上部に第１の絶縁膜を形成する工程と、少な
くとも前記第１の絶縁膜に開口部を形成する工程と、前
記第１の絶縁膜上部にゲート電極と接続されたゲートバ
ス配線と付加容量共通配線を形成する工程と、前記ゲー
トバス配線と前記付加容量共通配線上部に第２の絶縁膜
を形成する工程と、前記第２の絶縁膜上部に前記付加容
量共通配線と少なくとも一部重なるように画素電極を形
成する工程と、を含むことを特徴とする。
板の製造方法によれば、基板上に形成された複数のゲー
トバス配線と、複数のソースバス配線と、ゲートバス配
線とソースバス配線の交点にはゲート電極と、ソース領
域、ドレイン領域、チャネル領域を有する半導体層を備
えた複数の薄膜トランジスタと、付加容量共通配線と、
画素電極とを備えたアクティブマトリクス基板の製造方
法であって、基板上に半導体層を形成する工程と、ゲー
ト絶縁膜を形成する工程と、ゲート電極及びソースバス
配線を同時に形成する工程と、前記ゲート電極及びソー
スバス配線上部に第１の絶縁膜を形成する工程と、少な
くとも前記第１の絶縁膜に開口部を形成する工程と、前
記第１の絶縁膜上部にゲート電極と接続されたゲートバ
ス配線と付加容量共通配線を形成する工程と、前記ゲー
トバス配線と前記付加容量共通配線上部に第２の絶縁膜
を形成する工程と、前記第２の絶縁膜上部に前記付加容
量共通配線と少なくとも一部重なるように画素電極を形
成する工程と、を含むことを特徴とする。
【００１９】請求項１３記載のアクティブマトリクス基
板の製造方法によれば、基板上に形成された複数のゲー
トバス配線と、複数のソースバス配線と、ゲートバス配
線とソースバス配線の交点にはゲート電極と、ソース領
域、ドレイン領域、チャネル領域を有する半導体層を備
えた複数の薄膜トランジスタと、画素電極とを備えたア
クティブマトリクス基板の製造方法であって、基板上に
半導体層を形成する工程と、ゲート絶縁膜を形成する工
程と、ゲート電極及びソースバス配線を同時に形成する
工程と、前記ゲート電極及びソースバス配線上部に第１
の絶縁膜を形成する工程と、少なくとも前記第１の絶縁
膜に開口部を形成する工程と、前記第１の絶縁膜上部に
ゲート電極と接続されたゲートバス配線を形成する工程
と、前記ゲートバス配線上部に第２の絶縁膜を形成する
工程と、前記第２の絶縁膜上部に前記ゲートバス配線と
少なくとも一部重なるように画素電極を形成する工程
と、を含むことを特徴とする。
板の製造方法によれば、基板上に形成された複数のゲー
トバス配線と、複数のソースバス配線と、ゲートバス配
線とソースバス配線の交点にはゲート電極と、ソース領
域、ドレイン領域、チャネル領域を有する半導体層を備
えた複数の薄膜トランジスタと、画素電極とを備えたア
クティブマトリクス基板の製造方法であって、基板上に
半導体層を形成する工程と、ゲート絶縁膜を形成する工
程と、ゲート電極及びソースバス配線を同時に形成する
工程と、前記ゲート電極及びソースバス配線上部に第１
の絶縁膜を形成する工程と、少なくとも前記第１の絶縁
膜に開口部を形成する工程と、前記第１の絶縁膜上部に
ゲート電極と接続されたゲートバス配線を形成する工程
と、前記ゲートバス配線上部に第２の絶縁膜を形成する
工程と、前記第２の絶縁膜上部に前記ゲートバス配線と
少なくとも一部重なるように画素電極を形成する工程
と、を含むことを特徴とする。
【００２０】請求項１４記載のアクティブマトリクス基
板の製造方法によれば、基板上に形成された複数のゲー
トバス配線と、複数のソースバス配線と、ゲートバス配
線とソースバス配線の交点にはゲート電極、ソース電
極、ドレイン電極、を備えた複数の薄膜トランジスタ
と、画素電極を備えたアクティブマトリクス基板の製造
方法であって、基板上にソース電極、ソースバス配線、
ドレイン電極を形成する工程と、半導体層を形成する工
程と、ゲート絶縁膜を形成する工程と、ゲート電極を形
成する工程と、前記ゲート電極及びソースバス配線上部
に上部に第１の絶縁膜を形成する工程と、少なくとも前
記第１の絶縁膜に開口部を形成する工程と、前記第１の
絶縁膜上部にゲート電極と接続されたゲートバス配線と
付加容量共通配線とを形成する工程と、前記ゲートバス
配線と付加容量共通配線上部に第２の絶縁膜を形成する
工程と、前記第２の絶縁膜上部に前記付加容量共通配線
と重なるように画素電極を形成する工程と、を含むこと
を特徴とする。
板の製造方法によれば、基板上に形成された複数のゲー
トバス配線と、複数のソースバス配線と、ゲートバス配
線とソースバス配線の交点にはゲート電極、ソース電
極、ドレイン電極、を備えた複数の薄膜トランジスタ
と、画素電極を備えたアクティブマトリクス基板の製造
方法であって、基板上にソース電極、ソースバス配線、
ドレイン電極を形成する工程と、半導体層を形成する工
程と、ゲート絶縁膜を形成する工程と、ゲート電極を形
成する工程と、前記ゲート電極及びソースバス配線上部
に上部に第１の絶縁膜を形成する工程と、少なくとも前
記第１の絶縁膜に開口部を形成する工程と、前記第１の
絶縁膜上部にゲート電極と接続されたゲートバス配線と
付加容量共通配線とを形成する工程と、前記ゲートバス
配線と付加容量共通配線上部に第２の絶縁膜を形成する
工程と、前記第２の絶縁膜上部に前記付加容量共通配線
と重なるように画素電極を形成する工程と、を含むこと
を特徴とする。
【００２１】請求項１５記載のアクティブマトリクス基
板の製造方法によれば、基板上に形成された複数のゲー
トバス配線と、複数のソースバス配線と、ゲートバス配
線とソースバス配線の交点にはゲート電極、ソース電
極、ドレイン電極、を備えた複数の薄膜トランジスタ
と、画素電極とを備えたアクティブマトリクス基板の製
造方法であって、基板上にソース電極、ソースバス配
線、ドレイン電極を形成する工程と、半導体層を形成す
る工程と、ゲート絶縁膜を形成する工程と、ゲート電極
を形成する工程と、前記ゲート電極及びソースバス配線
上部に第１の絶縁膜を形成する工程と、少なくとも前記
第１の絶縁膜に開口部を形成する工程と、前記第１の絶
縁膜上部にゲート電極と接続されたゲートバス配線を形
成する工程と、前記ゲートバス配線上部に第２の絶縁膜
を形成する工程と、前記第２の絶縁膜上部に前記ゲート
バス配線と重なるように画素電極を形成する工程と、を
含むことを特徴とする。
板の製造方法によれば、基板上に形成された複数のゲー
トバス配線と、複数のソースバス配線と、ゲートバス配
線とソースバス配線の交点にはゲート電極、ソース電
極、ドレイン電極、を備えた複数の薄膜トランジスタ
と、画素電極とを備えたアクティブマトリクス基板の製
造方法であって、基板上にソース電極、ソースバス配
線、ドレイン電極を形成する工程と、半導体層を形成す
る工程と、ゲート絶縁膜を形成する工程と、ゲート電極
を形成する工程と、前記ゲート電極及びソースバス配線
上部に第１の絶縁膜を形成する工程と、少なくとも前記
第１の絶縁膜に開口部を形成する工程と、前記第１の絶
縁膜上部にゲート電極と接続されたゲートバス配線を形
成する工程と、前記ゲートバス配線上部に第２の絶縁膜
を形成する工程と、前記第２の絶縁膜上部に前記ゲート
バス配線と重なるように画素電極を形成する工程と、を
含むことを特徴とする。
【００２２】請求項１６記載のアクティブマトリクス基
板の製造方法によれば、前記ゲート電極を形成する工程
は、前記ゲート絶縁膜を形成する工程よりも前の工程で
あることを特徴とする。
板の製造方法によれば、前記ゲート電極を形成する工程
は、前記ゲート絶縁膜を形成する工程よりも前の工程で
あることを特徴とする。
【００２３】以下、作用について説明を行う。
【００２４】請求項１記載のアクティブマトリクス基板
によれば、基板上に形成された複数のゲートバス配線
と、複数のソースバス配線と、ゲートバス配線とソース
バス配線の交点にはゲート電極と、ソース領域、ドレイ
ン領域、チャネル領域を有する半導体層を備えた複数の
薄膜トランジスタと、付加容量共通配線と、画素電極と
を備えたアクティブマトリクス基板であって、前記付加
容量共通配線と前記ドレイン領域の延在部との間に付加
容量が形成され、前記ゲート絶縁膜を前記付加容量を形
成するための絶縁膜とし、かつ前記付加容量共通配線は
透光性の導電膜によって形成される事を特徴とするの
で、従来、非透光性であった付加容量部及び付加容量共
通配線が透光性であり、開口率が飛躍的に向上する。ま
た、付加容量の上部電極をゲート電極以外の電極を使用
することで、付加容量の下部電極へ不純物を導入し、低
抵抗化を行うためのプロセスを必要とせず、ソースドレ
インへ不純物の導入をしたと同時に付加容量下部電極の
低抵抗化を行うことができるので、製造工程の増加を抑
えることができる。。また、このアクティブマトリクス
基板を表示装置等に用いた場合には開口率を向上させる
のが困難である高精細の表示装置であっても明るい表示
装置が実現する。
によれば、基板上に形成された複数のゲートバス配線
と、複数のソースバス配線と、ゲートバス配線とソース
バス配線の交点にはゲート電極と、ソース領域、ドレイ
ン領域、チャネル領域を有する半導体層を備えた複数の
薄膜トランジスタと、付加容量共通配線と、画素電極と
を備えたアクティブマトリクス基板であって、前記付加
容量共通配線と前記ドレイン領域の延在部との間に付加
容量が形成され、前記ゲート絶縁膜を前記付加容量を形
成するための絶縁膜とし、かつ前記付加容量共通配線は
透光性の導電膜によって形成される事を特徴とするの
で、従来、非透光性であった付加容量部及び付加容量共
通配線が透光性であり、開口率が飛躍的に向上する。ま
た、付加容量の上部電極をゲート電極以外の電極を使用
することで、付加容量の下部電極へ不純物を導入し、低
抵抗化を行うためのプロセスを必要とせず、ソースドレ
インへ不純物の導入をしたと同時に付加容量下部電極の
低抵抗化を行うことができるので、製造工程の増加を抑
えることができる。。また、このアクティブマトリクス
基板を表示装置等に用いた場合には開口率を向上させる
のが困難である高精細の表示装置であっても明るい表示
装置が実現する。
【００２５】請求項２記載のアクティブマトリクス基板
によれば、前記付加容量共通配線はＩＴＯによって形成
されている事を特徴とするので、ＩＴＯは透過率が高
く、明るいアクティブマトリクス基板が実現する。
によれば、前記付加容量共通配線はＩＴＯによって形成
されている事を特徴とするので、ＩＴＯは透過率が高
く、明るいアクティブマトリクス基板が実現する。
【００２６】請求項３記載のアクティブマトリクス基板
によれば、前記付加容量共通配線は薄膜の半導体材料に
よって形成されている事を特徴とするので、パターニン
グのためのエッチング工程等の製造プロセスを容易に行
うことができる。
によれば、前記付加容量共通配線は薄膜の半導体材料に
よって形成されている事を特徴とするので、パターニン
グのためのエッチング工程等の製造プロセスを容易に行
うことができる。
【００２７】請求項４記載のアクティブマトリクス基板
によれば、前記半導体層における前記ドレイン領域の厚
みは５〜４０ｎｍであるので、半導体層は透光し、この
半導体層の延在部も開口部として利用することができ
る。従って、明るいアクティブマトリクス基板を実現す
ることができる。
によれば、前記半導体層における前記ドレイン領域の厚
みは５〜４０ｎｍであるので、半導体層は透光し、この
半導体層の延在部も開口部として利用することができ
る。従って、明るいアクティブマトリクス基板を実現す
ることができる。
【００２８】請求項５記載のアクティブマトリクス基板
によれば、基板上に形成された複数のゲートバス配線
と、複数のソースバス配線と、ゲートバス配線とソース
バス配線の交点にはゲート電極と、ソース領域、ドレイ
ン領域、チャネル領域を有する半導体層を備えた複数の
薄膜トランジスタと、付加容量共通配線と、画素電極と
を備えたアクティブマトリクス基板であって、前記ゲー
ト電極は金属もしくは不純物がドープされた半導体によ
って形成され、前記ゲートバス配線及び前記付加容量共
通配線は、透光性の導電膜によって形成されることを特
徴とするので、従来、非透光性であった付加容量部、付
加容量共通配線、ゲートバス配線が透光性であり、開口
率が飛躍的に向上する。また、付加容量共通配線、ゲー
トバス配線は透光性であり、配線を太く形成しても開口
率の低下はない。従って、これらの配線を太く形成し、
配線に入力された信号の伝播遅延を防止することができ
る。また、ゲート電極を非透光性の材料を使用したとし
てもゲート電極の面積は小さいので大きな開口率の低下
がない。また、前記ゲート電極は金属もしくは不純物が
ドープされた半導体によって形成されるので、ゲートバ
ス配線を透光性の材料を使用し、このゲートバス配線に
接続して金属もしくは不純物がドープされた半導体によ
ってゲート電極を作成することにより、開口率を向上さ
せると同時に特性のよいトランジスタを作成することが
できる。
によれば、基板上に形成された複数のゲートバス配線
と、複数のソースバス配線と、ゲートバス配線とソース
バス配線の交点にはゲート電極と、ソース領域、ドレイ
ン領域、チャネル領域を有する半導体層を備えた複数の
薄膜トランジスタと、付加容量共通配線と、画素電極と
を備えたアクティブマトリクス基板であって、前記ゲー
ト電極は金属もしくは不純物がドープされた半導体によ
って形成され、前記ゲートバス配線及び前記付加容量共
通配線は、透光性の導電膜によって形成されることを特
徴とするので、従来、非透光性であった付加容量部、付
加容量共通配線、ゲートバス配線が透光性であり、開口
率が飛躍的に向上する。また、付加容量共通配線、ゲー
トバス配線は透光性であり、配線を太く形成しても開口
率の低下はない。従って、これらの配線を太く形成し、
配線に入力された信号の伝播遅延を防止することができ
る。また、ゲート電極を非透光性の材料を使用したとし
てもゲート電極の面積は小さいので大きな開口率の低下
がない。また、前記ゲート電極は金属もしくは不純物が
ドープされた半導体によって形成されるので、ゲートバ
ス配線を透光性の材料を使用し、このゲートバス配線に
接続して金属もしくは不純物がドープされた半導体によ
ってゲート電極を作成することにより、開口率を向上さ
せると同時に特性のよいトランジスタを作成することが
できる。
【００２９】請求項６記載のアクティブマトリクスによ
れば、前記付加容量共通配線と画素電極との間の絶縁膜
は１層であるので、付加容量部の絶縁膜は第２の層間絶
縁膜のみであり、薄いので単位面積当たりの容量値が大
きく効率よく付加容量を形成することができる。従っ
て、１画素のピッチが小さい高精細のパネルにおいても
映像信号を保持することができる付加容量を形成するこ
とができる。
れば、前記付加容量共通配線と画素電極との間の絶縁膜
は１層であるので、付加容量部の絶縁膜は第２の層間絶
縁膜のみであり、薄いので単位面積当たりの容量値が大
きく効率よく付加容量を形成することができる。従っ
て、１画素のピッチが小さい高精細のパネルにおいても
映像信号を保持することができる付加容量を形成するこ
とができる。
【００３０】請求項７記載のアクティブマトリクス基板
によれば、基板上に形成された複数のゲートバス配線
と、複数のソースバス配線と、ゲートバス配線とソース
バス配線の交点にはゲート電極と、ソース領域、ドレイ
ン領域、チャネル領域を有する半導体層を備えた複数の
薄膜トランジスタと、画素電極とを備えたアクティブマ
トリクス基板であって、前記ゲート電極は金属もしくは
不純物がドープされた半導体によって形成され、前記ゲ
ートバス配線は、透光性の導電膜によって形成され、前
記画素電極との重なりを付加容量として利用したので、
従来、非透光性であった付加容量部、ゲートバス配線が
透光性であり、開口率が飛躍的に向上する。また、ゲー
トバス配線は透光性であり、配線を太く形成しても開口
率の低下はない。従って、ゲートバス配線を太く形成
し、入力された信号の伝播遅延を防止することができ
る。特に付加容量共通配線を形成していないので、ゲー
トバス配線をその分太く形成することができる。また、
ゲート電極を非透光性の材料を使用したとしてもゲート
電極の面積は小さいので大きな開口率の低下がない。ま
た、前記ゲート電極は金属もしくは不純物がドープされ
た半導体によって形成されるので、ゲートバス配線を透
光性の材料を使用し、このゲートバス配線に接続して金
属もしくは不純物がドープされた半導体によってゲート
電極を作成することにより、開口率を向上させると同時
に特性のよいトランジスタを作成することができる。
によれば、基板上に形成された複数のゲートバス配線
と、複数のソースバス配線と、ゲートバス配線とソース
バス配線の交点にはゲート電極と、ソース領域、ドレイ
ン領域、チャネル領域を有する半導体層を備えた複数の
薄膜トランジスタと、画素電極とを備えたアクティブマ
トリクス基板であって、前記ゲート電極は金属もしくは
不純物がドープされた半導体によって形成され、前記ゲ
ートバス配線は、透光性の導電膜によって形成され、前
記画素電極との重なりを付加容量として利用したので、
従来、非透光性であった付加容量部、ゲートバス配線が
透光性であり、開口率が飛躍的に向上する。また、ゲー
トバス配線は透光性であり、配線を太く形成しても開口
率の低下はない。従って、ゲートバス配線を太く形成
し、入力された信号の伝播遅延を防止することができ
る。特に付加容量共通配線を形成していないので、ゲー
トバス配線をその分太く形成することができる。また、
ゲート電極を非透光性の材料を使用したとしてもゲート
電極の面積は小さいので大きな開口率の低下がない。ま
た、前記ゲート電極は金属もしくは不純物がドープされ
た半導体によって形成されるので、ゲートバス配線を透
光性の材料を使用し、このゲートバス配線に接続して金
属もしくは不純物がドープされた半導体によってゲート
電極を作成することにより、開口率を向上させると同時
に特性のよいトランジスタを作成することができる。
【００３１】請求項８記載のアクティブマトリクスによ
れば、前記ゲート電極上部には絶縁膜が形成され、前記
ゲートバス配線は前記絶縁膜に形成されたコンタクトホ
ールを介して前記ゲート電極と接続されているので、ゲ
ート電極材料と画素電極との間の絶縁膜の膜厚よりもゲ
ートバス配線と画素電極との間の絶縁膜の膜厚が薄くな
り、単位面積当たりの容量値が大きく効率よく付加容量
を形成することができる。従って、１画素のピッチが小
さい高精細のパネルにおいても映像信号を保持すること
ができる付加容量を形成することができる。
れば、前記ゲート電極上部には絶縁膜が形成され、前記
ゲートバス配線は前記絶縁膜に形成されたコンタクトホ
ールを介して前記ゲート電極と接続されているので、ゲ
ート電極材料と画素電極との間の絶縁膜の膜厚よりもゲ
ートバス配線と画素電極との間の絶縁膜の膜厚が薄くな
り、単位面積当たりの容量値が大きく効率よく付加容量
を形成することができる。従って、１画素のピッチが小
さい高精細のパネルにおいても映像信号を保持すること
ができる付加容量を形成することができる。
【００３２】請求項９記載のアクティブマトリクスによ
れば、前記付加容量共通配線と画素電極との間の絶縁膜
は１層であるので、付加容量部の絶縁膜は第２の層間絶
縁膜のみであり、薄いので単位面積当たりの容量値が大
きく効率よく付加容量を形成することができる。
れば、前記付加容量共通配線と画素電極との間の絶縁膜
は１層であるので、付加容量部の絶縁膜は第２の層間絶
縁膜のみであり、薄いので単位面積当たりの容量値が大
きく効率よく付加容量を形成することができる。
【００３３】請求項１０記載のアクティブマトリクス基
板によれば、基板上に配設された複数のゲートバス配線
と、複数のソースバス配線と、前記ゲートバス配線と前
記ソースバス配線の交差部には複数の薄膜トランジスタ
とを備え、前記薄膜トランジスタ上部に形成された層間
絶縁膜と、前記層間絶縁膜上部に形成された透光性の付
加容量共通配線と、前記付加容量共通配線上部に形成さ
れた付加容量用絶縁膜と、前記付加容量用絶縁膜上部に
形成された複数の画素電極と、を備えたアクティブマト
リクス基板であって、前記付加容量共通配線は格子状に
形成されており、前記付加容量共通配線と前記ゲートバ
ス配線もしくはソースバス配線との交差部の幅は前記画
素電極と前記付加容量共通配線との重なり幅よりも小さ
いので、付加容量共通配線に抵抗の高いＩＴＯ等の透明
導電膜を使用したとしても格子状とすることで低抵抗化
ができ、かつ配線との容量を小さくすることで付加容量
共通配線に入力された信号の伝搬遅延を防止することが
できる。また、付加容量部は光を透過するので、明るい
アクティブマトリクス基板が実現する。
板によれば、基板上に配設された複数のゲートバス配線
と、複数のソースバス配線と、前記ゲートバス配線と前
記ソースバス配線の交差部には複数の薄膜トランジスタ
とを備え、前記薄膜トランジスタ上部に形成された層間
絶縁膜と、前記層間絶縁膜上部に形成された透光性の付
加容量共通配線と、前記付加容量共通配線上部に形成さ
れた付加容量用絶縁膜と、前記付加容量用絶縁膜上部に
形成された複数の画素電極と、を備えたアクティブマト
リクス基板であって、前記付加容量共通配線は格子状に
形成されており、前記付加容量共通配線と前記ゲートバ
ス配線もしくはソースバス配線との交差部の幅は前記画
素電極と前記付加容量共通配線との重なり幅よりも小さ
いので、付加容量共通配線に抵抗の高いＩＴＯ等の透明
導電膜を使用したとしても格子状とすることで低抵抗化
ができ、かつ配線との容量を小さくすることで付加容量
共通配線に入力された信号の伝搬遅延を防止することが
できる。また、付加容量部は光を透過するので、明るい
アクティブマトリクス基板が実現する。
【００３４】請求項１１記載のアクティブマトリクス基
板によれば、前記付加容量共通配線は前記画素電極端部
に沿って形成されているので、付加容量共通配線のパタ
ーンを画素電極とほぼ同様の形状とし、画素電極とのオ
ーバーラップを大きくすることによって画素電極が小さ
くなった場合であっても映像信号を保持するための十分
な付加容量を形成することができる。また、光が透過す
る開口部において付加容量共通配線による段差が発生し
ないので、開口部はほぼ平坦面となり、このアクティブ
マトリクス基板を液晶表示装置に用いた場合には画素電
極上部に形成した配向膜のラビングによる配向処理が確
実に行え、表示品位が向上する。
板によれば、前記付加容量共通配線は前記画素電極端部
に沿って形成されているので、付加容量共通配線のパタ
ーンを画素電極とほぼ同様の形状とし、画素電極とのオ
ーバーラップを大きくすることによって画素電極が小さ
くなった場合であっても映像信号を保持するための十分
な付加容量を形成することができる。また、光が透過す
る開口部において付加容量共通配線による段差が発生し
ないので、開口部はほぼ平坦面となり、このアクティブ
マトリクス基板を液晶表示装置に用いた場合には画素電
極上部に形成した配向膜のラビングによる配向処理が確
実に行え、表示品位が向上する。
【００３５】請求項１２記載のアクティブマトリクス基
板の製造方法によれば、基板上に形成された複数のゲー
トバス配線と、複数のソースバス配線と、ゲートバス配
線とソースバス配線の交点にはゲート電極と、ソース領
域、ドレイン領域、チャネル領域を有する半導体層を備
えた複数の薄膜トランジスタと、付加容量共通配線と、
画素電極とを備えたアクティブマトリクス基板の製造方
法であって、基板上に半導体層を形成する工程と、ゲー
ト絶縁膜を形成する工程と、ゲート電極及びソースバス
配線を同時に形成する工程と、それら上部に第１の絶縁
膜を形成する工程と、それら上部にゲート電極と接続さ
れたゲートバス配線と付加容量共通配線を形成する工程
と、その上部に第２の絶縁膜を形成する工程と、その上
部に前記付加容量共通配線と少なくとも一部重なるよう
に画素電極を形成する工程と、を含むので、金属もしく
は不純物がドープされた半導体によって形成されたゲー
ト電極をソースバス配線と同時に行っているので新たな
工程が発生しない。また、付加容量共通配線と画素電極
との間で付加容量を形成しているが、付加容量部の絶縁
膜は第２の層間絶縁膜の１層のみであり、薄いので効率
よく付加容量を形成することができる。
板の製造方法によれば、基板上に形成された複数のゲー
トバス配線と、複数のソースバス配線と、ゲートバス配
線とソースバス配線の交点にはゲート電極と、ソース領
域、ドレイン領域、チャネル領域を有する半導体層を備
えた複数の薄膜トランジスタと、付加容量共通配線と、
画素電極とを備えたアクティブマトリクス基板の製造方
法であって、基板上に半導体層を形成する工程と、ゲー
ト絶縁膜を形成する工程と、ゲート電極及びソースバス
配線を同時に形成する工程と、それら上部に第１の絶縁
膜を形成する工程と、それら上部にゲート電極と接続さ
れたゲートバス配線と付加容量共通配線を形成する工程
と、その上部に第２の絶縁膜を形成する工程と、その上
部に前記付加容量共通配線と少なくとも一部重なるよう
に画素電極を形成する工程と、を含むので、金属もしく
は不純物がドープされた半導体によって形成されたゲー
ト電極をソースバス配線と同時に行っているので新たな
工程が発生しない。また、付加容量共通配線と画素電極
との間で付加容量を形成しているが、付加容量部の絶縁
膜は第２の層間絶縁膜の１層のみであり、薄いので効率
よく付加容量を形成することができる。
【００３６】請求項１３記載のアクティブマトリクス基
板の製造方法によれば、基板上に形成された複数のゲー
トバス配線と、複数のソースバス配線と、ゲートバス配
線とソースバス配線の交点にはゲート電極と、ソース領
域、ドレイン領域、チャネル領域を有する半導体層とを
備えた複数の薄膜トランジスタと、画素電極とを備えた
アクティブマトリクス基板の製造方法であって、基板上
に半導体層を形成する工程と、ゲート絶縁膜を形成する
工程と、ゲート電極及びソースバス配線を同時に形成す
る工程と、それら上部に第１の絶縁膜を形成する工程
と、それら上部にゲート電極と接続されたゲートバス配
線を形成する工程と、その上部に第２の絶縁膜を形成す
る工程と、その上部に前記ゲートバス配線と少なくとも
一部重なるように画素電極を形成する工程と、を含むの
で、金属もしくは不純物がドープされた半導体によって
形成されたゲート電極をソースバス配線と同時に行って
いるので新たな工程が発生しない。また、ゲートバス配
線と画素電極との間で付加容量を形成しているが、付加
容量部の絶縁膜は第２の層間絶縁膜の１層のみであり、
薄いので効率よく付加容量を形成することができる。
板の製造方法によれば、基板上に形成された複数のゲー
トバス配線と、複数のソースバス配線と、ゲートバス配
線とソースバス配線の交点にはゲート電極と、ソース領
域、ドレイン領域、チャネル領域を有する半導体層とを
備えた複数の薄膜トランジスタと、画素電極とを備えた
アクティブマトリクス基板の製造方法であって、基板上
に半導体層を形成する工程と、ゲート絶縁膜を形成する
工程と、ゲート電極及びソースバス配線を同時に形成す
る工程と、それら上部に第１の絶縁膜を形成する工程
と、それら上部にゲート電極と接続されたゲートバス配
線を形成する工程と、その上部に第２の絶縁膜を形成す
る工程と、その上部に前記ゲートバス配線と少なくとも
一部重なるように画素電極を形成する工程と、を含むの
で、金属もしくは不純物がドープされた半導体によって
形成されたゲート電極をソースバス配線と同時に行って
いるので新たな工程が発生しない。また、ゲートバス配
線と画素電極との間で付加容量を形成しているが、付加
容量部の絶縁膜は第２の層間絶縁膜の１層のみであり、
薄いので効率よく付加容量を形成することができる。
【００３７】請求項１４記載のアクティブマトリクス基
板の製造方法によれば、基板上に形成された複数のゲー
トバス配線と、複数のソースバス配線と、ゲートバス配
線とソースバス配線の交点にはゲート電極、ソース電
極、ドレイン電極、を備えた複数の薄膜トランジスタ
と、画素電極とを備えたアクティブマトリクス基板の製
造方法であって、基板上にソース電極、ソースバス配
線、ドレイン電極を形成する工程と、半導体層を形成す
る工程と、ゲート絶縁膜を形成する工程と、ゲート電極
を形成する工程と、それら上部に第１の絶縁膜を形成す
る工程と、それら上部にゲート電極と接続されたゲート
バス配線と付加容量共通配線とを形成する工程と、その
上部に第２の絶縁膜を形成する工程と、その上部に前記
付加容量共通配線と重なるように画素電極を形成する工
程と、を含むので、ゲートバス配線と付加容量共通配線
とを同時に形成しているので工程の増加を抑えることが
できる。また、付加容量共通配線と画素電極との間で付
加容量を形成しているが、付加容量部の絶縁膜は第２の
層間絶縁膜の１層のみであり、薄いので効率よく付加容
量を形成することができる。
板の製造方法によれば、基板上に形成された複数のゲー
トバス配線と、複数のソースバス配線と、ゲートバス配
線とソースバス配線の交点にはゲート電極、ソース電
極、ドレイン電極、を備えた複数の薄膜トランジスタ
と、画素電極とを備えたアクティブマトリクス基板の製
造方法であって、基板上にソース電極、ソースバス配
線、ドレイン電極を形成する工程と、半導体層を形成す
る工程と、ゲート絶縁膜を形成する工程と、ゲート電極
を形成する工程と、それら上部に第１の絶縁膜を形成す
る工程と、それら上部にゲート電極と接続されたゲート
バス配線と付加容量共通配線とを形成する工程と、その
上部に第２の絶縁膜を形成する工程と、その上部に前記
付加容量共通配線と重なるように画素電極を形成する工
程と、を含むので、ゲートバス配線と付加容量共通配線
とを同時に形成しているので工程の増加を抑えることが
できる。また、付加容量共通配線と画素電極との間で付
加容量を形成しているが、付加容量部の絶縁膜は第２の
層間絶縁膜の１層のみであり、薄いので効率よく付加容
量を形成することができる。
【００３８】請求項１５記載のアクティブマトリクス基
板の製造方法によれば、基板上に形成された複数のゲー
トバス配線と、複数のソースバス配線と、ゲートバス配
線とソースバス配線の交点にはゲート電極、ソース電
極、ドレイン電極、を備えた複数の薄膜トランジスタ
と、画素電極とを備えたアクティブマトリクス基板の製
造方法であって、基板上にソース電極、ソースバス配
線、ドレイン電極を形成する工程と、半導体層を形成す
る工程と、ゲート絶縁膜を形成する工程と、ゲート電極
を形成する工程と、それら上部に第１の絶縁膜を形成す
る工程と、それら上部にゲート電極と接続されたゲート
バス配線を形成する工程と、その上部に第２の絶縁膜を
形成する工程と、その上部に前記ゲートバス配線と重な
るように画素電極を形成する工程と、を含むので、ゲー
トバス配線の形成と同時に付加容量部の下部電極を形成
することとなり、工程の増加を抑えることができる。ま
た、ゲートバス配線と画素電極との間で付加容量を形成
しているが、付加容量部の絶縁膜は第２の層間絶縁膜の
１層のみであり、薄いので効率よく付加容量を形成する
ことができる。
板の製造方法によれば、基板上に形成された複数のゲー
トバス配線と、複数のソースバス配線と、ゲートバス配
線とソースバス配線の交点にはゲート電極、ソース電
極、ドレイン電極、を備えた複数の薄膜トランジスタ
と、画素電極とを備えたアクティブマトリクス基板の製
造方法であって、基板上にソース電極、ソースバス配
線、ドレイン電極を形成する工程と、半導体層を形成す
る工程と、ゲート絶縁膜を形成する工程と、ゲート電極
を形成する工程と、それら上部に第１の絶縁膜を形成す
る工程と、それら上部にゲート電極と接続されたゲート
バス配線を形成する工程と、その上部に第２の絶縁膜を
形成する工程と、その上部に前記ゲートバス配線と重な
るように画素電極を形成する工程と、を含むので、ゲー
トバス配線の形成と同時に付加容量部の下部電極を形成
することとなり、工程の増加を抑えることができる。ま
た、ゲートバス配線と画素電極との間で付加容量を形成
しているが、付加容量部の絶縁膜は第２の層間絶縁膜の
１層のみであり、薄いので効率よく付加容量を形成する
ことができる。
【００３９】請求項１６記載のアクティブマトリクス基
板の製造方法によれば、前記ゲート電極を形成する工程
は、前記ゲート絶縁膜を形成する工程よりも前の工程で
あるので、ゲート絶縁膜として陽極酸化法を利用した絶
縁膜が使用でき、容易に特性のよいトランジスタを作成
することができる。
板の製造方法によれば、前記ゲート電極を形成する工程
は、前記ゲート絶縁膜を形成する工程よりも前の工程で
あるので、ゲート絶縁膜として陽極酸化法を利用した絶
縁膜が使用でき、容易に特性のよいトランジスタを作成
することができる。
【００４０】
【発明の実施の形態】（実施の形態１）図１に本発明の
実施例１における画素１個分のレイアウト図を図２に図
１におけるＡ−Ａの断面図を示す。図１及び図２に従っ
て、本発明を説明する。本実施形態におけるレイアウト
図としては従来例とほぼ同様である。
実施例１における画素１個分のレイアウト図を図２に図
１におけるＡ−Ａの断面図を示す。図１及び図２に従っ
て、本発明を説明する。本実施形態におけるレイアウト
図としては従来例とほぼ同様である。
【００４１】従来例と同様に絶縁基板１０上に活性層と
なる多結晶シリコン薄膜１１を５ｎｍ〜４０ｎｍの厚さ
で形成した。このような厚みであれば、ＴＦＴのオンオ
フ特性もよく、かつ光も透過する。
なる多結晶シリコン薄膜１１を５ｎｍ〜４０ｎｍの厚さ
で形成した。このような厚みであれば、ＴＦＴのオンオ
フ特性もよく、かつ光も透過する。
【００４２】次に、スパッタリングもしくはＣＶＤ法を
用いて、ゲート絶縁膜１３をＳｉＯ2もしくはＳｉＮxに
より８０ｎｍの厚さで形成した。
用いて、ゲート絶縁膜１３をＳｉＯ2もしくはＳｉＮxに
より８０ｎｍの厚さで形成した。
【００４３】次に、ゲート電極及びゲートバス配線１６
をＡｌもしくは多結晶シリコンを用い、フォトリソグラ
フィー法によるパターニングを行った。次に、この薄膜
トランジスタの導電型を決定するために、ゲート電極を
マスクとして、Ｐ+を１×１０15（ｃｍ-2）の濃度でイ
オンを導入し、活性層にノンドープのチャンネル部１２
を形成し、チャンネル部以外の領域は高濃度の不純物領
域とした。このように付加容量の上部電極の形成前に不
純物を導入することにより、ソースドレインの低抵抗化
と同時に付加容量の下部電極の低抵抗化を行なうことが
できる。
をＡｌもしくは多結晶シリコンを用い、フォトリソグラ
フィー法によるパターニングを行った。次に、この薄膜
トランジスタの導電型を決定するために、ゲート電極を
マスクとして、Ｐ+を１×１０15（ｃｍ-2）の濃度でイ
オンを導入し、活性層にノンドープのチャンネル部１２
を形成し、チャンネル部以外の領域は高濃度の不純物領
域とした。このように付加容量の上部電極の形成前に不
純物を導入することにより、ソースドレインの低抵抗化
と同時に付加容量の下部電極の低抵抗化を行なうことが
できる。
【００４４】次に、付加容量部の上部電極となる付加容
量共通配線１４をＩＴＯを用い、ウエットエッチング法
によるパターニングを行って形成した。このように付加
容量部は、厚みの薄い多結晶シリコン薄膜と透明導電膜
によって形成されているので、付加容量部（斜線部）は
光を透過し、開口部として機能する。また、付加容量共
通配線も透光性の導電膜を使用しているので、この配線
部も開口部として機能し、開口率は飛躍的に向上する。
特に透明導電膜としてＩＴＯを用いることにより付加容
量部の透過率を高くすることができる。
量共通配線１４をＩＴＯを用い、ウエットエッチング法
によるパターニングを行って形成した。このように付加
容量部は、厚みの薄い多結晶シリコン薄膜と透明導電膜
によって形成されているので、付加容量部（斜線部）は
光を透過し、開口部として機能する。また、付加容量共
通配線も透光性の導電膜を使用しているので、この配線
部も開口部として機能し、開口率は飛躍的に向上する。
特に透明導電膜としてＩＴＯを用いることにより付加容
量部の透過率を高くすることができる。
【００４５】次に、第１の層間絶縁膜１５を全面に形成
後、エッチングを行ってコンタクトホール１８及び１９
の形成を行った。次に、ソースバス配線２０及びドレイ
ン電極２１をＡｌなどの低抵抗の金属を用い、パターニ
ングを行って形成した。次に、第２の層間絶縁膜２４を
全面に形成した。
後、エッチングを行ってコンタクトホール１８及び１９
の形成を行った。次に、ソースバス配線２０及びドレイ
ン電極２１をＡｌなどの低抵抗の金属を用い、パターニ
ングを行って形成した。次に、第２の層間絶縁膜２４を
全面に形成した。
【００４６】次に、第２の層間絶縁膜２４にエッチング
を行って開口部２３を形成し、画素電極２５のパターニ
ングを行った。
を行って開口部２３を形成し、画素電極２５のパターニ
ングを行った。
【００４７】本実施形態によれば、付加容量部は透光性
であり、付加容量共通配線も透光性の材料を使用してい
るので開口率が大きく明るいアクティブマトリクス基板
が実現した。
であり、付加容量共通配線も透光性の材料を使用してい
るので開口率が大きく明るいアクティブマトリクス基板
が実現した。
【００４８】なお、本実施形態においては付加容量共通
配線としてＩＴＯを使用したが、これに限るものではな
く例えば付加容量下部電極と同様に光が透過する５〜４
０ｎｍの厚みの半導体材料を使用してもよい。半導体材
料を用いることにより、ＩＴＯよりもパターニングのた
めのエッチング工程にドライエッチング法を使用するこ
とができ、製造プロセスを容易に行い、薄膜トランジス
タへのダメージを低減することができる。
配線としてＩＴＯを使用したが、これに限るものではな
く例えば付加容量下部電極と同様に光が透過する５〜４
０ｎｍの厚みの半導体材料を使用してもよい。半導体材
料を用いることにより、ＩＴＯよりもパターニングのた
めのエッチング工程にドライエッチング法を使用するこ
とができ、製造プロセスを容易に行い、薄膜トランジス
タへのダメージを低減することができる。
【００４９】本実施形態においては、付加容量共通配線
に透光性の材料を使用しているので、この配線を太く形
成したとしても開口率が低下することはなく、付加容量
共通配線の伝播遅延を防止することができる。
に透光性の材料を使用しているので、この配線を太く形
成したとしても開口率が低下することはなく、付加容量
共通配線の伝播遅延を防止することができる。
【００５０】（実施の形態２）図３に本発明の実施形態
２における画素１個分のレイアウト図を図５に図３にお
けるＡ−Ａの断面図を、図６に図３におけるＢ−Ｂの断
面図を示す。図３、図５、図６に従って、本発明を説明
する。
２における画素１個分のレイアウト図を図５に図３にお
けるＡ−Ａの断面図を、図６に図３におけるＢ−Ｂの断
面図を示す。図３、図５、図６に従って、本発明を説明
する。
【００５１】まず、従来例と同様に絶縁基板１０上に活
性層となる多結晶シリコン薄膜１１を５ｎｍ〜８０ｎｍ
の厚さで形成した。
性層となる多結晶シリコン薄膜１１を５ｎｍ〜８０ｎｍ
の厚さで形成した。
【００５２】次に、スパッタリングもしくはＣＶＤ法を
用いて、ゲート絶縁膜１３をＳｉＯ2もしくはＳｉＮxに
より８０ｎｍの厚さで形成した。
用いて、ゲート絶縁膜１３をＳｉＯ2もしくはＳｉＮxに
より８０ｎｍの厚さで形成した。
【００５３】次に、この薄膜トランジスタの導電型を決
定するために、チャネル部を覆うレジストパターンを形
成し、このレジストパターンをマスクとして、Ｐ+を１
×１０15（ｃｍ-2）の濃度で導入し、活性層にノンドー
プのチャンネル部１２を形成し、チャンネル部以外の領
域は高濃度の不純物領域とした。次に、ゲート絶縁膜１
３にコンタクトホール３８、３９を形成した。次に、ゲ
ート電極１６を形成すると同時に開口部３８を覆ってソ
ースバス配線２０、コンタクトホール３９を覆ってドレ
イン電極２１をＡｌもしくは多結晶シリコンを用いて形
成した。
定するために、チャネル部を覆うレジストパターンを形
成し、このレジストパターンをマスクとして、Ｐ+を１
×１０15（ｃｍ-2）の濃度で導入し、活性層にノンドー
プのチャンネル部１２を形成し、チャンネル部以外の領
域は高濃度の不純物領域とした。次に、ゲート絶縁膜１
３にコンタクトホール３８、３９を形成した。次に、ゲ
ート電極１６を形成すると同時に開口部３８を覆ってソ
ースバス配線２０、コンタクトホール３９を覆ってドレ
イン電極２１をＡｌもしくは多結晶シリコンを用いて形
成した。
【００５４】次に、ＳｉＯ2や有機材料を用いて、第１
の層間絶縁膜１５を全面に形成後、ゲート電極１６と接
続するためのコンタクトホール４０（図６）を第１の層
間絶縁膜に形成した。
の層間絶縁膜１５を全面に形成後、ゲート電極１６と接
続するためのコンタクトホール４０（図６）を第１の層
間絶縁膜に形成した。
【００５５】次に、ゲート電極１６と電気的な接続を行
うようにゲートバス配線４５をＩＴＯを用いて形成し
た。ゲート電極１６とゲートバス配線４５との間にバリ
アメタルを形成してもよい。ゲートバス配線を形成する
と同時に付加容量の下部電極となる付加容量共通配線４
３をＩＴＯを用いて形成した。
うようにゲートバス配線４５をＩＴＯを用いて形成し
た。ゲート電極１６とゲートバス配線４５との間にバリ
アメタルを形成してもよい。ゲートバス配線を形成する
と同時に付加容量の下部電極となる付加容量共通配線４
３をＩＴＯを用いて形成した。
【００５６】次に、第２の層間絶縁膜２４をＳｉＮXを
用いて形成する。この第２の層間絶縁膜は付加容量を形
成するための絶縁膜となり、単位面積当たりの容量が大
きいＳｉＮxを使用したので付加容量を効率よく形成す
ることができる。
用いて形成する。この第２の層間絶縁膜は付加容量を形
成するための絶縁膜となり、単位面積当たりの容量が大
きいＳｉＮxを使用したので付加容量を効率よく形成す
ることができる。
【００５７】次に、第１の層間絶縁膜１５、第２の層間
絶縁膜２４にエッチングを行い、開口部４４を形成し、
ドレイン電極２１に電気的接続を行うように第２の層間
絶縁膜上部に画素電極２５を形成した。
絶縁膜２４にエッチングを行い、開口部４４を形成し、
ドレイン電極２１に電気的接続を行うように第２の層間
絶縁膜上部に画素電極２５を形成した。
【００５８】本実施形態によれば、付加容量部は透光性
であり、付加容量共通配線４３も透光性の材料を使用し
ているので開口率が大きく明るいアクティブマトリクス
基板が実現した。
であり、付加容量共通配線４３も透光性の材料を使用し
ているので開口率が大きく明るいアクティブマトリクス
基板が実現した。
【００５９】また、上記の例においては付加容量共通配
線４３をＩＴＯを用いて形成し、付加容量共通配線４３
と画素電極２５との間で付加容量を形成しているが、図
４に示すようにゲートバス配線４５の延在部と画素電極
２５との重なり（斜線部）を付加容量として利用するこ
とも可能である。この場合は特に付加容量共通配線のス
ペースを考慮する必要がなく、ゲートバス配線４５を容
易に太く形成させることができるので、ゲートバス配線
４５に入力した信号の伝播遅延を小さくすることができ
る。ゲートバス配線とソースバス配線２０の容量を小さ
くするために、図４に示すようにゲートバス配線とソー
スバス配線の重なり部分は小さくしたほうが好ましい。
線４３をＩＴＯを用いて形成し、付加容量共通配線４３
と画素電極２５との間で付加容量を形成しているが、図
４に示すようにゲートバス配線４５の延在部と画素電極
２５との重なり（斜線部）を付加容量として利用するこ
とも可能である。この場合は特に付加容量共通配線のス
ペースを考慮する必要がなく、ゲートバス配線４５を容
易に太く形成させることができるので、ゲートバス配線
４５に入力した信号の伝播遅延を小さくすることができ
る。ゲートバス配線とソースバス配線２０の容量を小さ
くするために、図４に示すようにゲートバス配線とソー
スバス配線の重なり部分は小さくしたほうが好ましい。
【００６０】上記のように、本実施形態においては、付
加容量部の絶縁層は１層であり、単位面積当たりの容量
値が大きいので付加容量を小さな面積で効率よく形成す
ることができる。従って、１画素のピッチが小さい高精
細のアクティブマトリクス基板であったとしても映像信
号を保持するために十分な付加容量を形成することがで
きる。
加容量部の絶縁層は１層であり、単位面積当たりの容量
値が大きいので付加容量を小さな面積で効率よく形成す
ることができる。従って、１画素のピッチが小さい高精
細のアクティブマトリクス基板であったとしても映像信
号を保持するために十分な付加容量を形成することがで
きる。
【００６１】（実施の形態３）図７に本発明の実施形態
３における画素１個分のレイアウト図を示す。図８
（Ａ）〜（Ｄ）に図７におけるＡ−Ａの断面図を示す。
図７におけるＢ−Ｂの断面図としては、図９（Ａ）〜
（Ｄ）に示すようになる。図８、図９は製造工程を示し
ている。本実施形態においては、スタガー型の薄膜トラ
ンジスタを用いたアクティブマトリクス基板について説
明を行う。
３における画素１個分のレイアウト図を示す。図８
（Ａ）〜（Ｄ）に図７におけるＡ−Ａの断面図を示す。
図７におけるＢ−Ｂの断面図としては、図９（Ａ）〜
（Ｄ）に示すようになる。図８、図９は製造工程を示し
ている。本実施形態においては、スタガー型の薄膜トラ
ンジスタを用いたアクティブマトリクス基板について説
明を行う。
【００６２】以下、図７、図８、図９に従って、本発明
を説明する。
を説明する。
【００６３】まず、絶縁基板１０上にソースバス配線５
０及びドレイン電極５１をＡｌ等の金属を用い、３００
ｎｍの厚さで図７に示すパターンでパターニングを行っ
て形成した。次に、半導体層５２を多結晶シリコンもし
くは非晶質シリコン等の半導体材料を用い、４０ｎｍの
厚さでパターニングを行った。（図８（Ａ）、図９
（Ａ））次に、ゲート電極５４をＴａ、Ａｌ等の金属を
用いて３００ｎｍの厚さでパターニングを行って形成し
た。（図８（Ｂ）、図９（Ｂ））次に、基板全面にＳｉ
Ｏ2、有機材料等の絶縁膜による第１の層間絶縁膜５５
を５００ｎｍの厚さで形成した。 次に、この第１の層
間絶縁膜５５にエッチングを行い、開口部５６（図９）
を形成した。
０及びドレイン電極５１をＡｌ等の金属を用い、３００
ｎｍの厚さで図７に示すパターンでパターニングを行っ
て形成した。次に、半導体層５２を多結晶シリコンもし
くは非晶質シリコン等の半導体材料を用い、４０ｎｍの
厚さでパターニングを行った。（図８（Ａ）、図９
（Ａ））次に、ゲート電極５４をＴａ、Ａｌ等の金属を
用いて３００ｎｍの厚さでパターニングを行って形成し
た。（図８（Ｂ）、図９（Ｂ））次に、基板全面にＳｉ
Ｏ2、有機材料等の絶縁膜による第１の層間絶縁膜５５
を５００ｎｍの厚さで形成した。 次に、この第１の層
間絶縁膜５５にエッチングを行い、開口部５６（図９）
を形成した。
【００６４】次に、この開口部５６を覆ってゲート電極
５４と電気的接続を行い、ゲートバス配線５７をＩＴＯ
等の透明導電膜を用いてパターニングを行った。ゲート
電極５４とゲートバス配線５７のオーミックコンタクト
をとるために間にバリアメタルを形成してもよい。
５４と電気的接続を行い、ゲートバス配線５７をＩＴＯ
等の透明導電膜を用いてパターニングを行った。ゲート
電極５４とゲートバス配線５７のオーミックコンタクト
をとるために間にバリアメタルを形成してもよい。
【００６５】この時、ゲートバス配線５７を形成すると
同時に、付加容量の下部電極となる付加容量共通配線５
８をＩＴＯ等の透明導電膜を用いて形成した。（図８
（Ｃ）、図９（Ｃ））ゲートバス配線５７と付加容量共
通配線５８を同時に形成することで、配線を形成する製
造工程の増加を防止できる。
同時に、付加容量の下部電極となる付加容量共通配線５
８をＩＴＯ等の透明導電膜を用いて形成した。（図８
（Ｃ）、図９（Ｃ））ゲートバス配線５７と付加容量共
通配線５８を同時に形成することで、配線を形成する製
造工程の増加を防止できる。
【００６６】次に、基板全面にＳｉＮXによる第２の層
間絶縁膜５９を３００ｎｍの厚さで形成した。これは、
ＳｉＯ2や有機材料に比べて比誘電率が大きく、膜質も
よいので小さな面積で効率よく付加容量を形成すること
ができる。
間絶縁膜５９を３００ｎｍの厚さで形成した。これは、
ＳｉＯ2や有機材料に比べて比誘電率が大きく、膜質も
よいので小さな面積で効率よく付加容量を形成すること
ができる。
【００６７】次に、第１の絶縁膜５５及び第２の層間絶
縁膜５９に開口部６０を形成し、ドレイン電極５１と接
続するように画素電極６１をＩＴＯ等の透明導電膜を用
いてパターニングを行い形成した。（図８（Ｄ）、図９
（Ｄ））このとき画素電極６１は付加容量共通配線５８
にオーバーラップしており重なり部分は付加容量として
機能し、画素電極に書き込まれた映像信号を保持する。
縁膜５９に開口部６０を形成し、ドレイン電極５１と接
続するように画素電極６１をＩＴＯ等の透明導電膜を用
いてパターニングを行い形成した。（図８（Ｄ）、図９
（Ｄ））このとき画素電極６１は付加容量共通配線５８
にオーバーラップしており重なり部分は付加容量として
機能し、画素電極に書き込まれた映像信号を保持する。
【００６８】本実施形態によれば、ゲートバス配線５７
と付加容量共通配線５８は透光性の材料を使用してお
り、これらの配線による開口率の低下はない。また、こ
れらの配線は透光性であるので配線を太く形成したとし
てもそれが開口率に影響を与えることはなく配線による
信号の伝播遅延が発生する場合には、これらの配線を１
画素のピッチの半分程度の太さまで太くすることもでき
る。
と付加容量共通配線５８は透光性の材料を使用してお
り、これらの配線による開口率の低下はない。また、こ
れらの配線は透光性であるので配線を太く形成したとし
てもそれが開口率に影響を与えることはなく配線による
信号の伝播遅延が発生する場合には、これらの配線を１
画素のピッチの半分程度の太さまで太くすることもでき
る。
【００６９】また、実施形態２と同様にゲートバス配線
５７の延在部と画素電極６１との重なりを付加容量とし
て利用することも可能である。この場合は特にゲートバ
ス配線５７を太く形成させることができるので、ゲート
バス配線４５に入力した信号の伝播遅延を小さくするこ
とができる。このように、本実施形態においては、付加
容量部の絶縁層は１層であり、高精細パネルのような小
さい画素領域であっても容量を効率よく形成することが
できる。
５７の延在部と画素電極６１との重なりを付加容量とし
て利用することも可能である。この場合は特にゲートバ
ス配線５７を太く形成させることができるので、ゲート
バス配線４５に入力した信号の伝播遅延を小さくするこ
とができる。このように、本実施形態においては、付加
容量部の絶縁層は１層であり、高精細パネルのような小
さい画素領域であっても容量を効率よく形成することが
できる。
【００７０】本実施形態によれば、付加容量部は透光性
であり、付加容量共通配線も透光性の材料を使用してい
るので開口率が大きく明るいアクティブマトリクス基板
が実現した。
であり、付加容量共通配線も透光性の材料を使用してい
るので開口率が大きく明るいアクティブマトリクス基板
が実現した。
【００７１】（実施の形態４）本実施形態においては、
逆スタガー型の薄膜トランジスタを用いたアクティブマ
トリクス基板について説明を行う。レイアウト図面とし
ては、図７と同様である。本実施形態における図７のＡ
−Ａ間断面図を図１０にＢ−Ｂ間断面図を図１１に示
す。
逆スタガー型の薄膜トランジスタを用いたアクティブマ
トリクス基板について説明を行う。レイアウト図面とし
ては、図７と同様である。本実施形態における図７のＡ
−Ａ間断面図を図１０にＢ−Ｂ間断面図を図１１に示
す。
【００７２】以下、図７、図１０及び図１１に従って、
本発明を説明する。
本発明を説明する。
【００７３】まず、絶縁基板１０上にゲート電極５４を
Ｔａ、Ａｌ等の金属を用いて３００ｎｍの厚さで形成し
た。次に、ゲート絶縁膜の形成を行うが、ゲート電極を
陽極酸化することによって陽極酸化膜５３Ａを形成し
た。その後、全面にＳｉＮx５３を形成した。
Ｔａ、Ａｌ等の金属を用いて３００ｎｍの厚さで形成し
た。次に、ゲート絶縁膜の形成を行うが、ゲート電極を
陽極酸化することによって陽極酸化膜５３Ａを形成し
た。その後、全面にＳｉＮx５３を形成した。
【００７４】次に、半導体層５２を多結晶シリコンもし
くは非晶質シリコン等の半導体材料を用い、５０ｎｍの
厚さでパターニングを行い形成した。
くは非晶質シリコン等の半導体材料を用い、５０ｎｍの
厚さでパターニングを行い形成した。
【００７５】次に、ソースバス配線５０及びドレイン電
極５１をＡｌ等の金属を用い、３００ｎｍの厚さで形成
し、パターニングを行った。なお、図示はしていない
が、半導体層とソース、ドレイン電極との間にオーミッ
クコンタクトをとるためにｎ+層が形成される。
極５１をＡｌ等の金属を用い、３００ｎｍの厚さで形成
し、パターニングを行った。なお、図示はしていない
が、半導体層とソース、ドレイン電極との間にオーミッ
クコンタクトをとるためにｎ+層が形成される。
【００７６】次に、基板全面にＳｉＯ2、有機材料等の
絶縁膜による第１の層間絶縁膜５５を５００ｎｍ〜２μ
ｍの厚さで形成した。
絶縁膜による第１の層間絶縁膜５５を５００ｎｍ〜２μ
ｍの厚さで形成した。
【００７７】次に、この第１の層間絶縁膜５５及びゲー
ト絶縁膜５３にエッチングを行い、開口部５６（図１
１）を形成した。次に、この開口部５６を覆ってゲート
電極と電気的接続を行い、ゲートバス配線５７をＩＴＯ
等の透明導電膜を用いて形成した。この時同時に、付加
容量の下部電極ともなる付加容量共通配線５８をＩＴＯ
等の透明導電膜を用いて形成した。ゲートバス配線５７
と付加容量共通配線５８を同時に形成することで、配線
を形成する製造工程の増加を防止できる。
ト絶縁膜５３にエッチングを行い、開口部５６（図１
１）を形成した。次に、この開口部５６を覆ってゲート
電極と電気的接続を行い、ゲートバス配線５７をＩＴＯ
等の透明導電膜を用いて形成した。この時同時に、付加
容量の下部電極ともなる付加容量共通配線５８をＩＴＯ
等の透明導電膜を用いて形成した。ゲートバス配線５７
と付加容量共通配線５８を同時に形成することで、配線
を形成する製造工程の増加を防止できる。
【００７８】次に、基板全面にＳｉＮXによる第２の層
間絶縁膜５９を３００ｎｍの厚さで形成した。次に、こ
の第２の層間絶縁膜５９及び第１の層間絶縁膜５５に開
口部６０を形成し、ドレイン電極５１と接続するように
画素電極６１をＩＴＯ等の透明導電膜を用いて形成し
た。このとき画素電極６１は付加容量共通配線５８にオ
ーバーラップしており重なり部分は付加容量として機能
し、画素電極に書き込まれた映像信号を保持する。
間絶縁膜５９を３００ｎｍの厚さで形成した。次に、こ
の第２の層間絶縁膜５９及び第１の層間絶縁膜５５に開
口部６０を形成し、ドレイン電極５１と接続するように
画素電極６１をＩＴＯ等の透明導電膜を用いて形成し
た。このとき画素電極６１は付加容量共通配線５８にオ
ーバーラップしており重なり部分は付加容量として機能
し、画素電極に書き込まれた映像信号を保持する。
【００７９】本実施形態によれば、ゲートバス配線５７
と付加容量共通配線５８は透光性の材料を使用してお
り、これらの配線による開口率の低下はない。また、こ
れらの配線は透光性であるので配線を太く形成したとし
てもそれが開口率に影響を与えることはなく配線による
信号の伝播遅延が発生する場合にはこれらの配線を１画
素のピッチの半分程度の太さまで太くすることもでき
る。
と付加容量共通配線５８は透光性の材料を使用してお
り、これらの配線による開口率の低下はない。また、こ
れらの配線は透光性であるので配線を太く形成したとし
てもそれが開口率に影響を与えることはなく配線による
信号の伝播遅延が発生する場合にはこれらの配線を１画
素のピッチの半分程度の太さまで太くすることもでき
る。
【００８０】また、実施形態２、３と同様にゲートバス
配線５７の延在部と画素電極６１との重なりを付加容量
として利用することも可能である。この場合は特にゲー
トバス配線５７を太く形成させることができるので、ゲ
ートバス配線４５に入力した信号の伝播遅延を小さくす
ることができる。このように、本実施形態においては、
付加容量部の絶縁層は１層であり、高精細パネルのよう
な小さい画素領域であっても容量を効率よく形成するこ
とができる。
配線５７の延在部と画素電極６１との重なりを付加容量
として利用することも可能である。この場合は特にゲー
トバス配線５７を太く形成させることができるので、ゲ
ートバス配線４５に入力した信号の伝播遅延を小さくす
ることができる。このように、本実施形態においては、
付加容量部の絶縁層は１層であり、高精細パネルのよう
な小さい画素領域であっても容量を効率よく形成するこ
とができる。
【００８１】本実施形態によれば、付加容量部は透光性
であり、付加容量共通配線も透光性の材料を使用してい
るので開口率が大きく明るいアクティブマトリクス基板
が実現した。
であり、付加容量共通配線も透光性の材料を使用してい
るので開口率が大きく明るいアクティブマトリクス基板
が実現した。
【００８２】（実施の形態５）図１３に本発明の実施例
１における画素２個分のレイアウト図を図１４に図１３
におけるＡ−Ａの断面図を示す。図１３及び図１４に従
って、本発明を説明する。
１における画素２個分のレイアウト図を図１４に図１３
におけるＡ−Ａの断面図を示す。図１３及び図１４に従
って、本発明を説明する。
【００８３】まず、絶縁基板１０上に活性層となる多結
晶シリコン薄膜１１を５ｎｍ〜４０ｎｍの厚さで形成し
た。
晶シリコン薄膜１１を５ｎｍ〜４０ｎｍの厚さで形成し
た。
【００８４】次に、スパッタリングもしくはＣＶＤ法を
用いて、ゲート絶縁膜１３をＳｉＯ2もしくはＳｉＮxに
より８０ｎｍの厚さで形成した。
用いて、ゲート絶縁膜１３をＳｉＯ2もしくはＳｉＮxに
より８０ｎｍの厚さで形成した。
【００８５】次に、ゲート電極及びゲートバス配線１６
をＡｌもしくは多結晶シリコンを用い、フォトリソグラ
フィー法によるパターニングを行った。次に、この薄膜
トランジスタの導電型を決定するために、ゲート電極を
マスクとして、Ｐ+を１×１０15（ｃｍ-2）の濃度でイ
オンを導入し、活性層にノンドープのチャンネル部１２
を形成し、チャンネル部以外の領域は高濃度の不純物領
域とした。
をＡｌもしくは多結晶シリコンを用い、フォトリソグラ
フィー法によるパターニングを行った。次に、この薄膜
トランジスタの導電型を決定するために、ゲート電極を
マスクとして、Ｐ+を１×１０15（ｃｍ-2）の濃度でイ
オンを導入し、活性層にノンドープのチャンネル部１２
を形成し、チャンネル部以外の領域は高濃度の不純物領
域とした。
【００８６】次に、第１の層間絶縁膜１５を全面に形成
後、エッチングを行ってコンタクトホール１８及び１９
の形成を行った。次に、ソースバス配線２０及びドレイ
ン電極２１をＡｌなどの低抵抗の金属を用い、パターニ
ングを行って形成した。次に、第２の層間絶縁膜２４を
有機材料等を用いて全面に形成した。
後、エッチングを行ってコンタクトホール１８及び１９
の形成を行った。次に、ソースバス配線２０及びドレイ
ン電極２１をＡｌなどの低抵抗の金属を用い、パターニ
ングを行って形成した。次に、第２の層間絶縁膜２４を
有機材料等を用いて全面に形成した。
【００８７】次に、付加容量部の上部電極となる付加容
量共通配線１４をＩＴＯを用い、ウエットエッチング法
によるパターニングを行って図１３に示す形状で形成し
た。図１３に示されるように、付加容量共通配線１４は
それぞれの画素に形成され、かつ横方向及び縦方向に接
続されて格子状となっている。また、付加容量共通配線
がソースバスラインとゲートバスラインとオーバーラッ
プする領域においては、重なりによる容量を低減するた
めに配線の幅を付加容量部に比べて小さくしている。こ
れは、付加容量共通配線の容量が大きくなってしまうと
付加容量共通配線に入力された信号の遅延が生じるため
である。また、付加容量共通配線が横方向だけではなく
縦方向にも接続されているので、金属に比べて抵抗の高
いＩＴＯを使用した場合であっても付加容量共通配線の
低抵抗化を行うことができ、付加容量共通配線に入力さ
れた信号の遅延を防止することができる。
量共通配線１４をＩＴＯを用い、ウエットエッチング法
によるパターニングを行って図１３に示す形状で形成し
た。図１３に示されるように、付加容量共通配線１４は
それぞれの画素に形成され、かつ横方向及び縦方向に接
続されて格子状となっている。また、付加容量共通配線
がソースバスラインとゲートバスラインとオーバーラッ
プする領域においては、重なりによる容量を低減するた
めに配線の幅を付加容量部に比べて小さくしている。こ
れは、付加容量共通配線の容量が大きくなってしまうと
付加容量共通配線に入力された信号の遅延が生じるため
である。また、付加容量共通配線が横方向だけではなく
縦方向にも接続されているので、金属に比べて抵抗の高
いＩＴＯを使用した場合であっても付加容量共通配線の
低抵抗化を行うことができ、付加容量共通配線に入力さ
れた信号の遅延を防止することができる。
【００８８】次に、第３の層間絶縁膜３０をＳｉＮxを
用いて３００ｎｍの厚みで形成した。この絶縁膜は後に
形成する画素電極と付加容量共通配線との間で付加容量
を形成するための絶縁膜となるので比誘電率が大きく、
ピンホールを少なく形成することができるＳｉＮxを使
用する事が好ましい。
用いて３００ｎｍの厚みで形成した。この絶縁膜は後に
形成する画素電極と付加容量共通配線との間で付加容量
を形成するための絶縁膜となるので比誘電率が大きく、
ピンホールを少なく形成することができるＳｉＮxを使
用する事が好ましい。
【００８９】次に、第２の層間絶縁膜２４及び第３の層
間絶縁膜３０にエッチングを行って開口部２３を形成
し、この開口部を介してドレイン電極２１に接続するよ
うに、ＩＴＯ等の透明導電膜を用いて画素電極２５のパ
ターニングを行った。隣り合う画素電極２５の分離はゲ
ートバスライン及びソースバスライン上部で行われてお
り、開口率を大きくしている。この画素電極２５と付加
容量共通配線１４との重なり部分（図１３斜線部）によ
って付加容量を形成している。
間絶縁膜３０にエッチングを行って開口部２３を形成
し、この開口部を介してドレイン電極２１に接続するよ
うに、ＩＴＯ等の透明導電膜を用いて画素電極２５のパ
ターニングを行った。隣り合う画素電極２５の分離はゲ
ートバスライン及びソースバスライン上部で行われてお
り、開口率を大きくしている。この画素電極２５と付加
容量共通配線１４との重なり部分（図１３斜線部）によ
って付加容量を形成している。
【００９０】本実施形態によれば、付加容量部は透光性
であり、付加容量共通配線も透光性の材料を使用してい
るので開口率が大きく明るいアクティブマトリクス基板
が実現した。
であり、付加容量共通配線も透光性の材料を使用してい
るので開口率が大きく明るいアクティブマトリクス基板
が実現した。
【００９１】また、図１５に示されるように付加容量共
通配線１４のパターンを画素電極２５のパターンに沿っ
て形成することもできる。図１５においては、画素電極
の右端及び下端の２辺に沿って付加容量共通配線が形成
されている。付加容量共通配線は、画素電極の上端と左
端とは部分的ではあるが沿って形成されている。この図
のように付加容量共通配線１４のパターンを画素電極２
５とほぼ同様の形状とし、オーバーラップを大きくする
ことによって画素電極が小さくなった場合であっても映
像信号を保持するための十分な付加容量を形成すること
ができる。また、光が透過する開口部において付加容量
共通配線１４による段差が発生しないので、開口部はほ
ぼ平坦面となり、このアクティブマトリクス基板を液晶
表示装置に用いた場合には画素電極上部に形成した配向
膜のラビングによる配向処理が確実に行え、表示品位が
向上する。
通配線１４のパターンを画素電極２５のパターンに沿っ
て形成することもできる。図１５においては、画素電極
の右端及び下端の２辺に沿って付加容量共通配線が形成
されている。付加容量共通配線は、画素電極の上端と左
端とは部分的ではあるが沿って形成されている。この図
のように付加容量共通配線１４のパターンを画素電極２
５とほぼ同様の形状とし、オーバーラップを大きくする
ことによって画素電極が小さくなった場合であっても映
像信号を保持するための十分な付加容量を形成すること
ができる。また、光が透過する開口部において付加容量
共通配線１４による段差が発生しないので、開口部はほ
ぼ平坦面となり、このアクティブマトリクス基板を液晶
表示装置に用いた場合には画素電極上部に形成した配向
膜のラビングによる配向処理が確実に行え、表示品位が
向上する。
【００９２】
【発明の効果】請求項１記載のアクティブマトリクス基
板によれば、基板上に形成された複数のゲートバス配線
と、複数のソースバス配線と、前記ゲートバス配線と前
記ソースバス配線の交点にはゲート電極と、ソース領
域、ドレイン領域、チャネル領域を有する半導体層と、
を備えた複数の薄膜トランジスタと、付加容量共通配線
と、画素電極とを備えたアクティブマトリクス基板であ
って、前記付加容量共通配線と前記ドレイン領域の延在
部との間に付加容量が形成され、かつ前記付加容量共通
配線は透光性の導電膜によって形成される事を特徴とす
るので、従来、非透光性であった付加容量部及び付加容
量共通配線が透光性であり、開口率が飛躍的に向上す
る。また、付加容量の上部電極をゲート電極以外の電極
を使用することで、付加容量の下部電極へ不純物を導入
し、低抵抗化を行うためのプロセスを必要とせず、ソー
スドレインへ不純物の導入をすると同時に付加容量下部
電極の低抵抗化を行うことができるので、製造工程の増
加を抑えることができる。また、このアクティブマトリ
クス基板を表示装置等に用いた場合には開口率を向上さ
せるのが困難である高精細の表示装置であっても明るい
表示装置が実現する。
板によれば、基板上に形成された複数のゲートバス配線
と、複数のソースバス配線と、前記ゲートバス配線と前
記ソースバス配線の交点にはゲート電極と、ソース領
域、ドレイン領域、チャネル領域を有する半導体層と、
を備えた複数の薄膜トランジスタと、付加容量共通配線
と、画素電極とを備えたアクティブマトリクス基板であ
って、前記付加容量共通配線と前記ドレイン領域の延在
部との間に付加容量が形成され、かつ前記付加容量共通
配線は透光性の導電膜によって形成される事を特徴とす
るので、従来、非透光性であった付加容量部及び付加容
量共通配線が透光性であり、開口率が飛躍的に向上す
る。また、付加容量の上部電極をゲート電極以外の電極
を使用することで、付加容量の下部電極へ不純物を導入
し、低抵抗化を行うためのプロセスを必要とせず、ソー
スドレインへ不純物の導入をすると同時に付加容量下部
電極の低抵抗化を行うことができるので、製造工程の増
加を抑えることができる。また、このアクティブマトリ
クス基板を表示装置等に用いた場合には開口率を向上さ
せるのが困難である高精細の表示装置であっても明るい
表示装置が実現する。
【００９３】請求項２記載のアクティブマトリクス基板
によれば、前記付加容量共通配線はＩＴＯによって形成
されている事を特徴とするので、ＩＴＯは透過率が高
く、明るいアクティブマトリクス基板が実現する。
によれば、前記付加容量共通配線はＩＴＯによって形成
されている事を特徴とするので、ＩＴＯは透過率が高
く、明るいアクティブマトリクス基板が実現する。
【００９４】請求項３記載のアクティブマトリクス基板
によれば、前記付加容量共通配線は薄膜の半導体材料に
よって形成されている事を特徴とするので、パターニン
グのためのエッチング工程等の製造プロセスを容易に行
うことができる。
によれば、前記付加容量共通配線は薄膜の半導体材料に
よって形成されている事を特徴とするので、パターニン
グのためのエッチング工程等の製造プロセスを容易に行
うことができる。
【００９５】請求項４記載のアクティブマトリクス基板
によれば、前記半導体層における前記ドレイン領域の厚
みは５〜４０ｎｍであるので、半導体層は透光し、この
半導体層の延在部を付加容量を形成するための電極とし
て利用することができる。従って、明るいアクティブマ
トリクス基板を実現することができる。
によれば、前記半導体層における前記ドレイン領域の厚
みは５〜４０ｎｍであるので、半導体層は透光し、この
半導体層の延在部を付加容量を形成するための電極とし
て利用することができる。従って、明るいアクティブマ
トリクス基板を実現することができる。
【００９６】請求項５記載のアクティブマトリクス基板
によれば、基板上に形成された複数のゲートバス配線
と、複数のソースバス配線と、ゲートバス配線とソース
バス配線の交点にはゲート電極と、ソース領域、ドレイ
ン領域、チャネル領域を有する半導体層とを備えた複数
の薄膜トランジスタと、付加容量共通配線と、画素電極
とを備えたアクティブマトリクス基板であって、前記ゲ
ート電極は金属もしくは不純物がドープされた半導体に
よって形成され、前記ゲートバス配線及び前記付加容量
共通配線は、透光性の導電膜によって形成されることを
特徴とするので、従来、非透光性であった付加容量部、
付加容量共通配線、ゲートバス配線が透光性であり、開
口率が飛躍的に向上する。また、付加容量共通配線、ゲ
ートバス配線は透光性であり、配線を太く形成しても開
口率の低下はない。従って、これらの配線を太く形成
し、配線に入力された信号の伝播遅延を防止することが
できる。また、ゲート電極を非透光性の材料を使用した
としてもゲート電極の面積は小さいので大きな開口率の
低下がない。また、前記ゲート電極は金属もしくは不純
物がドープされた半導体によって形成されるので、ゲー
トバス配線を透光性の材料を使用し、このゲートバス配
線に接続して金属もしくは不純物がドープされた半導体
によってゲート電極を作成することにより、開口率を向
上させると同時に特性のよいトランジスタを作成するこ
とができる。
によれば、基板上に形成された複数のゲートバス配線
と、複数のソースバス配線と、ゲートバス配線とソース
バス配線の交点にはゲート電極と、ソース領域、ドレイ
ン領域、チャネル領域を有する半導体層とを備えた複数
の薄膜トランジスタと、付加容量共通配線と、画素電極
とを備えたアクティブマトリクス基板であって、前記ゲ
ート電極は金属もしくは不純物がドープされた半導体に
よって形成され、前記ゲートバス配線及び前記付加容量
共通配線は、透光性の導電膜によって形成されることを
特徴とするので、従来、非透光性であった付加容量部、
付加容量共通配線、ゲートバス配線が透光性であり、開
口率が飛躍的に向上する。また、付加容量共通配線、ゲ
ートバス配線は透光性であり、配線を太く形成しても開
口率の低下はない。従って、これらの配線を太く形成
し、配線に入力された信号の伝播遅延を防止することが
できる。また、ゲート電極を非透光性の材料を使用した
としてもゲート電極の面積は小さいので大きな開口率の
低下がない。また、前記ゲート電極は金属もしくは不純
物がドープされた半導体によって形成されるので、ゲー
トバス配線を透光性の材料を使用し、このゲートバス配
線に接続して金属もしくは不純物がドープされた半導体
によってゲート電極を作成することにより、開口率を向
上させると同時に特性のよいトランジスタを作成するこ
とができる。
【００９７】請求項６記載のアクティブマトリクス基板
によれば、前記付加容量共通配線と画素電極との間の絶
縁膜は１層であるので、付加容量部の絶縁膜は第２の層
間絶縁膜のみであり、薄いので単位面積当たりの容量値
が大きく効率よく付加容量を形成することができる。従
って、１画素のピッチが小さい高精細のパネルにおいて
も映像信号を保持することができる付加容量を形成する
ことができる。
によれば、前記付加容量共通配線と画素電極との間の絶
縁膜は１層であるので、付加容量部の絶縁膜は第２の層
間絶縁膜のみであり、薄いので単位面積当たりの容量値
が大きく効率よく付加容量を形成することができる。従
って、１画素のピッチが小さい高精細のパネルにおいて
も映像信号を保持することができる付加容量を形成する
ことができる。
【００９８】請求項７記載のアクティブマトリクス基板
によれば、基板上に形成された複数のゲートバス配線
と、複数のソースバス配線と、ゲートバス配線とソース
バス配線の交点にはゲート電極と、ソース領域、ドレイ
ン領域、チャネル領域を有する半導体層とを備えた複数
の薄膜トランジスタと、画素電極とを備えたアクティブ
マトリクス基板であって、前記ゲート電極は金属もしく
は不純物がドープされた半導体によって形成され、前記
ゲートバス配線は、透光性の導電膜によって形成され前
記画素電極との重なりを付加容量として利用したので、
従来、非透光性であった付加容量部、ゲートバス配線が
透光性であり、開口率が飛躍的に向上する。また、ゲー
トバス配線は透光性であり、配線を太く形成しても開口
率の低下はない。従って、ゲートバス配線を太く形成
し、入力された信号の伝播遅延を防止することができ
る。特に付加容量共通配線を形成していないので、ゲー
トバス配線をその分太く形成することができる。また、
ゲート電極を非透光性の材料を使用したとしてもゲート
電極の面積は小さいので大きな開口率の低下がない。ま
た、前記ゲート電極は金属もしくは不純物がドープされ
た半導体によって形成されるので、ゲートバス配線を透
光性の材料を使用し、このゲートバス配線に接続して金
属もしくは不純物がドープされた半導体によってゲート
電極を作成することにより、開口率を向上させると同時
に特性のよいトランジスタを作成することができる。
によれば、基板上に形成された複数のゲートバス配線
と、複数のソースバス配線と、ゲートバス配線とソース
バス配線の交点にはゲート電極と、ソース領域、ドレイ
ン領域、チャネル領域を有する半導体層とを備えた複数
の薄膜トランジスタと、画素電極とを備えたアクティブ
マトリクス基板であって、前記ゲート電極は金属もしく
は不純物がドープされた半導体によって形成され、前記
ゲートバス配線は、透光性の導電膜によって形成され前
記画素電極との重なりを付加容量として利用したので、
従来、非透光性であった付加容量部、ゲートバス配線が
透光性であり、開口率が飛躍的に向上する。また、ゲー
トバス配線は透光性であり、配線を太く形成しても開口
率の低下はない。従って、ゲートバス配線を太く形成
し、入力された信号の伝播遅延を防止することができ
る。特に付加容量共通配線を形成していないので、ゲー
トバス配線をその分太く形成することができる。また、
ゲート電極を非透光性の材料を使用したとしてもゲート
電極の面積は小さいので大きな開口率の低下がない。ま
た、前記ゲート電極は金属もしくは不純物がドープされ
た半導体によって形成されるので、ゲートバス配線を透
光性の材料を使用し、このゲートバス配線に接続して金
属もしくは不純物がドープされた半導体によってゲート
電極を作成することにより、開口率を向上させると同時
に特性のよいトランジスタを作成することができる。
【００９９】請求項８記載のアクティブマトリクス基板
によれば、前記ゲート電極上部には絶縁膜が形成され、
前記ゲートバス配線は前記絶縁膜に形成されたコンタク
トホールを介して前記ゲート電極と接続されているの
で、ゲート電極材料と画素電極との間の絶縁膜の膜厚よ
りもゲートバス配線と画素電極との間の絶縁膜の膜厚が
薄くなり、単位面積当たりの容量値が大きく効率よく付
加容量を形成することができる。従って、１画素のピッ
チが小さい高精細のパネルにおいても映像信号を保持す
ることができる付加容量を形成することができる。
によれば、前記ゲート電極上部には絶縁膜が形成され、
前記ゲートバス配線は前記絶縁膜に形成されたコンタク
トホールを介して前記ゲート電極と接続されているの
で、ゲート電極材料と画素電極との間の絶縁膜の膜厚よ
りもゲートバス配線と画素電極との間の絶縁膜の膜厚が
薄くなり、単位面積当たりの容量値が大きく効率よく付
加容量を形成することができる。従って、１画素のピッ
チが小さい高精細のパネルにおいても映像信号を保持す
ることができる付加容量を形成することができる。
【０１００】請求項９記載のアクティブマトリクス基板
によれば、前記付加容量共通配線と画素電極との間の絶
縁膜は１層であるので、付加容量部の絶縁膜は第２の層
間絶縁膜のみであり、薄いので単位面積当たりの容量値
が大きく効率よく付加容量を形成することができる。
によれば、前記付加容量共通配線と画素電極との間の絶
縁膜は１層であるので、付加容量部の絶縁膜は第２の層
間絶縁膜のみであり、薄いので単位面積当たりの容量値
が大きく効率よく付加容量を形成することができる。
【０１０１】請求項１０記載のアクティブマトリクス基
板によれば、基板上に配設された複数のゲートバス配線
と、複数のソースバス配線と、前記ゲートバス配線と前
記ソースバス配線の交差部には複数の薄膜トランジスタ
とを備え、前記薄膜トランジスタ上部に形成された層間
絶縁膜と、前記層間絶縁膜上部に形成された透光性の付
加容量共通配線と、前記付加容量共通配線上部に形成さ
れた付加容量用絶縁膜と、前記付加容量用絶縁膜上部に
形成された複数の画素電極と、を備えたアクティブマト
リクス基板であって、前記付加容量共通配線は格子状に
形成されており、前記付加容量共通配線と前記ゲートバ
ス配線もしくはソースバス配線との交差部の幅は前記画
素電極と前記付加容量共通配線との重なり幅よりも小さ
いので、付加容量共通配線に抵抗の高いＩＴＯ等の透明
導電膜を使用したとしても格子状とすることで低抵抗化
ができ、かつ配線との容量を小さくすることで付加容量
共通配線に入力された信号の伝搬遅延を防止することが
できる。また、付加容量部は光を透過するので、明るい
アクティブマトリクス基板が実現する。
板によれば、基板上に配設された複数のゲートバス配線
と、複数のソースバス配線と、前記ゲートバス配線と前
記ソースバス配線の交差部には複数の薄膜トランジスタ
とを備え、前記薄膜トランジスタ上部に形成された層間
絶縁膜と、前記層間絶縁膜上部に形成された透光性の付
加容量共通配線と、前記付加容量共通配線上部に形成さ
れた付加容量用絶縁膜と、前記付加容量用絶縁膜上部に
形成された複数の画素電極と、を備えたアクティブマト
リクス基板であって、前記付加容量共通配線は格子状に
形成されており、前記付加容量共通配線と前記ゲートバ
ス配線もしくはソースバス配線との交差部の幅は前記画
素電極と前記付加容量共通配線との重なり幅よりも小さ
いので、付加容量共通配線に抵抗の高いＩＴＯ等の透明
導電膜を使用したとしても格子状とすることで低抵抗化
ができ、かつ配線との容量を小さくすることで付加容量
共通配線に入力された信号の伝搬遅延を防止することが
できる。また、付加容量部は光を透過するので、明るい
アクティブマトリクス基板が実現する。
【０１０２】請求項１１記載のアクティブマトリクス基
板によれば、前記付加容量共通配線は前記画素電極端部
に沿って形成されているので、付加容量共通配線のパタ
ーンを画素電極とほぼ同様の形状とし、画素電極とのオ
ーバーラップを大きくすることによって画素電極が小さ
くなった場合であっても映像信号を保持するための十分
な付加容量を形成することができる。また、光が透過す
る開口部において付加容量共通配線による段差が発生し
ないので、開口部はほぼ平坦面となり、このアクティブ
マトリクス基板を液晶表示装置に用いた場合には画素電
極上部に形成した配向膜のラビングによる配向処理が確
実に行え、表示品位が向上する。
板によれば、前記付加容量共通配線は前記画素電極端部
に沿って形成されているので、付加容量共通配線のパタ
ーンを画素電極とほぼ同様の形状とし、画素電極とのオ
ーバーラップを大きくすることによって画素電極が小さ
くなった場合であっても映像信号を保持するための十分
な付加容量を形成することができる。また、光が透過す
る開口部において付加容量共通配線による段差が発生し
ないので、開口部はほぼ平坦面となり、このアクティブ
マトリクス基板を液晶表示装置に用いた場合には画素電
極上部に形成した配向膜のラビングによる配向処理が確
実に行え、表示品位が向上する。
【０１０３】請求項１２記載のアクティブマトリクス基
板の製造方法によれば、基板上に形成された複数のゲー
トバス配線と、複数のソースバス配線と、ゲートバス配
線とソースバス配線の交点にはゲート電極と、ソース領
域、ドレイン領域、チャネル領域を有する半導体層とを
備えた複数の薄膜トランジスタと、付加容量共通配線
と、画素電極とを備えたアクティブマトリクス基板の製
造方法であって、基板上に半導体層を形成する工程と、
ゲート絶縁膜を形成する工程と、ゲート電極及びソース
バス配線を同時に形成する工程と、それら上部に第１の
絶縁膜を形成する工程と、それら上部にゲート電極と接
続されたゲートバス配線と付加容量共通配線を形成する
工程と、その上部に第２の絶縁膜を形成する工程と、そ
の上部に前記付加容量共通配線と少なくとも一部重なる
ように画素電極を形成する工程と、を含むので、金属も
しくは不純物がドープされた半導体によって形成された
ゲート電極をソースバス配線と同時に行っているので新
たな工程が発生しない。また、付加容量共通配線と画素
電極との間で付加容量を形成しているが、付加容量部の
絶縁膜は第２の層間絶縁膜の１層のみであり、薄いので
効率よく付加容量を形成することができる。
板の製造方法によれば、基板上に形成された複数のゲー
トバス配線と、複数のソースバス配線と、ゲートバス配
線とソースバス配線の交点にはゲート電極と、ソース領
域、ドレイン領域、チャネル領域を有する半導体層とを
備えた複数の薄膜トランジスタと、付加容量共通配線
と、画素電極とを備えたアクティブマトリクス基板の製
造方法であって、基板上に半導体層を形成する工程と、
ゲート絶縁膜を形成する工程と、ゲート電極及びソース
バス配線を同時に形成する工程と、それら上部に第１の
絶縁膜を形成する工程と、それら上部にゲート電極と接
続されたゲートバス配線と付加容量共通配線を形成する
工程と、その上部に第２の絶縁膜を形成する工程と、そ
の上部に前記付加容量共通配線と少なくとも一部重なる
ように画素電極を形成する工程と、を含むので、金属も
しくは不純物がドープされた半導体によって形成された
ゲート電極をソースバス配線と同時に行っているので新
たな工程が発生しない。また、付加容量共通配線と画素
電極との間で付加容量を形成しているが、付加容量部の
絶縁膜は第２の層間絶縁膜の１層のみであり、薄いので
効率よく付加容量を形成することができる。
【０１０４】請求項１３記載のアクティブマトリクス基
板の製造方法によれば、基板上に形成された複数のゲー
トバス配線と、複数のソースバス配線と、ゲートバス配
線とソースバス配線の交点にはゲート電極と、ソース領
域、ドレイン領域、チャネル領域を有する半導体層とを
備えた複数の薄膜トランジスタと、画素電極とを備えた
アクティブマトリクス基板の製造方法であって、基板上
に半導体層を形成する工程と、ゲート絶縁膜を形成する
工程と、ゲート電極及びソースバス配線を同時に形成す
る工程と、それら上部に第１の絶縁膜を形成する工程
と、それら上部にゲート電極と接続されたゲートバス配
線を形成する工程と、その上部に第２の絶縁膜を形成す
る工程と、その上部に前記ゲートバス配線と少なくとも
一部重なるように画素電極を形成する工程と、を含むの
で、金属もしくは不純物がドープされた半導体によって
形成されたゲート電極をソースバス配線と同時に行って
いるので新たな工程が発生しない。また、ゲートバス配
線と画素電極との間で付加容量を形成しているが、付加
容量部の絶縁膜は第２の層間絶縁膜の１層のみであり、
薄いので効率よく付加容量を形成することができる。
板の製造方法によれば、基板上に形成された複数のゲー
トバス配線と、複数のソースバス配線と、ゲートバス配
線とソースバス配線の交点にはゲート電極と、ソース領
域、ドレイン領域、チャネル領域を有する半導体層とを
備えた複数の薄膜トランジスタと、画素電極とを備えた
アクティブマトリクス基板の製造方法であって、基板上
に半導体層を形成する工程と、ゲート絶縁膜を形成する
工程と、ゲート電極及びソースバス配線を同時に形成す
る工程と、それら上部に第１の絶縁膜を形成する工程
と、それら上部にゲート電極と接続されたゲートバス配
線を形成する工程と、その上部に第２の絶縁膜を形成す
る工程と、その上部に前記ゲートバス配線と少なくとも
一部重なるように画素電極を形成する工程と、を含むの
で、金属もしくは不純物がドープされた半導体によって
形成されたゲート電極をソースバス配線と同時に行って
いるので新たな工程が発生しない。また、ゲートバス配
線と画素電極との間で付加容量を形成しているが、付加
容量部の絶縁膜は第２の層間絶縁膜の１層のみであり、
薄いので効率よく付加容量を形成することができる。
【０１０５】請求項１４記載のアクティブマトリクス基
板の製造方法によれば、基板上に形成された複数のゲー
トバス配線と、複数のソースバス配線と、ゲートバス配
線とソースバス配線の交点にはゲート電極、ソース電
極、ドレイン電極、を備えた複数の薄膜トランジスタ
と、画素電極とを備えたアクティブマトリクス基板の製
造方法であって、基板上にソース電極、ソースバス配
線、ドレイン電極を形成する工程と、半導体層を形成す
る工程と、ゲート絶縁膜を形成する工程と、ゲート電極
を形成する工程と、それら上部に第１の絶縁膜を形成す
る工程と、それら上部にゲート電極と接続されたゲート
バス配線と付加容量共通配線とを形成する工程と、その
上部に第２の絶縁膜を形成する工程と、その上部に前記
付加容量共通配線と重なるように画素電極を形成する工
程と、を含むので、ゲートバス配線と付加容量共通配線
とを同時に形成しているので工程の増加を抑えることが
できる。また、付加容量共通配線と画素電極との間で付
加容量を形成しているが、付加容量部の絶縁膜は第２の
層間絶縁膜の１層のみであり、薄いので効率よく付加容
量を形成することができる。
板の製造方法によれば、基板上に形成された複数のゲー
トバス配線と、複数のソースバス配線と、ゲートバス配
線とソースバス配線の交点にはゲート電極、ソース電
極、ドレイン電極、を備えた複数の薄膜トランジスタ
と、画素電極とを備えたアクティブマトリクス基板の製
造方法であって、基板上にソース電極、ソースバス配
線、ドレイン電極を形成する工程と、半導体層を形成す
る工程と、ゲート絶縁膜を形成する工程と、ゲート電極
を形成する工程と、それら上部に第１の絶縁膜を形成す
る工程と、それら上部にゲート電極と接続されたゲート
バス配線と付加容量共通配線とを形成する工程と、その
上部に第２の絶縁膜を形成する工程と、その上部に前記
付加容量共通配線と重なるように画素電極を形成する工
程と、を含むので、ゲートバス配線と付加容量共通配線
とを同時に形成しているので工程の増加を抑えることが
できる。また、付加容量共通配線と画素電極との間で付
加容量を形成しているが、付加容量部の絶縁膜は第２の
層間絶縁膜の１層のみであり、薄いので効率よく付加容
量を形成することができる。
【０１０６】請求項１５記載のアクティブマトリクス基
板の製造方法によれば、基板上に形成された複数のゲー
トバス配線と、複数のソースバス配線と、ゲートバス配
線とソースバス配線の交点にはゲート電極、ソース電
極、ドレイン電極、を備えた複数の薄膜トランジスタ
と、画素電極とを備えたアクティブマトリクス基板の製
造方法であって、基板上にソース電極、ソースバス配
線、ドレイン電極を形成する工程と、半導体層を形成す
る工程と、ゲート絶縁膜を形成する工程と、ゲート電極
を形成する工程と、それら上部に第１の絶縁膜を形成す
る工程と、それら上部にゲート電極と接続されたゲート
バス配線を形成する工程と、その上部に第２の絶縁膜を
形成する工程と、その上部に前記ゲートバス配線と重な
るように画素電極を形成する工程と、を含むので、ゲー
トバス配線の形成と同時に付加容量部の下部電極を形成
することとなり、工程の増加を抑えることができる。ま
た、ゲートバス配線と画素電極との間で付加容量を形成
しているが、付加容量部の絶縁膜は第２の層間絶縁膜の
１層のみであり、薄いので効率よく付加容量を形成する
ことができる。
板の製造方法によれば、基板上に形成された複数のゲー
トバス配線と、複数のソースバス配線と、ゲートバス配
線とソースバス配線の交点にはゲート電極、ソース電
極、ドレイン電極、を備えた複数の薄膜トランジスタ
と、画素電極とを備えたアクティブマトリクス基板の製
造方法であって、基板上にソース電極、ソースバス配
線、ドレイン電極を形成する工程と、半導体層を形成す
る工程と、ゲート絶縁膜を形成する工程と、ゲート電極
を形成する工程と、それら上部に第１の絶縁膜を形成す
る工程と、それら上部にゲート電極と接続されたゲート
バス配線を形成する工程と、その上部に第２の絶縁膜を
形成する工程と、その上部に前記ゲートバス配線と重な
るように画素電極を形成する工程と、を含むので、ゲー
トバス配線の形成と同時に付加容量部の下部電極を形成
することとなり、工程の増加を抑えることができる。ま
た、ゲートバス配線と画素電極との間で付加容量を形成
しているが、付加容量部の絶縁膜は第２の層間絶縁膜の
１層のみであり、薄いので効率よく付加容量を形成する
ことができる。
【０１０７】請求項１６記載のアクティブマトリクス基
板の製造方法によれば、前記ゲート電極を形成する工程
は、前記ゲート絶縁膜を形成する工程よりも前の工程で
あるので、ゲート絶縁膜として陽極酸化法を利用した絶
縁膜が使用でき、容易に特性のよいトランジスタを作成
することができる。
板の製造方法によれば、前記ゲート電極を形成する工程
は、前記ゲート絶縁膜を形成する工程よりも前の工程で
あるので、ゲート絶縁膜として陽極酸化法を利用した絶
縁膜が使用でき、容易に特性のよいトランジスタを作成
することができる。
【図１】本発明における実施の形態１による画素のレイ
アウト図である。
アウト図である。
【図２】本発明にける実施の形態１による画素の断面図
である。
である。
【図３】本発明における実施の形態２による画素のレイ
アウト図である。
アウト図である。
【図４】本発明における実施の形態２による画素のレイ
アウト図である。
アウト図である。
【図５】本発明における実施の形態２による画素の断面
図である。
図である。
【図６】本発明における実施の形態２による画素の断面
図である。
図である。
【図７】本発明における実施の形態３による画素のレイ
アウト図である。
アウト図である。
【図８】本発明における実施の形態３による画素の断面
図である。
図である。
【図９】本発明における実施の形態３による画素の断面
図である。
図である。
【図１０】本発明における実施の形態４による画素の断
面図である。
面図である。
【図１１】本発明における実施の形態４による画素の断
面図である。
面図である。
【図１２】ドライバーを一体に形成した液晶表示装置の
構成を示す図である。
構成を示す図である。
【図１３】本発明における実施の形態５による画素の平
面図である。
面図である。
【図１４】本発明における実施の形態５による画素の断
面図である。
面図である。
【図１５】本発明における実施の形態５による画素の平
面図である。
面図である。
【図１６】従来例における画素のレイアウト図である。
【図１７】従来例における画素の断面図である。
１１０ 絶縁基板 １１１ 多結晶シリコン薄膜 １１２ チャンネル部 １１３ 第１のゲート絶縁膜 １１４ 付加容量上部電極 １１５ 第２のゲート絶縁膜 １１６ ゲート電極 １１７ 第１の層間絶縁膜 １１８、１１９、１２３ コンタクトホール １２０ ソースバス配線 １２１ ドレイン電極 １２４ 第２の層間絶縁膜 １２５ 画素電極
Claims (16)
- 【請求項１】 基板上に形成された複数のゲートバス配
線と、複数のソースバス配線と、ゲートバス配線とソー
スバス配線の交点にはゲート電極、ソース領域、ドレイ
ン領域、チャネル領域を有する半導体層及びゲート絶縁
膜を備えた複数の薄膜トランジスタと、付加容量共通配
線と、画素電極と、を備えたアクティブマトリクス基板
であって、 前記付加容量共通配線と前記ドレイン領域の延在部とは
オーバーラップし付加容量が形成されており、前記ゲー
ト絶縁膜を前記付加容量を形成するための絶縁膜とし、
前記付加容量共通配線は透光性の導電膜によって形成さ
れる事を特徴とするアクティブマトリクス基板。 - 【請求項２】 前記付加容量共通配線はＩＴＯによって
形成されている事を特徴とする請求項１記載のアクティ
ブマトリクス基板。 - 【請求項３】 前記付加容量共通配線は薄膜の半導体材
料によって形成されている事を特徴とする請求項１記載
のアクティブマトリクス基板。 - 【請求項４】 前記半導体層における前記ドレイン領域
の厚みは５〜４０ｎｍである請求項１記載のアクティブ
マトリクス基板。 - 【請求項５】 基板上に形成された複数のゲートバス配
線と、複数のソースバス配線と、ゲートバス配線とソー
スバス配線の交点にはゲート電極と、ソース領域、ドレ
イン領域、チャネル領域を有する半導体層を備えた複数
の薄膜トランジスタと、付加容量共通配線と、画素電極
とを備えたアクティブマトリクス基板であって、 前記ゲート電極は金属もしくは不純物がドープされた半
導体によって形成され、前記ゲート電極に接続された前
記ゲートバス配線と、前記付加容量共通配線は、透光性
の導電膜によって形成されることを特徴とするアクティ
ブマトリクス基板。 - 【請求項６】 前記付加容量共通配線と前記画素電極と
の間の絶縁膜は１層である請求項５記載のアクティブマ
トリクス基板。 - 【請求項７】 基板上に形成された複数のゲートバス配
線と、複数のソースバス配線と、ゲートバス配線とソー
スバス配線の交点にはゲート電極と、ソース領域、ドレ
イン領域、チャネル領域を有する半導体層を備えた複数
の薄膜トランジスタと、画素電極と、を備えたアクティ
ブマトリクス基板であって、 前記ゲート電極は金属もしくは不純物がドープされた半
導体によって形成され、前記ゲート電極に接続された前
記ゲートバス配線は、透光性の導電膜によって形成され
前記画素電極との重なりを付加容量として利用したアク
ティブマトリクス基板。 - 【請求項８】 前記ゲート電極上部には絶縁膜が形成さ
れ、前記ゲートバス配線は前記絶縁膜に形成されたコン
タクトホールを介して前記ゲート電極と接続されている
請求項７記載のアクティブマトリクス基板。 - 【請求項９】 前記ゲートバス配線と前記画素電極との
間の絶縁膜は１層である請求項７及び８記載のアクティ
ブマトリクス基板。 - 【請求項１０】 基板上に配設された複数のゲートバス
配線と、複数のソースバス配線と、前記ゲートバス配線
と前記ソースバス配線の交差部には複数の薄膜トランジ
スタとを備え、前記薄膜トランジスタ上部に形成された
層間絶縁膜と、前記層間絶縁膜上部に形成された透光性
の付加容量共通配線と、前記付加容量共通配線上部に形
成された付加容量用絶縁膜と、前記付加容量用絶縁膜上
部に形成された複数の画素電極と、を備えたアクティブ
マトリクス基板であって、 前記付加容量共通配線は格子状に形成されており、前記
付加容量共通配線と前記ゲートバス配線もしくはソース
バス配線との交差部の幅は前記画素電極と前記付加容量
共通配線との重なり幅よりも小さいアクティブマトリク
ス基板。 - 【請求項１１】 前記付加容量共通配線は前記画素電極
端部に沿って形成されている請求項１０記載のアクティ
ブマトリクス基板。 - 【請求項１２】 基板上に形成された複数のゲートバス
配線と、複数のソースバス配線と、ゲートバス配線とソ
ースバス配線の交点にはゲート電極と、ソース領域、ド
レイン領域、チャネル領域を有する半導体層を備えた複
数の薄膜トランジスタと、付加容量共通配線と、画素電
極と、を備えたアクティブマトリクス基板の製造方法で
あって、 基板上に半導体層を形成する工程と、ゲート絶縁膜を形
成する工程と、ゲート電極及びソースバス配線を同時に
形成する工程と、前記ゲート電極及びソースバス配線上
部に第１の絶縁膜を形成する工程と、少なくとも前記第
１の絶縁膜に開口部を形成する工程と、前記第１の絶縁
膜上部にゲート電極と接続されたゲートバス配線と付加
容量共通配線を形成する工程と、前記ゲートバス配線と
前記付加容量共通配線上部に第２の絶縁膜を形成する工
程と、前記第２の絶縁膜上部に前記付加容量共通配線と
少なくとも一部重なるように画素電極を形成する工程
と、を含むアクティブマトリクス基板の製造方法。 - 【請求項１３】 基板上に形成された複数のゲートバス
配線と、複数のソースバス配線と、ゲートバス配線とソ
ースバス配線の交点にはゲート電極と、ソース領域、ド
レイン領域、チャネル領域を有する半導体層を備えた複
数の薄膜トランジスタと、画素電極と、を備えたアクテ
ィブマトリクス基板の製造方法であって、 基板上に半導体層を形成する工程と、ゲート絶縁膜を形
成する工程と、ゲート電極及びソースバス配線を同時に
形成する工程と、前記ゲート電極及びソースバス配線上
部に第１の絶縁膜を形成する工程と、少なくとも前記第
１の絶縁膜に開口部を形成する工程と、前記第１の絶縁
膜上部にゲート電極と接続されたゲートバス配線を形成
する工程と、前記ゲートバス配線上部に第２の絶縁膜を
形成する工程と、前記第２の絶縁膜上部に前記ゲートバ
ス配線と少なくとも一部重なるように画素電極を形成す
る工程と、を含むアクティブマトリクス基板の製造方
法。 - 【請求項１４】 基板上に形成された複数のゲートバス
配線と、複数のソースバス配線と、ゲートバス配線とソ
ースバス配線の交点にはゲート電極、ソース電極、ドレ
イン電極、を備えた複数の薄膜トランジスタと、画素電
極とを備えたアクティブマトリクス基板の製造方法であ
って、 基板上にソース電極、ソースバス配線、ドレイン電極を
形成する工程と、半導体層を形成する工程と、ゲート絶
縁膜を形成する工程と、ゲート電極を形成する工程と、
前記ゲート電極及びソースバス配線上部に上部に第１の
絶縁膜を形成する工程と、少なくとも前記第１の絶縁膜
に開口部を形成する工程と、前記第１の絶縁膜上部にゲ
ート電極と接続されたゲートバス配線と付加容量共通配
線とを形成する工程と、前記ゲートバス配線と前記付加
容量共通配線上部に第２の絶縁膜を形成する工程と、前
記第２の絶縁膜上部に前記付加容量共通配線と重なるよ
うに画素電極を形成する工程と、を含むアクティブマト
リクス基板の製造方法。 - 【請求項１５】 基板上に形成された複数のゲートバス
配線と、複数のソースバス配線と、ゲートバス配線とソ
ースバス配線の交点にはゲート電極、ソース電極、ドレ
イン電極、を備えた複数の薄膜トランジスタと、画素電
極と、を備えたアクティブマトリクス基板の製造方法で
あって、 基板上にソース電極、ソースバス配線、ドレイン電極を
形成する工程と、半導体層を形成する工程と、ゲート絶
縁膜を形成する工程と、ゲート電極を形成する工程と、
前記ゲート電極及びソースバス配線上部に第１の絶縁膜
を形成する工程と、少なくとも前記第１の絶縁膜に開口
部を形成する工程と、前記第１の絶縁膜上部にゲート電
極と接続されたゲートバス配線を形成する工程と、前記
ゲートバス配線上部に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上部に前記ゲートバス配線と重なるよ
うに画素電極を形成する工程と、を含むアクティブマト
リクス基板の製造方法。 - 【請求項１６】 前記ゲート電極を形成する工程は、前
記ゲート絶縁膜を形成する工程よりも前の工程である請
求項１４、１５記載のアクティブマトリクス基板の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36415698A JP3488649B2 (ja) | 1998-12-22 | 1998-12-22 | アクティブマトリクス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36415698A JP3488649B2 (ja) | 1998-12-22 | 1998-12-22 | アクティブマトリクス基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000187245A true JP2000187245A (ja) | 2000-07-04 |
| JP3488649B2 JP3488649B2 (ja) | 2004-01-19 |
Family
ID=18481118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36415698A Expired - Fee Related JP3488649B2 (ja) | 1998-12-22 | 1998-12-22 | アクティブマトリクス基板 |
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| JP (1) | JP3488649B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005077822A (ja) * | 2003-09-01 | 2005-03-24 | Casio Comput Co Ltd | トランジスタアレイ基板の製造方法及びトランジスタアレイ基板 |
| JP2009128907A (ja) * | 2007-11-23 | 2009-06-11 | Lg Display Co Ltd | 液晶表示装置 |
| JP2010191421A (ja) * | 2009-02-18 | 2010-09-02 | Beijing Boe Optoelectronics Technology Co Ltd | Ｔｆｔ−ｌｃｄアレイ基板及びその製造方法 |
| JP2012194560A (ja) * | 2012-04-25 | 2012-10-11 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| WO2013161761A1 (ja) * | 2012-04-27 | 2013-10-31 | シャープ株式会社 | 液晶表示素子および液晶表示装置 |
| US9059216B2 (en) | 2000-12-11 | 2015-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and manufacturing method thereof |
-
1998
- 1998-12-22 JP JP36415698A patent/JP3488649B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US9666601B2 (en) | 2000-12-11 | 2017-05-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and manufacturing method thereof |
| US10665610B2 (en) | 2000-12-11 | 2020-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and manufacturing method thereof |
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| US8879014B2 (en) | 2009-02-18 | 2014-11-04 | Beijing Boe Optoelectronics Technology Co., Ltd. | TFT-LCD array substrate manufacturing method |
| JP2012194560A (ja) * | 2012-04-25 | 2012-10-11 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| WO2013161761A1 (ja) * | 2012-04-27 | 2013-10-31 | シャープ株式会社 | 液晶表示素子および液晶表示装置 |
| JP5815127B2 (ja) * | 2012-04-27 | 2015-11-17 | シャープ株式会社 | 液晶表示素子および液晶表示装置 |
| CN104246593B (zh) * | 2012-04-27 | 2016-11-23 | 夏普株式会社 | 液晶显示元件和液晶显示装置 |
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| JP3488649B2 (ja) | 2004-01-19 |
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