KR100841916B1 - 배리스터 및 발광장치 - Google Patents

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Abstract

배리스터는 배리스터 소체와, 서로 대향하는 제 1 및 제 2 내부 전극과, 제 1 내부 전극에 물리적으로 또한 전기적으로 접속된 제 1 외부 전극과, 제 2 내부 전극에 물리적으로 또한 전기적으로 접속된 제 2 외부 전극과, 전기 절연막을 구비하고 있다. 제 1 내부 전극과 제 2 내부 전극은, 배리스터 소체의 2개의 외표면에 단부(端部)가 노출되도록 배리스터 소체 내에 배치되어 있다. 제 1 외부 전극은 2개의 외표면 중 한쪽의 외표면에 노출되는 제 1 내부 전극의 단부의 일부를 덮도록, 한쪽의 외표면에 배치되어 있다. 제 2 외부 전극은 한쪽의 외표면에 노출되는 제 2 내부 전극의 단부의 일부를 덮도록, 한쪽의 외표면에 배치되어 있다. 전기 절연막은 제 1 내부 전극의 단부에 있어서의 제 1 외부 전극으로부터 노출되는 부분과, 제 2 내부 전극의 단부에 있어서의 제 2 외부 전극으로부터 노출되는 부분을 덮도록, 한쪽의 외표면에 배치되어 있다.
Figure R1020070014912
배리스터, 발광장치, 전자소자, 발광소자

Description

배리스터 및 발광장치{Varistor and light-emitting apparatus}
도 1은 본 실시형태에 관계되는 배리스터를 도시하는 개략 사시도.
도 2는 본 실시형태에 관계되는 배리스터를 도시하는 개략 평면도.
도 3은 본 실시형태에 관계되는 배리스터를 도시하는 개략 평면도.
도 4는 본 실시형태에 관계되는 배리스터의 단면 구성을 설명하기 위한 모식도.
도 5는 도 2에 있어서의 V-V선에 따른 단면 구성을 도시하는 모식도.
도 6은 본 실시형태에 관계되는 배리스터의 단면 구성을 설명하기 위한 모식도.
도 7은 본 실시형태에 관계되는 배리스터의 단면 구성을 설명하기 위한 모식도.
도 8은 본 실시형태에 관계되는 배리스터를 제조하는 순서를 도시하는 흐름도.
도 9는 본 실시형태에 관계되는 배리스터의 제조 공정을 도시하는 개략 사시도.
도 10은 본 실시형태에 관계되는 배리스터의 제조 공정을 도시하는 개략 사시도.
도 11은 본 실시형태에 관계되는 발광장치의 단면 구성을 설명하기 위한 모식도.
도 12는 본 실시형태에 관계되는 발광장치의 단면 구성을 설명하기 위한 모식도.
본 발명은 배리스터, 및, 상기 배리스터를 구비하는 발광장치에 관한 것이다.
이 종류의 전자부품으로서, 전자소자와, 상기 전자소자에 전기적으로 접속된 배리스터를 구비한 것이 알려져 있다(예를 들면, 일본 공개특허공보 2001-15815호 참조). 일본 공개특허공보 2001-15815호에 기재된 발광장치에서는 전자소자로서의 반도체 발광소자에 배리스터가 병렬 접속되어 있고, 반도체 발광소자는 배리스터에 의해서 ESD(Electrostatic Discharge : 정전기 방전) 서지(serge)로부터 보호되어 있다.
그런데, 전자소자에는 반도체 발광소자나 FET(Field Effect Transistor : 전계 효과 트랜지스터) 등과 같이, 그 동작 중에 열을 발하는 것이 있다. 전자소자가 고온이 되면, 소자 자체의 특성 열화를 초래하여, 그 동작에 영향을 미친다. 이 때문에, 발생한 열을 효율 좋게 방산시킬 필요가 있다.
그래서 본 발명은 열을 효율 좋게 방산하는 것이 가능한 배리스터 및 발광장치를 제공하는 것을 목적으로 한다.
본 발명에 관계되는 배리스터는 배리스터 소체와, 서로 대향하는 동시에, 배리스터 소체의 2개의 외표면에 단부가 노출되도록 배리스터 소체 내에 배치된 제 1 및 제 2 내부 전극과, 2개의 외표면 중 한쪽의 외표면에 노출되는 제 1 내부 전극의 단부의 일부를 덮도록 한쪽의 외표면에 배치되는 동시에, 제 1 내부 전극에 물리적으로 또한 전기적으로 접속되는 제 1 외부 전극과, 한쪽의 외표면에 노출되는 제 2 내부 전극의 단부의 일부를 덮도록 한쪽의 외표면에 배치되는 동시에, 제 2 내부 전극에 물리적으로 또한 전기적으로 접속되는 제 2 외부 전극과, 제 1 내부 전극의 단부에 있어서의 제 1 외부 전극으로부터 노출되는 부분과, 제 2 내부 전극의 단부에 있어서의 제 2 외부 전극으로부터 노출되는 부분을 덮도록 한쪽의 외표면에 배치되는 전기 절연막을 구비하고 있다.
본 발명에 관계되는 배리스터에서는 제 1 및 제 2 내부 전극의 각각의 단부가 배리스터 소체의 2개의 외표면에 노출되어 있다. 한쪽의 외표면에 노출되는 제 1 내부 전극의 단부가 제 1 외부 전극으로부터 노출되는 부분을 갖고, 한쪽의 외표면에 노출되는 제 2 내부 전극의 단부가 제 2 외부 전극으로부터 노출되는 부분을 갖고 있다. 이들에 의해, 배리스터에 전해진 열을 제 1 및 제 2 내부 전극으로부터 효율 좋게 방산할 수 있다. 제 1 내부 전극의 단부에 있어서의 제 1 외부 전극 으로부터 노출되는 부분과, 제 2 내부 전극의 단부에 있어서의 제 2 외부 전극으로부터 노출되는 부분은, 전기 절연막에 의해 덮여 있기 때문에, 배리스터에서의 쇼트의 발생을 억제할 수 있다.
바람직하게는 제 1 및 제 2 내부 전극이, 배리스터 소체 내에 교대로 복수씩 배치되어 있고, 제 1 외부 전극이, 복수의 제 1 내부 전극에 걸치도록 배치되는 동시에, 상기 복수의 제 1 내부 전극에 물리적으로 또한 전기적으로 접속되고, 제 2 외부 전극이, 복수의 제 2 내부 전극에 걸치도록 배치되는 동시에, 상기 복수의 제 2 내부 전극에 물리적으로 또한 전기적으로 접속되어 있다.
바람직하게는 2개의 외표면 중 다른쪽의 외표면에 노출되는 제 1 내부 전극의 단부의 일부를 덮도록 상기 다른 쪽의 외표면에 배치되는 동시에, 제 1 내부 전극에 물리적으로 또한 전기적으로 접속되는 제 3 외부 전극과, 다른쪽의 외표면에 노출되는 제 2 내부 전극의 단부의 일부를 덮도록 상기 다른 쪽의 외표면에 배치되는 동시에, 제 2 내부 전극에 물리적으로 또한 전기적으로 접속되는 제 4 외부 전극과, 제 1 내부 전극의 단부에 있어서의 제 3 외부 전극으로부터 노출되는 부분과, 제 2 내부 전극의 단부에 있어서의 제 4 외부 전극으로부터 노출되는 부분을 덮도록 다른쪽의 외표면에 배치되는 전기 절연막을 더욱 구비하고 있다. 이 경우, 배리스터에, 다른 전기회로 요소나 소자 등을 용이하게 실장할 수 있는 동시에, 다른 전기회로 요소나 소자 등을 실장한 배리스터를 회로기판 등에 용이하게 실장할 수 있다. 제 1 내부 전극의 단부에 있어서의 제 3 외부 전극으로부터 노출되는 부분과, 제 2 내부 전극의 단부에 있어서의 제 4 외부 전극으로부터 노출되는 부분 은, 전기 절연막에 의해 덮여 있기 때문에, 배리스터에서의 쇼트의 발생을 억제할 수 있다.
바람직하게는 제 1 및 제 2 내부 전극이, 배리스터 소체 내에 교대로 복수씩 배치되어 있고, 제 1 및 제 3 외부 전극이, 복수의 제 1 내부 전극에 걸치도록 배치되는 동시에, 상기 복수의 제 1 내부 전극에 물리적으로 또한 전기적으로 접속되고, 제 2 및 제 4 외부 전극이, 복수의 제 2 내부 전극에 걸치도록 배치되는 동시에, 상기 복수의 제 2 내부 전극에 물리적으로 또한 전기적으로 접속되어 있다.
바람직하게는 상기 2개의 외표면이 서로 대향하고 있다. 이 경우, 배리스터의 실장을 더 한층 용이하게 할 수 있다.
본 발명에 관계되는 발광장치는 반도체 발광소자와, 배리스터를 구비하는 발광장치로, 배리스터는 배리스터 소체와, 서로 대향하는 동시에, 배리스터 소체의 2개의 외표면에 단부가 노출되도록 배리스터 소체 내에 배치된 제 1 및 제 2 내부 전극과, 2개의 외표면 중 한쪽의 외표면에 노출되는 제 1 내부 전극의 단부의 일부를 덮도록 한쪽의 외표면에 배치되는 동시에, 제 1 내부 전극에 물리적으로 또한 전기적으로 접속되는 제 1 외부 전극과, 한쪽의 외표면에 노출되는 제 2 내부 전극의 단부의 일부를 덮도록 한쪽의 외표면에 배치되는 동시에, 제 2 내부 전극에 물리적으로 또한 전기적으로 접속되는 제 2 외부 전극과, 제 1 내부 전극의 단부에 있어서의 제 1 외부 전극으로부터 노출되는 부분과, 제 2 내부 전극의 단부에 있어서의 제 2 외부 전극으로부터 노출되는 부분을 덮도록 한쪽의 외표면에 배치되는 전기 절연막을 구비하고 있고, 반도체 발광소자가, 배리스터에 병렬 접속되도록 제 1 및 제 2 외부 전극에 물리적으로 또한 전기적으로 접속되어 있다.
본 발명의 발광장치에서는 반도체 발광소자에 물리적으로 접속된 배리스터의 제 1 및 제 2 외부 전극이 제 1 및 제 2 내부 전극과 각각 물리적으로 접속되어 있기 때문에, 반도체 발광소자에 있어서 발생한 열이 제 1 및 제 2 외부 전극을 통해서 제 1 및 제 2 내부 전극에 전해진다. 그런데, 제 1 및 제 2 내부 전극의 각각의 단부는 배리스터 소체의 2개의 외표면에 노출되어 있다. 또한, 한쪽의 외표면에 노출되는 제 1 내부 전극의 단부가 제 1 외부 전극으로부터 노출되는 부분을 갖고, 한쪽의 외표면에 노출되는 제 2 내부 전극의 단부가 제 2 외부 전극으로부터 노출되는 부분을 갖고 있다. 이들의 결과, 배리스터에 전해진 열을 제 1 및 제 2 내부 전극으로부터 효율 좋게 방산할 수 있다. 제 1 내부 전극의 단부에 있어서의 제 1 외부 전극으로부터 노출되는 부분과, 제 2 내부 전극의 단부에 있어서의 제 2 외부 전극으로부터 노출되는 부분은, 전기 절연막에 의해 덮여 있기 때문에, 배리스터에서의 쇼트의 발생을 억제할 수 있다.
본 발명에 의하면, 열을 효율 좋게 방산하는 것이 가능한 배리스터 및 발광장치를 제공할 수 있다.
본 발명은 이하에 제공된 상세한 설명 및 단지 설명적인 것으로 제공되고 본 발명을 제한하는 것으로 고려되지 않는 첨부 도면들로부터 더욱 완전히 이해될 것이다.
본 발명의 응용가능성의 다른 관점은 이하 제공되는 상세한 설명으로부터 더욱 명백해질 것이다. 그러나, 본 발명의 의도 및 범위로부터 벗어나지 않으면서 다 양한 변경들과 변형들이 가능함이 당업자들에게는 명백할 것이므로, 본 발명의 바람직한 실시예들을 지시하는 상세한 설명 및 특정 예들은 단지 설명적인 것으로 이해되어야 한다.
이하, 첨부 도면을 참조하여, 본 발명의 적합한 실시형태에 관해서 상세하게 설명한다. 또, 설명에 있어서, 동일 요소 또는 동일 기능을 갖는 요소에는 동일 부호를 사용하기로 하고, 중복되는 설명은 생략한다.
도 1 내지 도 7을 참조하여, 본 실시형태에 관계되는 배리스터(11)의 구성을 설명한다. 도 1은 본 실시형태에 관계되는 배리스터를 도시하는 개략 사시도이다. 도 2 및 도 3은 본 실시형태에 관계되는 배리스터를 도시하는 개략 평면도이다. 도 4는 본 실시형태에 관계되는 배리스터의 단면 구성을 설명하기 위한 모식도이다. 도 5는 도 2에 있어서의 V-V선에 따른 단면 구성을 도시하는 모식도이다. 도 6 및 도 7은 본 실시형태에 관계되는 배리스터의 단면 구성을 설명하기 위한 모식도이다.
배리스터(11)는 도 1 내지 도 3에 도시되는 바와 같이, 대략 직방체 형상이 된 배리스터 소체(21)와, 복수(본 실시형태에 있어서는 5개)의 제 1 내부 전극(31 내지 35)과, 복수(본 실시형태에 있어서는 5개)의 제 2 내부 전극(41 내지 45)과, 제 1 내지 제 4 외부 전극(51 내지 54)과, 전기 절연막(61, 62)을 구비하고 있다.
배리스터 소체(21)는 예를 들면, 세로가 1.0mm 정도로 설정되고, 가로가 0.5mm 정도로 설정되고, 두께가 0.3mm 정도로 설정되어 있다. 배리스터 소체(21)는 외표면으로서, 서로 대향하는 주면(22; 主面) 및 주면(23)과, 주면(22) 및 주 면(23)에 수직인 동시에 서로 대향하는 측면(24) 및 측면(25)과, 주면(22, 23) 및 측면(24, 25)에 수직인 동시에 서로 대향하는 단면(26) 및 단면(27)을 갖는다.
배리스터 소체(21)는 전압 비직선 특성(nonlinear current-voltage characteristics)(이하, 「배리스터 특성(varistor characteristics)」이라고 칭한다)을 발현하는 재료로 이루어진다. 배리스터 소체(21)는 예를 들면 ZnO를 주성분으로 하고, 또 부성분으로서 희토류 금속원소, Co, IIIb족 원소(B, Al, Ga, In), Si, Cr, Mo, 알칼리 금속원소(K, Rb, Cs) 및 알칼리 토류 금속원소(Mg, Ca, Sr, Ba) 등의 금속 단체(單體)나 이들의 산화물을 포함하고 있다. 배리스터 소체(21)는 배리스터 특성을 발현하는 복수의 배리스터층을 적층함으로써 구성할 수 있다.
제 1 내부 전극(31 내지 35) 및 제 2 내부 전극(41 내지 45)은 도 4 및 도 5에도 도시되는 바와 같이, 배리스터 소체(21) 내에 교대로 배치되어 있다. 제 1 내부 전극(31 내지 35) 및 제 2 내부 전극(41 내지 45)은 두께 방향에서 보아 직사각형상을 나타내고 있다. 도 4는 배리스터(11)를 주면(22, 23)과 평행한 면으로 절단하였을 때의 단면 구성을 도시하고 있다. 도 6은 배리스터(11)를 제 1 내부 전극(31)을 포함하는 평면으로 절단하였을 때의 단면 구성을 도시하고 있다. 도 7은 배리스터(11)를 제 2 내부 전극(41)을 포함하는 평면으로 절단하였을 때의 단면 구성을 도시하고 있다.
제 1 내부 전극(31)과 제 2 내부 전극(41)이, 배리스터 소체(21)의 일부를 사이에 두고 배리스터 소체(21)의 측면(24)과 평행하게 배치되어 있다. 제 2 내부 전극(41)과 제 1 내부 전극(32)이, 배리스터 소체(21)의 일부를 사이에 두고 배리 스터 소체(21)의 측면(24)과 평행하게 배치되어 있다. 마찬가지로, 제 1 내부 전극(32 내지 35)과 제 2 내부 전극(42 내지 45)이, 배리스터 소체(21)의 일부를 사이에 두고 각각 배리스터 소체(21)의 측면(24)과 평행하게 배치되어 있다.
제 1 내부 전극(31 내지 35)은 측면(24)에 수직인 방향에서 보아, 전체적으로 겹치도록 배치되어 있다. 제 2 내부 전극(41 내지 45)은 측면(24)에 수직인 방향에서 보아, 전체적으로 겹치도록 배치되어 있다. 제 1 내부 전극(31 내지 35)과 제 2 내부 전극(41 내지 45)은, 측면(24)에 수직인 방향에서 보아 서로 일부가 겹치도록, 한 쌍의 단면(26, 27)이 대향하는 방향으로 어긋나 배치되어 있다.
본 실시형태에서는 제 1 내부 전극(31 내지 35)은 단면(26) 근처에 어긋나 배치되고, 제 2 내부 전극(41 내지 45)은 단면(27) 근처에 어긋나 배치되어 있다. 제 1 내부 전극(31 내지 35)의 단면(27)측의 단부는 배리스터 소체(21)의 중앙보다 단면(27)측에 이르고 있다. 제 2 내부 전극(41 내지 45)의 단면(26)측의 단부는 배리스터 소체(21)의 중앙보다 단면(26)측에 이르고 있다.
제 1 내부 전극(31 내지 35)의 단부(31a 내지 35a)와, 제 2 내부 전극(41 내지 45)의 단부(41a 내지 45a)는, 주면(22)에 노출되어 있다. 제 1 내부 전극(31 내지 35)의 단부(31b 내지 35b)와, 제 2 내부 전극(41 내지 45)의 단부(41b 내지 45b)는, 주면(23)에 노출되어 있다. 제 1 내부 전극(31 내지 35)의 단부(31a 내지 35a, 31b 내지 35b)는 단면(26) 근처에 위치하는 동시에 중앙면(L)보다 단면(27)측으로 연장되어 있다. 중앙면(L)은, 배리스터 소체(21)에 있어서 단면(26)으로부터의 거리와 단면(27)으로부터의 거리가 등거리인 면이다. 제 2 내부 전극(41 내지 45)의 단부(41a 내지 45a, 41b 내지 45b)는 단면(27) 근처에 위치하여, 중앙면(L)보다 단면(26)측으로 연장되어 있다. 즉, 제 1 내부 전극(31 내지 35) 및 제 2 내부 전극(41 내지 45)은 서로 대향하는 동시에 단부(31a 내지 35a, 31b 내지 35b, 41a 내지 45a, 41b 내지 45b)가 대응하는 주면(22, 23)에 노출되도록 배리스터 소체(21) 내에 배치되게 된다.
제 1 내부 전극(31 내지 35) 및 제 2 내부 전극(41 내지 45)은 도전재를 포함하고 있다. 제 1 내부 전극(31 내지 35) 및 제 2 내부 전극(41 내지 45)에 포함되는 도전재로서는 예를 들면, Ag-Pd 합금 등의 금속이 사용된다. 금속의 열 전도율은 배리스터 소체(21)의 주성분인 ZnO의 열 전도율의 수배 내지 수십배이다. 예를 들면, Ag의 열 전도율은 ZnO의 열 전도율의 10배 정도이다. 즉, 제 1 내부 전극(31 내지 35) 및 제 2 내부 전극(41 내지 45) 열 전도율은 배리스터 소체(21)의 열 전도율보다도 높다.
제 1 외부 전극(51)과 제 2 외부 전극(52)은, 도 2에 도시되는 바와 같이, 배리스터 소체(21)의 주면(22)에 각각 배치되어 있고, 주면(22)에 수직인 방향에서 보아 직사각형상을 나타내고 있다. 제 1 외부 전극(51)은 그 길이방향이 측면(24, 25)의 대향하는 방향이 되도록 형성되어 있다. 제 1 외부 전극(51)은 주면(22)에 수직인 방향에서 보아, 제 2 내부 전극(41 내지 45)의 단면(26)측의 끝과 단면(26)의 사이의 영역에 위치하고 있다. 제 2 외부 전극(52)은 그 길이방향이 측면(24, 25)의 대향하는 방향이 되도록 형성되어 있다. 제 2 외부 전극(52)은 주면(22)에 수직인 방향에서 보아, 제 1 내부 전극(31 내지 35)의 단면(27)측의 끝과 단면(27) 의 사이의 영역에 위치하고 있다.
제 1 외부 전극(51)은 제 1 내부 전극(31 내지 35)의 단부(31a 내지 35a)에서의 단면(26) 근처의 일부를 덮도록 형성되어 있다. 즉, 제 1 외부 전극(51)은 제 1 내부 전극(31 내지 35)에 걸치도록 배치되어 있고, 제 1 내부 전극(31 내지 35)에 전기적으로 또한 물리적으로 접속되어 있다. 제 1 외부 전극(51)은 제 2 내부 전극(41 내지 45)에는 접속되어 있지 않고, 제 2 내부 전극(41 내지 45)과 전기적으로 절연되어 있다.
제 2 외부 전극(52)은 제 2 내부 전극(41 내지 45)의 단부(41a 내지 45a)에서의 단면(27) 근처의 일부를 덮도록 형성되어 있다. 즉, 제 2 외부 전극(52)은 제 2 내부 전극(41 내지 45)에 걸치도록 배치되어 있고, 제 2 내부 전극(41 내지 45)에 전기적으로 또한 물리적으로 접속되어 있다. 제 2 외부 전극(52)은 제 1 내부 전극(31 내지 35)에는 접속되어 있지 않고, 제 1 내부 전극(31 내지 35)과 전기적으로 절연되어 있다.
제 3 외부 전극(53)과 제 4 외부 전극(54)은, 도 3에 도시되는 바와 같이, 배리스터 소체(21)의 주면(23)에 각각 형성되어 있고, 주면(23)에 수직인 방향에서 보아 직사각형상을 나타내고 있다. 제 3 외부 전극(53)은 그 길이방향이 측면(24, 25)의 대향하는 방향이 되도록 형성되어 있다. 제 3 외부 전극(53)은 주면(23)에 수직인 방향에서 보아, 제 2 내부 전극(41 내지 45)의 단면(26)측의 끝과 단면(26)의 사이의 영역에 위치하고 있다. 제 4 외부 전극(54)은 그 길이방향이 측면(24, 25)의 대향하는 방향이 되도록 형성되어 있다. 제 4 외부 전극(54)은 주면(23)에 수직인 방향에서 보아, 제 1 내부 전극(31 내지 35)의 단면(27)측의 끝과 단면(27)의 사이의 영역에 위치하고 있다.
제 3 외부 전극(53)은 제 1 내부 전극(31 내지 35)의 단부(31b 내지 35b)에서의 단면(26) 근처의 일부를 덮도록 형성되어 있다. 즉, 제 3 외부 전극(53)은 제 1 내부 전극(31 내지 35)에 걸치도록 배치되어 있고, 제 1 내부 전극(31 내지 35)에 전기적으로 또한 물리적으로 접속되어 있다. 제 3 외부 전극(53)은 제 2 내부 전극(41 내지 45)에는 접속되어 있지 않고, 제 2 내부 전극(41 내지 45)과 전기적으로 절연되어 있다.
제 4 외부 전극(54)은 제 2 내부 전극(41 내지 45)의 단부(41b 내지 45b)에서의 단면(27) 근처의 일부를 덮도록 형성되어 있다. 즉, 제 4 외부 전극(54)은 제 2 내부 전극(41 내지 45)에 걸치도록 배치되어 있고, 제 2 내부 전극(41 내지 45)에 전기적으로 또한 물리적으로 접속되어 있다. 제 4 외부 전극(54)은 제 1 내부 전극(31 내지 35)에는 접속되어 있지 않고, 제 1 내부 전극(31 내지 35)과 전기적으로 절연되어 있다.
제 1 내지 제 4 외부 전극(51 내지 54)은 인쇄법 또는 도금법에 의해 형성한다. 제 1 내지 제 4 외부 전극(51 내지 54)은 주성분으로서 Au 또는 Pt을 포함한다.
제 1 내부 전극(31 내지 35)의 단부(31a 내지 35a)는 도 2에 도시되는 바와 같이, 제 1 외부 전극(51)에 덮이지 않는 부분, 즉 제 1 외부 전극(51)으로부터 노출되는 부분(31c 내지 35c)을 포함하고 있다. 제 1 내부 전극(31 내지 35)의 단 부(31b 내지 35b)는 도 3에 도시되는 바와 같이, 제 3 외부 전극(53)에 덮이지 않는 부분, 즉 제 3 외부 전극(53)으로부터 노출되는 부분(31d 내지 35d)을 포함하고 있다. 도 2 및 도 3에서는 부분(31c 내지 35c), 부분(31d 내지 35d)에 빗금을 그리고 있다.
제 1 내부 전극(31 내지 35)의 부분(31c 내지 35c, 31d 내지 35d)은 제 1, 제 3 외부 전극(51, 53)으로부터 노출되어 중앙면(L)보다도 단면(27)측으로 연장되어 있다. 또한, 제 1 내부 전극(31 내지 35)의 부분(31c 내지 35c, 31d 내지 35d)은 길이방향의 치수가 배리스터 소체(21)의 세로방향의 치수(단면(26)과 단면(27)의 간격)의 1/3이상이 되도록 형성되어 있다.
제 2 내부 전극(41 내지 45)의 단부(41a 내지 45a)는 도 2에 도시되는 바와 같이, 제 2 외부 전극(52)에 덮이지 않는 부분, 즉 제 2 외부 전극(52)으로부터 노출되는 부분(41c 내지 45c)을 포함하고 있다. 제 2 내부 전극(41 내지 45)의 단부(41b 내지 45b)는 도 3에 도시되는 바와 같이, 제 4 외부 전극(54)에 덮이지 않는 부분, 즉 제 4 외부 전극(54)으로부터 노출되는 부분(41d 내지 45d)을 포함하고 있다. 도 2 및 도 3에서는 부분(41c 내지 45c, 부분(41d 내지 45d))에 빗금을 그리고 있다.
제 2 내부 전극(41 내지 45)의 부분(41c 내지 45c, 41d 내지 45d)은 제 2, 제 4 외부 전극(52, 54)으로부터 노출되어 중앙면(L)보다도 단면(26)측으로 연장되어 있다. 또한, 제 2 내부 전극(41 내지 45)의 부분(41c 내지 45c, 41d 내지 45d)은 길이방향의 치수가 배리스터 소체(21)의 세로방향의 치수(단면(26)과 단면(27) 의 간격)의 1/3이상이 되도록 형성되어 있다.
전기 절연막(61)은 주면(22)에 있어서 제 1 및 제 2 외부 전극(51, 52)이 형성된 영역을 제외하는 영역을 덮도록 형성된다. 즉, 전기 절연막(61)은 제 1 및 제 2 내부 전극(31 내지 35, 41 내지 45) 각각의 단부(31a 내지 35a, 41a 내지 45a)에서의 제 1 및 제 2 외부 전극(51, 52)으로부터 노출되는 부분(31c 내지 35c, 41c 내지 45c)을 덮고 있다.
전기 절연막(62)은 주면(23)에 있어서 제 3 및 제 4 외부 전극(53, 54)이 형성된 영역을 제외하는 영역을 덮도록 형성된다. 즉, 전기 절연막(62)은 제 1 및 제 2 내부 전극(31 내지 35, 41 내지 45) 각각의 단부(31b 내지 35b, 41b 내지 45b)에서의 제 3 및 제 4 외부 전극(53, 54)으로부터 노출되는 부분(31d 내지 35d, 41d 내지 45d)을 덮고 있다. 전기 절연막(61, 62)은 예를 들면, SiO2, ZnO, B, Al2O3 등으로 이루어지는 글레이즈 유리 등에 의해서 형성된다.
제 1 내부 전극(31)과 제 2 내부 전극(41)은, 상술한 바와 같이, 배리스터 소체(21)의 일부를 개재하여 서로 겹친다. 제 2 내부 전극(41)과 제 1 내부 전극(32)은, 배리스터 소체(21)의 일부를 개재하여 서로 겹친다. 마찬가지로, 제 1 내부 전극(32 내지 35)과 제 2 내부 전극(42 내지 45) 모두, 배리스터 소체(21)의 일부를 개재하여 서로 겹친다. 따라서, 배리스터 소체(21)에 있어서의 제 1 내부 전극(31 내지 35)과 제 2 내부 전극(41 내지 45)에 겹치는 영역이, 배리스터 특성을 발현하는 영역으로서 기능한다. 배리스터 소체(21)는 모두가 배리스터 특성을 발현하는 재료로 구성될 필요는 없고, 적어도 제 1 내부 전극(31 내지 35)과 제 2 내부 전극(41 내지 45)에 겹치는 영역이 배리스터 특성을 발현하는 재료로 구성되어 있으면 좋다.
본 실시형태에 있어서는 제 1 및 제 2 내부 전극(31 내지 35, 41 내지 45)의 각각의 단부(31a 내지 35a, 31b 내지 35b, 41a 내지 45a, 41b 내지 45b)가 배리스터 소체(21)의 2개의 주면(22, 23)에 노출된다. 각각의 단부(31a 내지 35a, 31b 내지 35b, 41a 내지 45a, 41b 내지 45b)가 제 1 내지 제 4 외부 전극(51 내지 54)으로부터 노출되는 부분(31c 내지 35c, 31d 내지 35d, 41c 내지 45c, 41d 내지 45d)을 갖고 있다. 이들에 의해, 배리스터(11)에 전해진 열을 제 1 및 제 2 내부 전극(31 내지 35, 41 내지 45)으로부터 효율 좋게 방산할 수 있다.
상기 각각의 단부(31a 내지 35a, 31b 내지 35b, 41a 내지 45a, 41b 내지 45b)가 제 1 내지 제 4 외부 전극(51 내지 54)으로부터 노출되는 부분(31c 내지 35c, 31d 내지 35d, 41c 내지 45c, 41d 내지 45d)은 전기 절연막(61, 62)에 의해 덮여 있기 때문에, 배리스터(11)에서의 쇼트의 발생을 억제할 수 있다.
본 실시형태에 있어서는 제 1 내부 전극(31 내지 35)의 단부(31a 내지 31a, 31b 내지 35b)와 제 2 내부 전극(41 내지 45)의 단부(41a 내지 45a, 41b 내지 45b)가, 대향하는 2개의 주면(22, 23)에 노출되어 있다. 이것에 의해, 제 1 내부 전극(31 내지 35)의 단부(31a 내지 35a, 31b 내지 35b) 및 제 2 내부 전극(41 내지 45)의 단부(41a 내지 45a, 41b 내지 45b)가, 배리스터 소체(21)의 주면(22, 23)에 비교적 큰 면적으로 노출되게 되고, 더욱 효율적으로 열을 방산시킬 수 있다. 또 한, 이것에 의해, 제 1 내부 전극(31 내지 35)과 제 2 내부 전극(41 내지 45)이 겹치는 면적을 크게 할 수 있기 때문에, 배리스터(11)로서의 에너지 내량(耐量)을 증대시킬 수 있다.
상기한 배리스터(11)는 도 8에 도시하는 흐름도에 따라서 제조할 수 있다. 도 8은 본 실시형태에 관계되는 배리스터를 제조하는 순서를 도시하는 흐름도이다. 도 8과 함께, 도 9, 도 10을 참조하여 배리스터(11)의 제조방법을 설명한다. 도 9 및 도 10은 본 실시형태에 관계되는 배리스터의 제조 공정을 도시하는 사시도이다.
우선, 도 9a에 도시하는 바와 같이, 배리스터 소체(21)를 구성하는 배리스터층이 되는 그린시트(211)를 소정 매수만큼 제작한다(공정 101). 구체적으로는 배리스터 소체(21)의 주성분인 ZnO와, 부성분인 금속 또는 산화물 등의 미량첨가물을 소정의 비율로 혼합하여, 배리스터 재료를 조제한다.
그리고, 이 배리스터 재료에 유기 바인더, 유기용제, 유기가소제 등을 첨가하여, 볼 밀 등을 사용하여 소정시간만큼 혼합·분쇄를 하여, 슬러리를 얻는다. 그리고, 닥터블래이드법 등에 의해서, 예를 들면 폴리에틸렌텔레프탈레이트로 이루어지는 필름상에 슬러리를 도포한 후, 이 슬러리를 건조시켜, 직사각형 형상이고 두께가 예를 들면 30pm 정도의 막을 형성한다. 그리고, 그 막을 필름으로부터 박리하여, 그린시트(211)를 얻는다.
계속해서, 도 9a에 도시하는 바와 같이 내부 전극 패턴(300)을 복수의 그린시트(211)의 표면에 형성한다(공정 102). 또한, 내부 전극 패턴(400)을 복수의 그린시트(211)의 표면에 형성한다. 구체적으로는 Pd 입자를 주성분으로 하는 금속 분말, 유기 바인더 및 유기용제를 혼합한 도전성 페이스트를, 스크린 인쇄법 등에 의해 그린시트의 표면에 인쇄하여 건조시킴으로써, 내부 전극 패턴(300, 400)을 형성한다.
내부 전극 패턴(300, 400)은 그린시트(211)의 서로 대향하는 한쪽의 단면으로부터 다른쪽의 단면까지 이르는 복수(본 실시형태에서는 5개)의 라인형으로 형성된다. 내부 전극 패턴(300, 400)의 라인의 폭은 제 1, 제 2 내부 전극(31 내지 35, 41 내지 45)에 있어서의 배리스터 소체(21)의 단면(26)과 수직방향의 길이에 대응한다. 내부 전극 패턴(300)과 내부 전극 패턴(400)의 그린시트(211)에 대한 위치가, 서로 라인의 길이방향에 대하여 수직방향으로 소정 치수 어긋나도록 내부 전극 패턴(300, 400)이 형성된다. 내부 전극 패턴(300)은 제 1 내부 전극(31 내지 35)에 상당하고, 내부 전극 패턴(400)이, 제 2 내부 전극(41 내지 45)에 상당하는 것이 된다.
계속해서, 도 9b에 도시하는 시트 적층체(213)를 형성한다(공정 103). 내부 전극 패턴(300)이 인쇄된 그린시트(211)와 내부 전극 패턴(400)이 인쇄된 그린시트(211)와 내부 전극 패턴(300, 400)이 인쇄되어 있지 않은 그린시트(211)를 소정의 순서로 겹침으로써, 시트 적층체(213)를 형성한다. 이 시트 적층체(213)에 있어서 내부 전극 패턴(300, 400)은 시트 적층체(213)의 상하방향에 적층되어 있는 동시에, 시트 적층체(213)의 1측면으로부터 반대측의 측면까지 연장되어 있다. 시트 적층체(213)의 두께는 예를 들면 1 내지 3mm 정도이다.
각각의 그린시트(211)에 형성된 복수의 내부 전극 패턴(300)은 상방향에서 보아 서로 전체가 겹치도록 배치되어 있다. 각각의 그린시트(211)에 형성된 복수의 내부 전극 패턴(400)은 상방향에서 보아 서로 전체가 겹치도록 배치되어 있다. 내부 전극 패턴(300)과 내부 전극 패턴(400)은, 상방향에서 보아 겹치는 동시에, 내부 전극 패턴(400)은 내부 전극 패턴(300)에 대하여 라인의 길이방향과 수직의 방향으로 소정 치수 어긋나 배치되어 있다.
계속해서, 도 9c에 도시하는 띠형 적층 블록체(215)를 형성한다(공정 104). 시트 적층체(213)의 적층방향에 평행하고 또한 내부 전극 패턴(300, 400)의 라인의 길이방향에 수직인 방향에 시트 적층체(213)를 얇게 슬라이스형(예를 들면 폭 0.5mm 정도)으로 절단함으로써, 복수의 띠형 적층 블록체(215)를 형성한다. 이 때, 띠형 적층 블록체(215)마다 내부 전극 패턴(300, 400)이 분리되고, 각 띠형 적층 블록체(215)의 절단면에는 내부 전극 패턴(300, 400)이 노출된 상태로 되어 있다.
계속해서, 그린 적층기판(217)을 형성한다(공정 105). 우선, 도 10a에 도시하는 바와 같이, 띠형 적층 블록체(215)의 절단면이 상하면이 되도록, 모든 띠형 적층 블록체(215)를 90도 회전시킨 상태로 둔다. 요컨대, 각 띠형 적층 블록체(215)를 옆으로 쓰러 뜨려 둔다.
계속해서, 각 띠형 적층 블록체(215)의 측면(215a; 적층방향에 수직인 면)끼리를 합치도록, 각 띠형 적층 블록체(215)를 정렬시킨다. 그리고, 정렬상태의 복수의 띠형 적층 블록체(215)의 상하방향을 누르는 동시에 측면방향으로부터 가압하여 복수의 띠형 적층 블록체(215)를 일체화시켜, 그린 적층기판(217)을 형성한다. 도 10b에 도시하는 바와 같이, 각 띠형 적층 블록체(215)의 측면(215a)끼리가 결합되어, 각 띠형 적층 블록체(215)가 일체화된 그린 적층기판(217)을 얻을 수 있다.
그 후, 그린 적층기판(217)에 대하여 가열처리를 실시하여 탈 바인더를 한 후, 그린 적층기판(217)을 소성하여 집합기판(210)을 얻는다(공정 106). 그리고, 집합기판(210)의 휘어짐을 제거하기 위해서 랩 연마장치를 사용하여 집합기판(210)의 표면을 연마한다(공정 107).
계속해서, 집합기판(210)의 상하면에서, 후술하는 외부 전극 패턴을 형성하는 위치를 제외하는 부분에 전기 절연막(600)을 형성한다(공정 108). 전기 절연막(600)은 글레이즈 유리(예를 들면, SiO2, ZnO, B, Al2O3 등으로 이루어지는 유리 등)를 인쇄하여, 소정 온도로 베이킹함으로써 형성할 수 있다.
계속해서, 도 10c에 도시하는 바와 같이 외부 전극 패턴(510, 520)을 형성한다(공정 109). 외부 전극 패턴(510, 520)이, 집합기판(210)의 상하면에 복수 형성된다. 외부 전극 패턴(510)은 집합기판(210)의 상측면 또는 하측면에 노출된 내부 전극 패턴(300)의 일부를 덮도록 형성되어, 내부 전극 패턴(300)과 전기적으로 또한 물리적으로 접속되게 된다. 즉, 외부 전극 패턴(510)은 상기 외부 전극(51, 53)에 상당한다. 외부 전극 패턴(520)은 집합기판(210)의 상측면 또는 하측면에 노출된 내부 전극 패턴(400)의 일부를 덮도록 형성되어, 내부 전극 패턴(400)과 전기적으로 또한 물리적으로 접속되게 된다. 즉, 외부 전극 패턴(520)은 상기 외부 전극(52, 54)에 상당한다.
외부 전극 패턴(510, 520)은 인쇄법 또는 도금법에 의해 형성한다. 인쇄법을 사용하는 경우는 Au 입자 또는 Pt 입자를 주성분으로 하는 금속분말에, 유기 바인더 및 유기용제를 혼합한 도전성 페이스트를 준비하여, 상기 도전성 페이스트를 배리스터 소체(21)상에 인쇄하여, 베이킹 또는 소성함으로써 형성한다. 도금법을 사용하는 경우는 진공 도금법(진공 증착법, 스퍼터링법, 이온 플레이팅법 등)에 의해, Au 또는 Pt을 증착시킴으로써 외부 전극 패턴(510, 520)을 형성한다. 계속해서, 전기 절연막(600) 및 외부 전극 패턴(510, 520)을 베이킹(공정 110), 개개의 칩에 집합기판(210)을 절단함으로써 배리스터(11)를 얻는다.
본 실시형태에서는 내부 전극 패턴(300, 400)이 라인형으로 형성되어 있다. 따라서, 내부 전극 패턴(300, 400)이 인쇄된 그린시트(211)를 적층할 때에 내부 전극 패턴(300, 400)의 길이방향에 적층 어긋남이 발생한 경우에도, 개개의 배리스터에 포함되는 제 1 및 제 2 내부 전극의 형상에 영향을 주지 않도록 할 수 있다.
다음에, 도 11 및 도 12를 참조하여, 본 실시형태에 관계되는 발광장치(LE)의 구성에 관해서 설명한다. 도 11 및 도 12는 본 실시형태에 관계되는 발광장치의 단면 구성을 설명하기 위한 모식도이다. 도 11은 발광장치(LE)를 제 1 내부 전극(31)을 포함하는 평면으로 절단하였을 때의 단면 구성을 도시하고 있다. 도 12는 발광장치(LE)를 제 2 내부 전극(41)을 포함하는 평면으로 절단하였을 때의 단면 구성을 도시하고 있다.
발광장치(LE)는 상술한 구성을 갖는 배리스터(11)와, 상기 배리스터(11)와 전기적으로 접속된 반도체 발광소자(71)를 구비하고 있다.
반도체 발광소자(71)는 GaN(질화갈륨)계 반도체의 발광 다이오드(LED : Light-Emitting Diode)이고, 기판(72)과, 상기 기판(72)상에 형성된 층 구조체(LS)를 구비하고 있다. GaN계의 반도체 LED는 주지이며, 그 설명을 간략화한다. 기판(72)은 사파이어로 이루어지는 광학적으로 투명하고 또한 전기 절연성을 갖는 기판이다. 층 구조체(LS)는 적층된, n형(제 1 도전형)의 반도체영역(73)과, 발광층(74)과, p형(제 2 도전형)의 반도체영역(75)을 포함하고 있다. 반도체 발광소자(71)는 n형의 반도체영역(73)과 p형의 반도체영역(75)의 사이에 인가되는 전압에 따라서 발광한다.
n형의 반도체영역(73)은 n형의 질화물 반도체를 포함하여 구성되어 있다. 본 실시형태에서는 n형의 반도체영역(73)은 기판(72)상에 GaN이 에피택셜 성장되어 이루어지고, 예를 들면 Si과 같은 n형 도펀트가 첨가되어 n형의 도전성을 갖고 있다. 또한, n형의 반도체영역(73)은 발광층(74)보다도 굴절율이 작고 또한 밴드갭이 커지는 조성을 갖고 있어도 좋다. 이 경우, n형의 반도체영역(73)은 발광층(74)에 대하여 하부 클래드로서의 역할을 다 한다.
발광층(74)은 n형의 반도체영역(73)상에 형성되어, n형의 반도체영역(73) 및 p형의 반도체영역(75)으로부터 공급된 캐리어(전자 및 정공)가 재결합함으로써 발광영역에 있어서 빛을 발생시킨다. 발광층(74)은 예를 들면, 장벽층과 우물층이 복수 주기에 걸쳐 교대로 적층된 다중양자우물(MQW : Multiple Quantum Well) 구조로 할 수 있다. 이 경우, 장벽층 및 우물층이 InGaN으로 이루어지고, In(인듐)의 조성을 적절하게 선택함으로써 장벽층의 밴드갭이 우물층의 밴드갭보다 커지도록 구성된다. 발광영역은 발광층(74)에 있어서, 캐리어가 주입되는 영역에 생긴다.
p형의 반도체영역(75)은 p형의 질화물 반도체를 포함하여 구성되어 있다. 본 실시형태에서는 p형의 반도체영역(75)은 발광층(74)상에 AlGaN이 에피택셜 성장되어 이루어지고, 예를 들면 Mg와 같은 p형 도펀트가 첨가되어 p형의 도전성을 갖고 있다. 또한, p형의 반도체영역(75)은 발광층(74)보다도 굴절율이 작고 또한 밴드갭이 커지는 조성을 갖고 있어도 좋다. 이 경우, p형의 반도체영역(75)은 발광층(74)에 대하여 상부 클래드로서의 역할을 다 한다.
n형의 반도체영역(73)상에는 캐소드 전극(76)이 형성되어 있다. 캐소드 전극(76)은 도전성 재료로 이루어지고, n형의 반도체영역(73)과의 사이에 오믹 접촉이 실현되어 있다. p형의 반도체영역(75)상에는 애노드 전극(77)이 형성되어 있다. 애노드 전극(77)은 도전성 재료로 이루어지고, p형의 반도체영역(75)과의 사이에 오믹 접촉이 실현되어 있다. 캐소드 전극(76) 및 애노드 전극(77)에는 범프 전극(78)이 형성되어 있다.
상술한 구성의 반도체 발광소자(71)에서는 애노드 전극(77(범프 전극(78))과 캐소드 전극(76(범프 전극(78))의 사이에 소정의 전압이 인가되어 전류가 흐르면, 발광층(74)의 발광영역에서 발광이 생기게 된다.
반도체 발광소자(71)는 제 1 및 제 2 외부 전극(51, 52)에 범프 접속되어 있다. 즉, 캐소드 전극(76)은 범프 전극(78)을 통해서 제 2 외부 전극(52)에 전기적으로 또한 물리적으로 접속되어 있다. 애노드 전극(77)은 범프 전극(78)을 통해서 제 1 외부 전극(51)에 전기적으로 또한 물리적으로 접속되어 있다. 이것에 의해, 제 1 내부 전극(31 내지 35)과 제 2 내부 전극(41 내지 45)이 겹치는 영역에 의해 구성되는 배리스터부가 반도체 발광소자(71)에 병렬 접속되게 된다. 따라서, 배리스터(11)에 의해, 반도체 발광소자(71)를 ESD 서지로부터 보호할 수 있다.
이와 같이 반도체 발광소자(71)와 접속된 배리스터(11)의 제 3 및 제 4 외부 전극(53, 54)은 배리스터(11)의 입출력 단자 전극으로서 기능한다. 마찬가지로 제 1 및 제 2 외부 전극(51, 52)은 반도체 발광소자(71)에 전기적으로 접속되는 패드 전극으로서 기능한다.
발광장치(LE)에 있어서, 반도체 발광소자(71)의 범프 전극(78)과 배리스터(11)의 제 1 및 제 2 외부 전극(51, 52)은, 물리적으로 접속되어 있기 때문에, 열적으로 접속되게 된다. 그리고, 제 1 외부 전극(51)과 제 1 내부 전극(31 내지 35)은 물리적으로 접속되어 있고, 제 1 외부 전극(51)과 제 1 내부 전극(31 내지 35)도 열적으로 접속되어 있다. 제 2 외부 전극(52)과 제 2 내부 전극(41 내지 45)은 물리적으로 접속되어 있고, 제 2 외부 전극(52)과 제 2 내부 전극(41 내지 45)도 열적으로 접속되어 있다. 따라서, 반도체 발광소자(71)에 있어서 발생한 열은 범프 전극(78) 및 각 제 1, 제 2 외부 전극(51, 52)을 개재하여, 제 1 및 제 2 내부 전극(31 내지 35, 41 내지 45)으로 전달되게 된다.
이상과 같이, 본 실시형태에 관계되는 발광장치(LE)에서는 반도체 발광소자(71)에 물리적으로 접속된 배리스터(11)의 제 1 및 제 2 외부 전극(51, 52)이 대응하는 제 1 또는 제 2 내부 전극(31 내지 35, 41 내지 45)과 물리적으로 접속되어 있기 때문에, 반도체 발광소자(71)에 있어서 발생한 열이 제 1 및 제 2 외부 전 극(51, 52)을 개재하여 제 1 및 제 2 내부 전극(31 내지 35, 41 내지 45)에 전달된다. 그런데, 제 1 및 제 2 내부 전극(31 내지 35, 41 내지 45)의 단부(31a 내지 35a, 31b 내지 35b, 41a 내지 45a, 41b 내지 45b)가 배리스터 소체(21)의 주면(22, 23)에 노출되어 있다. 또한, 각각의 단부(31a 내지 35a, 31b 내지 35b, 41a 내지 45a, 41b 내지 45b)가 제 1 및 제 2 외부 전극(51 내지 54)으로부터 노출된 부분(31c 내지 35c, 31d 내지 35d, 41c 내지 45c, 41d 내지 45d)을 갖고 있다. 이들의 결과, 반도체 발광소자(71)에 있어서 발생한 열을, 배리스터(11; 제 1 및 제 2 내부 전극(31 내지 35, 41 내지 45))로부터 효율 좋게 방산할 수 있다.
본 실시형태에서는 제 1 및 제 2 내부 전극(31 내지 35, 41 내지 45)의 단부(31a 내지 35a, 31b 내지 35b, 41a 내지 45a, 41b 내지 45b)가 배리스터 소체(21)의 서로 대향하는 주면(22, 23)에 노출되고, 주면(22, 23)에 형성된 제 1 내지 제 4 외부 전극(51 내지 54)과 전기적으로 또한 물리적으로 접속되어 있다. 따라서, 주면(22)에 형성된 제 1 및 제 2 외부 전극(51, 52)을 개재하여 반도체 발광소자(71)와 배리스터(11)를 용이하게 병렬 접속할 수 있다. 또한, 주면(23)에 형성된 제 1 및 제 2 외부 전극(53, 54)을 사용하여, 배리스터(11)를 회로기판 등에 용이하게 실장할 수 있다.
이상, 본 발명의 적합한 실시형태에 관해서 설명하였지만, 본 발명은 반드시 상술한 실시형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 여러 가지의 변경이 가능하다.
본 실시형태에 있어서는 전자소자로서 반도체 발광소자를 사용한 예를 개시 하고 있지만, 이것에 한정되지 않는다. 본 발명은 반도체 발광소자 이외에도, 동작 중에 발열하는 전자소자(예를 들면, FET, 바이폴러 트랜지스터 등)에 적용할 수 있다.
본 실시형태에서는 배리스터(11)가 5개의 제 1 내부 전극(31 내지 35)과 제 2 내부 전극(41 내지 45)을 구비하고 있지만, 이것에 한정되지 않는다. 예를 들면, 배리스터(11)가 제 1 내부 전극(31) 및 제 2 내부 전극(41)을 각각 하나씩 구비하고 있어도 좋고, 또한, 각각 더욱 많은 수 또는 더욱 적은 수의 제 1 내부 전극과 제 2 내부 전극을 구비하고 있어도 좋다.
본 실시형태에서는 반도체 발광소자(71)로서 GaN계의 반도체 LED나 ZnO계 반도체의 발광 다이오드를 사용하고 있지만, 이것에 한정되지 않는다. 반도체 발광소자(71)로서, 예를 들면, GaN계 이외의 질화물계 반도체 LED(예를 들면, InGaNAs계의 반도체 LED 등)나 질화물계 이외의 화합물 반도체 LED나 레이저 다이오드(LD : Laser Diode)를 사용하여도 좋다.
본 실시형태에서는 배리스터(11)가, 한 쌍의 제 1 및 제 2 외부 전극(51, 52) 및 한 쌍의 제 3 및 제 4 외부 전극(53, 54)을 구비하고 있지만, 이것에 한정되지 않는다. 예를 들면, 배리스터(11)는 한 쌍의 제 1 및 제 2 외부 전극(51, 52)과 한 쌍의 제 3 및 제 4 외부 전극(53, 54)의 어느 한쪽의 한 쌍의 외부 전극을 구비하고 있으면 좋다. 이 경우, 한 쌍의 외부 전극은 입출력 단자 전극 및 패드 전극으로서 기능한다.
제 1, 제 3 외부 전극(51, 53)과 제 2 내부 전극(41 내지 45)의 전기적인 절 연이 확보되는 것이면, 주면(22, 23)에 수직인 방향에서 보아, 제 1, 제 3 외부 전극(51, 53)과 제 2 내부 전극(41 내지 45)은, 서로 일부가 겹쳐 있어도 좋다. 마찬가지로, 제 2, 제 4 외부 전극(52, 54)과 제 1 내부 전극(31 내지 35)의 전기적인 절연이 확보되는 것이면, 주면(22, 23)에 수직인 방향에서 보아, 제 2, 제 4 외부 전극(52, 54)과 제 1 내부 전극(31 내지 35)은, 서로 일부가 겹쳐 있어도 좋다. 주면(22, 23)은 열 전달이 우수한 재료로 덮여 있어도 좋다.
상기 설명된 본 발명으로부터, 본 발명이 많은 방식들로 변화될 수 있음이 명백해질 것이다. 이러한 변화들은 본 발명의 의도 및 범위로부터 벗어나는 것으로 고려되지 않을 것이고, 당업자에게 명백할 이러한 모든 변형들은 이하 청구범위의 범위내에 포함되는 것으로 의도된다.
전자소자에는 반도체 발광소자나 FET 등과 같이, 그 동작 중에 열을 발하는 것이 있다. 전자소자가 고온이 되면, 소자 자체의 특성 열화를 초래하여, 그 동작에 영향을 미친다. 이 때문에, 발생한 열을 효율 좋게 방산시킬 필요가 있다.
본 발명을 통해 열을 효율 좋게 방산하는 것이 가능한 배리스터 및 발광장치가 제공된다.

Claims (6)

  1. 배리스터에 있어서,
    배리스터 소체와,
    서로 대향하는 동시에, 상기 배리스터 소체의 2개의 외표면에 단부가 노출되도록 상기 배리스터 소체 내에 배치된 제 1 및 제 2 내부 전극과,
    상기 2개의 외표면 중 한쪽의 외표면에 노출되는 상기 제 1 내부 전극의 상기 단부의 일부를 덮도록 상기 한쪽의 외표면에 배치되는 동시에, 상기 제 1 내부 전극에 물리적으로 또한 전기적으로 접속되는 제 1 외부 전극과,
    상기 한쪽의 외표면에 노출되는 상기 제 2 내부 전극의 상기 단부의 일부를 덮도록 상기 한쪽의 외표면에 배치되는 동시에, 상기 제 2 내부 전극에 물리적으로 또한 전기적으로 접속되는 제 2 외부 전극과,
    상기 제 1 내부 전극의 상기 단부에 있어서의 상기 제 1 외부 전극으로부터 노출되는 부분과, 상기 제 2 내부 전극의 상기 단부에 있어서의 상기 제 2 외부 전극으로부터 노출되는 부분을 덮도록 상기 한쪽의 외표면에 배치되는 전기 절연막을 구비하고 있는, 배리스터.
  2. 제 1 항에 있어서,
    상기 제 1 및 상기 제 2 내부 전극이, 상기 배리스터 소체 내에 교대로 복수씩 배치되어 있고,
    상기 제 1 외부 전극이, 복수의 상기 제 1 내부 전극에 걸치도록 배치되는 동시에, 상기 복수의 제 1 내부 전극에 물리적으로 또한 전기적으로 접속되고,
    상기 제 2 외부 전극이, 복수의 상기 제 2 내부 전극에 걸치도록 배치되는 동시에, 상기 복수의 제 2 내부 전극에 물리적으로 또한 전기적으로 접속되어 있는, 배리스터.
  3. 제 1 항에 있어서,
    상기 2개의 외표면 중 다른쪽의 외표면에 노출되는 상기 제 1 내부 전극의 상기 단부의 일부를 덮도록 상기 다른 쪽의 외표면에 배치되는 동시에, 상기 제 1 내부 전극에 물리적으로 또한 전기적으로 접속되는 제 3 외부 전극과,
    상기 다른쪽의 외표면에 노출되는 상기 제 2 내부 전극의 상기 단부의 일부를 덮도록 상기 다른 쪽의 외표면에 배치되는 동시에, 상기 제 2 내부 전극에 물리적으로 또한 전기적으로 접속되는 제 4 외부 전극과,
    상기 제 1 내부 전극의 상기 단부에 있어서의 상기 제 3 외부 전극으로부터 노출되는 부분과, 상기 제 2 내부 전극의 상기 단부에 있어서의 상기 제 4 외부 전극으로부터 노출되는 부분을 덮도록 상기 다른쪽의 외표면에 배치되는 전기 절연막을 더 구비하고 있는, 배리스터.
  4. 제 3 항에 있어서,
    상기 제 1 및 상기 제 2 내부 전극이, 상기 배리스터 소체 내에 교대로 복수 씩 배치되어 있고,
    상기 제 1 및 상기 제 3 외부 전극이, 복수의 상기 제 1 내부 전극에 걸치도록 배치되는 동시에, 상기 복수의 제 1 내부 전극에 물리적으로 또한 전기적으로 접속되고,
    상기 제 2 및 상기 제 4 외부 전극이, 복수의 상기 제 2 내부 전극에 걸치도록 배치되는 동시에, 상기 복수의 제 2 내부 전극에 물리적으로 또한 전기적으로 접속되어 있는, 배리스터.
  5. 제 1 항에 있어서, 상기 2개의 외표면이 서로 대향하고 있는, 배리스터.
  6. 반도체 발광소자와, 배리스터를 구비하는 발광장치에 있어서,
    상기 배리스터는,
    배리스터 소체와,
    서로 대향하는 동시에, 상기 배리스터 소체의 2개의 외표면에 단부가 노출되도록 상기 배리스터 소체 내에 배치된 제 1 및 제 2 내부 전극과,
    상기 2개의 외표면 중 한쪽의 외표면에 노출되는 상기 제 1 내부 전극의 상기 단부의 일부를 덮도록 상기 한쪽의 외표면에 배치되는 동시에, 상기 제 1 내부 전극에 물리적으로 또한 전기적으로 접속되는 제 1 외부 전극과,
    상기 한쪽의 외표면에 노출되는 상기 제 2 내부 전극의 상기 단부의 일부를 덮도록 상기 한쪽의 외표면에 배치되는 동시에, 상기 제 2 내부 전극에 물리적으로 또한 전기적으로 접속되는 제 2 외부 전극과,
    상기 제 1 내부 전극의 상기 단부에 있어서의 상기 제 1 외부 전극으로부터 노출되는 부분과, 상기 제 2 내부 전극의 상기 단부에 있어서의 상기 제 2 외부 전극으로부터 노출되는 부분을 덮도록 상기 한쪽의 외표면에 배치되는 전기 절연막을 구비하고 있고,
    상기 반도체 발광소자는, 상기 배리스터에 병렬 접속되도록 상기 제 1 및 제 2 외부 전극에 물리적으로 또한 전기적으로 접속되어 있는, 발광장치.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080225449A1 (en) * 2007-03-13 2008-09-18 Tatsuya Inoue Electrostatic discharge protection component, and electronic component module using the same
DE102008024479A1 (de) * 2008-05-21 2009-12-03 Epcos Ag Elektrische Bauelementanordnung
JP6394052B2 (ja) 2013-05-13 2018-09-26 日亜化学工業株式会社 発光装置及びその製造方法
DE112019003625T5 (de) 2018-07-18 2021-04-22 Avx Corporation Varistor-Passivierungsschicht und Verfahren zu ihrer Herstellung

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003209002A (ja) * 2002-01-15 2003-07-25 Tdk Corp リングバリスタ
JP2003303704A (ja) * 2002-04-09 2003-10-24 Matsushita Electric Ind Co Ltd 静電対策部品
JP2004006519A (ja) * 2002-05-31 2004-01-08 Otowa Denki Kogyo Kk 多端子バリスタ

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5823921B2 (ja) * 1978-02-10 1983-05-18 日本電気株式会社 電圧非直線抵抗器
JPH02135702A (ja) 1988-11-16 1990-05-24 Murata Mfg Co Ltd 積層型バリスタ
JP2556151B2 (ja) * 1989-11-21 1996-11-20 株式会社村田製作所 積層型バリスタ
JPH03239304A (ja) * 1990-02-16 1991-10-24 Murata Mfg Co Ltd 積層バリスタ
GB2242067B (en) * 1990-03-16 1994-05-04 Ecco Ltd Varistor configurations
JPH09260187A (ja) * 1996-03-19 1997-10-03 Murata Mfg Co Ltd セラミック電子部品の製造方法
JPH1140449A (ja) * 1997-07-23 1999-02-12 Murata Mfg Co Ltd 積層セラミック電子部品の製造方法、積層セラミック電子部品および積層セラミック電子部品アセンブリ
JPH1167583A (ja) * 1997-08-26 1999-03-09 Taiyo Yuden Co Ltd 積層型電子部品
JPH11273914A (ja) * 1998-03-26 1999-10-08 Murata Mfg Co Ltd 積層型バリスタ
KR100274210B1 (ko) * 1998-11-02 2000-12-15 오세종 어레이형 다중 칩 부품
JP2001015815A (ja) * 1999-04-28 2001-01-19 Sanken Electric Co Ltd 半導体発光装置
JP2001167908A (ja) * 1999-12-03 2001-06-22 Tdk Corp 半導体電子部品
JP2004336014A (ja) * 2003-04-16 2004-11-25 Taiyo Yuden Co Ltd 積層セラミックコンデンサ，積層セラミックコンデンサの実装構造及びコンデンサモジュール

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003209002A (ja) * 2002-01-15 2003-07-25 Tdk Corp リングバリスタ
JP2003303704A (ja) * 2002-04-09 2003-10-24 Matsushita Electric Ind Co Ltd 静電対策部品
JP2004006519A (ja) * 2002-05-31 2004-01-08 Otowa Denki Kogyo Kk 多端子バリスタ

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