KR100815214B1 - Ic 패키지 압력 방출 방법, 이 방법을 이용하는 ic 패키지 및 전자장치 - Google Patents

Ic 패키지 압력 방출 방법, 이 방법을 이용하는 ic 패키지 및 전자장치 Download PDF

Info

Publication number
KR100815214B1
KR100815214B1 KR1020037008862A KR20037008862A KR100815214B1 KR 100815214 B1 KR100815214 B1 KR 100815214B1 KR 1020037008862 A KR1020037008862 A KR 1020037008862A KR 20037008862 A KR20037008862 A KR 20037008862A KR 100815214 B1 KR100815214 B1 KR 100815214B1
Authority
KR
South Korea
Prior art keywords
substrate
package
die
lid
lead
Prior art date
Application number
KR1020037008862A
Other languages
English (en)
Other versions
KR20030082935A (ko
Inventor
서비스와지트
네오기수딥토
루머크리스토퍼
탄분셍
Original Assignee
인텔 코오퍼레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코오퍼레이션 filed Critical 인텔 코오퍼레이션
Publication of KR20030082935A publication Critical patent/KR20030082935A/ko
Application granted granted Critical
Publication of KR100815214B1 publication Critical patent/KR100815214B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/10Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73253Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01068Erbium [Er]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12044OLED
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/1615Shape
    • H01L2924/16152Cap comprising a cavity for hosting the device, e.g. U-shaped cap

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

다이와 패키지의 외측 사이에 전기 접속을 제공하기 위해 다이가 부착되는 기판, 리드, 및 적어도 하나의 단절부를 가지는 패턴으로 기판과 리드 사이에 배치된 밀봉재를 포함하는 패키지 내에 존재하는 압력을 방출하기 위한 장치 및 방법.
IC, 패키지, 압력 방출, 볼 그리드 어레이, 핀 그리드 어레이, 플립-칩

Description

IC 패키지 압력 방출 방법, 이 방법을 이용하는 IC 패키지 및 전자장치{IC PACKAGE PRESSURE RELEASE METHOD, IC PACKAGE AND ELECTRONIC DEVICE USING THIS METHOD}
본 발명은 플립-칩 패키지로 밀봉된 전자 장치의 안정성과 성능을 향상시키기 위한 장치 및 방법에 관한 것이다.
통상적으로 사용되는 전자 장치는, 각종 포토리소그래피 프로세스의 수단에 의해 전자 회로가 배치되어 있는 반도체 재료의 박형 시트 또는 다이의 형태로 존재한다. 회로가 손상되는 것을 방지하기 위해, 다이는 인쇄 기판으로의 전자 장치의 부착을 용이하게 하도록 설계된 패키지로 밀봉된다.
히트싱크("히트 스프레더(heat spreader)"로도 알려짐)로 기능하는 알루미늄 또는 기타 열 전도성 재료로 이루어진 리드(lid)와, 다이와 패키지가 부착되는 회로판 사이에 전기 접속을 제공하기 위해 사용되는 전기 전도성 재료를 포함하는 유기 혼합물로 이루어진 기판을 일체화시키는 "플립-칩(flip-chip)" 또는 "제어 붕괴 칩 접속(controlled collapsed chip connection)"(C4) 등의 패키지의 사용을 통해, 전력 소모 및 다이 크기의 융통성이 향상될 뿐 아니라 전자 신호 특성의 향상 이 실현되어 왔다.
도 1은 볼 그리드 어레이(ball grid array) 형식의 종래 기술의 패키지의 단면도이다. 패키지(100)의 외측은 리드(110: 일체화된 히트 스프레더, 또는 IHS 로도 알려짐), 기판(112) 및 리드(110)와 기판(112) 사이에 배치된 밀봉재(114)를 포함한다. 서멀 어태치(116: thermal attach)는 다이(130)와 리드(110) 사이에 열 전도성 접속을 제공하고, 이는 다이(130)로부터 전도된 열을 서멀 어태치(116)를 통해 리드(110)의 외부의 주변 대기로 방출함으로써 다이(130)에 배치된 회로의 일반 동작 중에 다이(130)의 쿨링을 원할하게 해준다. 언더필(120: underfill)과 땜납 볼(122: solder ball)(C4 범프로도 알려져 있음)은, 땜납 볼(122)이 다이(130)와 기판(112) 사이에 전기적 접속을 제공하여, 다이(130)를 기판(112)에 부착시킨다. 기판(112)은, 땜납 볼(122)과 땜납 볼(124) 사이에 전기적 접속을 형성하는 도체가 있는 인쇄 회로 기판이다. 땜납 볼(124)은, 패키지(100)가 회로판(140)에 부착될 때 기판(112)과 회로판(140) 사이에 전기적인 접속을 형성하고, 따라서 다이(130)와 회로판(140) 사이에 전기적인 접속을 형성한다.
도 2는 도 1에 도시한 동일한 종래 기술의 패키지의 상면도로서, 도 2의 패키지(200)의 아이템은, 도 1의 패키지(100)의 아이템이 1xx 번호로 라벨된 것에 대응하여 2xx번호로 라벨되어 있다. 도 1의 리드(110)와 서멀 어태치(116)에 각기 대응하는 리드와 서멀 어태치는, 리드 하부의 다른 아이템의 상대 위치가 보여지도록 도 2에 도시된 패키지로부터 제거되었다. 도 2에 나타낸 바와 같이, 패키지(200)의 외측은 기판(212) 및 밀봉재(214)로 이루어진다. 다이(230)는 기판(212)의 거의 중 앙에 있으며, 하방으로부터 돌출하여, 다이(230)의 에지를 약간 넘어선 언더필(220)을 통해 기판(212)에 부착된다. 밀봉재(214)는 리드(미도시)가 기판(212)과 만나는 곳과 대응하는 곳에 배치되어, 리드를 기판(212)에 접착시킨다. 도시한 바와 같이, 밀봉재(214)는 다이(230) 둘레에 단절되지 않은 라인을 형성하는 방식으로 배치된다.
단절되지 않은 라인으로 배치된 밀봉재(214)의 결점은 리드와 기판(212) 사이가 완전 밀봉되어 패키지(200)의 내부와 패키지(200)의 외부의 주변 대기 사이의 압력차가 같아 지는 것을 방해할 수 있다는 것이다. 이는 기판이 패키지(200) 주변의 대기로부터 습기를 흡수하기 쉬운 유기 재료 또는 기타 재료로 이루어져 패키지(200)의 내부로 습기가 스며드는 경우 특히 현저하게 된다. 열 테스트 또는 일반적인 사용시, 다이(230)의 온도가 증가하면, 패키지(200) 내부에 존재하는 습기는 증기로 되어, 패키지(200) 내의 압력을 증가시키고, 리드와 기판(212)을 각기 밀어내는 경향이 있다. 도 1의 재검토에 의해 통찰되는 최선의 것으로서, 리드(110)와 기판(112)의 각각의 밀어냄은 리드(110)를 다이(130)로부터 분리시키는 경향이 있으며, 따라서 다이(130)에 대항하여 서멀 어태치(116)를 압착하는 리드(110)에 의해 일반적으로 발휘되는 압력이 감소됨에 따라, 다이(130)로부터 떨어져 있는 서멀 어태치(116)의 열 전도 효율이 감소된다. 이러한 압력의 증가는 기판(112)을 외측으로 휘게 하고, 기판의 모서리를 휘게 만들어, 다이의 표면에 배치된 회로의 전기적인 오류 및/또는 수명 단축을 일으키는 박막 크래킹 및/또는 박막의 박리를 유발할 수도 있다.
압력하에서 증기로 변환되는 습기의 존재로 일어나는 다른 결점은, 증기가 서멀 어태치(116)와 다이(130)의 사이 또는 서멀 어태치(116)와 리드(110) 사이에 강제 주입될 수 있다는 것이다. 이는 서멀 어태치(116)와, 리드(110) 또는 다이(130)와의 접촉을 감소시키고, 그에 따라, 다이(130)로부터의 열을 리드(110)로 전도하는 서멀 어태치(116)의 열 전도 효율을 감소시킨다. 게다가, 서멀 어태치(116)의 혼합물에 따라, 증기는 자체적으로 서멀 어태치 재료를 통과할 수도 있고, 따라서 서멀 어태치(116)내에 갭이 형성되어 다이(130)로부터 서멀 어태치(116)를 통한 열 전달을 차단할 것이다.
압력 및 습기의 존재로 발생하는 바람직하지 않은 효과에 더하여, 리드, 기판, 다이 사이의 팽창 및 수축 비율의 차이로 결과로서 단절되지 않은 라인의 밀봉재의 사용으로 발생하는 결점이 있다. 다시 도 1을 참조하면, 온도가 증가함에 따라, 리드(110)와 기판(112) 모두, 리드(110) 및 기판(112)의 제조에 사용된 특정 재료에 의존하여 다이(130) 보다 신속하게, 각기 상이한 비율로 팽창하는 경향이 있다. 단절되지 않은 라인의 밀봉재는 단절된 패턴의 밀봉재 보다 리드(110)와 기판(112)의 상대 이동을 제약하고, 그 결과, 리드(110) 또는 기판(112)을 외측으로 휘게 할 수 있다. 상술한 바와 같이, 이와 같은 휨 효과는 다이(130)로부터의 열을 전도하는 서멀 어태치(116)의 열 전도 효율을 감소시키거나, 다이(130)의 크래킹 및/또는 박리를 야기할 수 있다.
발명의 요약
다이와 패키지의 외측 사이에 전기 접속을 제공하기 위해 다이가 부착되는 기판, 리드, 및 적어도 하나의 단절부를 가지는 패턴으로 기판과 리드 사이에 배치된 밀봉재를 포함하는 패키지 내에 존재하는 압력을 방출시키기 위한 장치 및 방법이 제공된다.
구체적으로 본 발명은 IC 패키지에 있어서, 다이가 부착되는 내부면을 갖는 기판 - 상기 기판을 통해 상기 다이와 패키지의 외면 사이에 전기 접속이 형성됨 - ; 상기 기판의 내부면과 대면하는 내부면을 갖는 리드; 전기 회로가 배치되며, 상기 기판과 상기 리드의 사이에 둘러싸이고, 상기 기판의 내부면에 부착된 다이; 상기 다이 및 상기 리드의 내부면 사이에 배치된 서멀 어태치(thermal attach); 및 적어도 하나의 단절부를 가지는 패턴으로 상기 기판 및 상기 리드 사이에 배치되고 상기 기판 및 상기 리드에 부착되는 밀봉재 단편을 포함하는 것을 일 특징으로 한다.
또한 본 발명은 IC 패키지 내에 존재하는 압력을 방출하기 위한 방법에 있어서, 전기 회로가 배치되는 다이를 기판의 내부면에 부착하여 상기 다이와 상기 기판 사이에 전기 콘택을 형성하는 단계; 적어도 하나의 단절부를 가지는 패턴 - 여기서, 상기 패턴은 단절부를 가지지 않는 경우 상기 다이의 둘레에 단절되지 않은 라인을 형성함 - 으로 상기 기판의 내부면의 주변에 밀봉재의 단편을 배치하는 단계; 상기 기판에 리드를 상기 리드의 내부면이 상기 기판의 내부면과 대면하도록 하여, 상기 다이가 상기 기판과 상기 리드 사이에 밀봉되고 상기 다이가 상기 기판과 상기 리드에 접촉하도록 상기 리드와 상기 기판을 결합하기 위하여 상기 기판의 내부면의 둘레에 배치된 밀봉재의 단편을 이용하여 결합시키는 단계; 및 상기 다이와 상기 리드의 내부면 사이에 서멀 어태치를 배치하는 단계를 포함하는 것을 다른 특징으로 한다.
또한 본 발명은 전자 장치에 있어서, 내부면을 가지는 기판; 상기 기판의 내부면에 대면하는 내부면을 갖는 리드; 전자 회로가 배치되는 다이 - 여기서, 상기 다이는 상기 기판과 상기 리드 사이에 밀봉되고, 상기 다이와 상기 전자 장치의 외측면 사이에 전기 접속을 제공하는 상기 기판의 내부면에 부착됨 - ; 및 상기 기판과 상기 리드 사이에 적어도 하나의 단절부를 가지는 패턴으로 배치되며 상기 기판과 상기 리드에 접촉되는 밀봉재 단편을 포함하는 것을 또 다른 특징으로 한다.
본 발명의 목적, 특징, 및 장점은 이하의 상세한 설명을 통해 당업자에게 명백해질 것이다.
도 1은 종래 기술의 볼 그리드 어레이 패키지의 단면도.
도 2는 패키지의 일부를 제거한 종래 기술의 볼 그리드 패키지의 상면도.
도 3은 패키지의 일부를 제거한 본 발명의 일실시예의 상면도.
도 4는 패키지의 일부를 제거한 본 발명의 다른 실시예의 상면도.
본 발명의 이해를 돕기 위해 복수의 항목을 상세히 설명하도록 한다. 그러나, 이러한 특정 항목이 본 발명을 실시하는데 필수적인 것은 아니고, 이는 당업자에게 명백할 것이다.
본 발명은 유기 기판이 사용되는 집적회로용 "플립-칩(flip-chip)" 또는 "제 어 붕괴 칩 접속(controlled collalsed chip connection)"(C4) 패키지에 관한 것이다. 이러한 패키지는 "유기 랜드 그리드 어레이(organic land grid array)" 또는 "OLGA"로 알려져 있다. 특히, 본 발명은 대형 다이를 유지하기 위해 그러한 패키지를 사용하는 것과 관련이 있다. 그러나, 본 발명은 다공성 기판 재료가 사용되거나, 상당량의 열을 발생하는 회로가 배치된 소형 다이가 사용될 때에도 적용 가능한 것으로 당업자들은 평가할 것이다. 또한 본 발명은 패키지가 고온 환경에서 사용될 때에도 적용 가능하다.
도 3은 도 2의 도면과 유사한 상면도이지만, 본 발명의 실시예를 나타내고 있다. 도 2의 패키지(200)의 아이템이 2xx 번호로 라벨된 것에 대응하여 패키지(300)의 아이템은 3xx 번호로 라벨되어 있다. 도 2에 나타낸 바와 같이, 리드 아래의 다른 아이템의 상대적인 위치를 보여주도록, 도 1의 리드(110)과 서멀 어태치(116)에 각기 대응하는 리드 및 서멀 어태치가 도 3으로부터 제거되었다. 도 3에 도시된 바와 같이, 패키지(300)의 외측은 기판(312)과 밀봉재(314A~314D)로 구성된다. 도시된 바와 같이, 다이(330)는 기판(312)의 거의 중앙에 위치하며, 하방으로부터 돌출하여 다이(330)의 에지를 약간 넘어선 언더필(220)을 통해 기판(312)에 부착된다.
도 2의 밀봉재(214)와 같이, 도 3의 실시예에 사용된 밀봉재는 리드(미도시)가 기판(312)과 만나는 곳에 대응하여 배치되어, 리드를 기판(312)에 접착시킨다. 그러나, 도 2의 밀봉재(214)와는 달리, 이 실시예에 사용된 밀봉재는 다이(330) 둘레에 단절되지 않은 라인으로 형성되지 않는다. 대신, 이 밀봉재는 4곳의 밀봉 세 그먼트(314A~314D)에, 세그먼트 사이에 단절부(break)를 두고 형성되어, 패키지의 온도 상승시 증기로 전환되는 습기의 결과로서 패키지(300)의 내부에 형성되는 압력이 단절부를 통해 방출될 수도 있다.
도 1 및 도 3를 참조하면, 이러한 압력의 방출을 허용함으로써, 리드(도 3에 도시되진 않지만, 도 1의 리드(110)와 같이 대응하여 보여짐)가 기판(112/312)에 대해 밀리는 것을 야기하지 않는다. 그 결과, 다이(130/330)로부터 리드로 열을 전달하는 서멀 어태치(도 3에 도시되진 않지만, 도 1의 서멀 어태치(116)와 같이 대응하여 보여짐)상의 리드에 의해 가해진 압력이 감소되지 않으며, 이러한 열을 전도하는 서멀 어태치의 효율이 보존된다.
또한 압력의 방출을 허용함으로써, 기판(112/312)이 외측으로 휘지 않는다 - 이는 기판(112/312)의 휨을 야기시키고, 잠재적으로 다이(130/330)에 크랙을 형성한다 -.
게다가, 단절되는 패턴으로 밀봉재(314A~314D)를 배치하면, 밀봉재는 리드(110)와 기판(112/312) 사이에 조금은 유연한 접속을 형성하고, 따라서 리드(110)와 기판(112/312) 사이에 어느 정도의 상대 이동을 허용한다. 어느 정도의 상대 이동을 허용하는 것은 리드(110)와 기판(112/312)이 온도 변화에 반응하여 각기 상이한 비율로 팽창 및 수축할 수 있게 해주고, 따라서 리드(110) 또는 기판(112/312)이 외측으로 휘는 성향이 감소된다. 즉, 이것은 상술한 서멀 어태치(116) 효율의 손실 및/또는 상술한 다이(130/330)내에 크래킹 또는 박리를 감소시키도록 작용한다.
일실시예에서, 밀봉재는 복수 세그먼트에 배치되고, 결과적으로 복수의 단절부를 형성한다. 다른 실시예에서, 밀봉재는 단일 세그먼트로 배치되지만, 다이(330) 둘레에 완전한 루프를 형성하지 않고, 따라서 단일 단절부를 형성한다. 일실시예에서, 단절부는 밀봉재의 완전 루프의 전체 길이의 적어도 10%를 포함하고, 반면 다른 실시예에서는, 그 길이의 10% 미만을 포함한다. 다른 실시예에 있어서, 밀봉재는 밀봉재의 작은 스폿 또는 도트의 패턴으로, 단절부를 정의하는 세그먼크 보다는 밀봉재의 스폿 사이에 단절부를 두고 배치된다.
일실시예에서, 밀봉재는 기판(312)과 리드(미도시)가 서로에 대하여 높은 자유도로 이동할 수 있는 비교적 가요성의 재료로 이루어진다. 다른 실시예에서, 밀봉재는 보다 단단한 재료로 이루어져서, 기판(312)과 리드의 상대 이동을 제한한다.
일실시예에 있어서, 먼저, 패키지(300)는 다이(330)를 기판(312)에 부착함으로써 형성되고, 이에 따라 다이(330)와 기판(312) 사이에 물리적 및 전기적 접속이 형성된다. 이어서, 밀봉재가 기판(312)상의 4 개소의 세그먼트(314A~314D)에 배치된다 - 여기에 리드(미도시)가 기판(312)에 부착됨 -. 이어서, 서멀 어태치(미도시)가 다이(330)상에 배치된다 - 여기에 리드(미도시)가 다이(330)에 부착됨 -. 이어서, 리드가 (밀봉재를 통해)기판(312)과 (서멀 어태치를 통해)다이(330)에 부착된다. 당업자들이 알수 있듯이, 이들의 순서는 본 발명의 요지 내에서 변경될 수 있다.
일실시예에서, 밀봉재를 단절되지 않은 라인으로 배치하기 위해 최초 설계된 패키지 조립 장치는 밀봉재를 밀봉재 세그먼트(314A~314D)로서 배치하도록 개조된다. 다른 실시예에서, 밀봉재를 밀봉재 세그먼트(314A~314D)로서 배치하기 위해 특별하게 설계된 새로운 패키지 조립 장치가 사용된다.
일실시예에서, 기판(312)은 유기 재료로 구성되고, 이 유기 재료는 패키지(300) 외부의 대기로부터 습기를 흡수할 수 있는 다공성 재료일 수도 있다. 다른 실시예에 있어서, 기판(312)은 비-유기 재료로 구성되지만, 여전히 습기를 흡수하는 결점을 갖는다. 일실시예에서, 고압에서 패키지를 증기에 노출시키고, 패키지의 외부에 열을 가함으로써 패키지 및/또는 패키지내 다이가 시험된다.
일실시예에서, 리드(미도시)에는 자체에 형성된 하나 이상의 통기공(vent- hole)을 가지며, 이 통기공이 패키지(300)의 내부의 압력을 방출하도록 작용할 수 있지만, 시험이나 일반적인 사용을 위해, 패키지(300)가 설치되는 방식의 결과로서 통기공이 차단될 수도 있다. 다른 실시예에서, 리드는 자체적으로 형성된 통기공을 구비하지 않으며, 밀봉재 세그먼트(314A~314D) 사이의 단절부가 압력을 방출하는 유일한 수단이다.
일실시예에서, 서멀 어태치(미도시)는 서멀 그리스이고, 반면 다른 실시예에서, 서멀 어태치는 열 접착제이다.
일실시예에서, 리드(미도시)는 구리 또는 알루미늄과 같이 다이(330)로부터 열을 전도할 수 있는 재료로 이루어진다. 일실시예에서, 리드는 다이(330)로 부터 전도된 열을 패키지(300) 주변의 대기로 방출한다.
다른 실시예에서, 리드는 히트싱크(또는 히트 스프레더), 히트 파이프, 또는 전자 열 냉각기 등과 같이 리드가 접촉하고 있는 기타 열 전도 장치에 열을 전도시킨다.
일실시예에서, 패키지(300)는 볼 그리드 어레이 패키지이고, 여기서, 기판(312)은 도 1의 땜납 볼(124)에 일반적으로 대응하는 땜납 볼 수단에 의해 회로판(미도시)에 부착된다. 다른 실시예에서, 패키지(300)는 핀 그리드 어레이 패키지이며, 여기서, 기판(312)은 핀 수단에 의해 회로판에 부착된 소켓을 통해 간접적으로, 또는 회로판에 드릴질 된 구멍을 통해 직접적으로 회로판에 부착된다.
일실시예에 있어서, 마이크로 컴퓨터 시스템의 코어 로직(예컨대, RAM 제어기, 버스 인터페이스, I/O 장치 인터페이스, 또는 타이머)을 포함하는 회로가 다이(330)의 표면에 배치된다. 다른 실시예에서, 마이크로 컴퓨터 시스템의 CPU를 포함하는 회로가 다이(330)의 표면에 배치된다.
도 4는 도 3의 도면과 유사한 상면도이고, 본 발명의 실시예를 나타내고 있다. 도 4는 리드를 기판(412)에 접착시키기 위해, 리드(미도시)가 기판(412)과 만나는 곳에 대응하는 위치에 밀봉재가 배치될 수도 있는 교대 패턴을 보여준다. 도 3 및 도 4의 패턴은 둘다 실질적으로 직사각형이지만, 패키지(400)내의 밀봉재의 단절부는, 패키지(300)의 경우, 단절부가 변에 있던 것과는 달리, 실질적으로 직사각형인 패턴의 모서리에 있다. 도 4의 패키지(400)의 아이템은, 도 3의 패키지(300)의 아이템이 3xx 번호로 라벨된 것에 대응하여, 4xx번호로 라벨되어 있다. 도 3에서와 같이, 리드의 아래의 다른 아이템의 상대 위치를 보여주기 위해, 도 1의 리드(110)과 서멀 어태치(116)에 각기 대응하는 리드 및 서멀 어태치가 도 3에 도시된 패키지로부터 제거되었다.
본 발명을 바람직한 실시예와 관련하여 설명하였다. 상술한 범위 내에서 각종 변경 및 변형이 일어날 수 있다는 것은 당업자에게 있어서 명백한 일이다. 본 발명은 컴퓨터 시스템에서 기능의 다른 조합을 지원하여 실시될 수도 있다는 것을 당업자는 이해해야 한다.
본 발명의 실시예는, 전자 회로가 배치되어 있는 다이를 운반하는 볼 그리드 어레이 및 핀 그리드 어레이 패킷의 내용으로 설명되었다. 그러나, 본 발명은 각종 패키지 형식, 각종 전자, 마이크로 전자 및 마이크로 기계 장치에 적용할 수도 있다. 본 발명은, 일반적으로 사용되는 강성 인쇄 기판에 부착된 패키지의 내용으로 설명되었지만, 본 발명은 가요성 재료의 시트 또는 전기 접속을 제공하는 기타 표면에 부착되어 있는 패키지에 적용될 수 있다. 또한, 본 발명은 실질적으로 직사각 인 패턴으로 밀봉재가 배치된 패키지의 내용으로 설명되었지만, 본 발명은, 밀봉재가 배치된 패턴이 리드 및/또는 기판의 모양에 영향을 받는 것과 상관 없이 또는 이와 상관하여 밀봉재가 배치되는 다른 패턴에 적용될 수 있다. 게다가, 밀봉재는 원형 또는 다른 다각형 패턴으로 배치될 수도 있고, 또는 밀봉재는 라인 세그먼트보다는 복수의 스폿으로서 배치될 수도 있다. 또한, 본 발명은 전자 회로가 배치되는 단일 다이를 밀봉하는 패키지의 내용으로 설명되었지만, 본 발명은 다수의 다이 및/또는 소형 다이를 포함하는 다이를 밀봉하는 패키지에 적용할 수 있다.

Claims (27)

  1. 다이가 부착되는 내부면을 갖는 기판 - 상기 기판을 통해 상기 다이와 패키지의 외면 사이에 전기 접속이 형성됨 - ;
    상기 기판의 내부면과 대면하는 내부면을 갖는 리드;
    전기 회로가 배치되며, 상기 기판과 상기 리드의 사이에 둘러싸이고, 상기 기판의 내부면에 부착된 다이;
    상기 다이 및 상기 리드의 내부면 사이에 배치된 서멀 어태치(thermal attach); 및
    적어도 하나의 단절부를 가지는 패턴으로 상기 기판 및 상기 리드 사이에 배치되고 상기 기판 및 상기 리드에 부착되는 밀봉재 단편을
    포함하는 것을 특징으로 하는 IC 패키지.
  2. 제1항에 있어서,
    상기 패키지는 볼 그리드 어레이 패키지인 것을 특징으로 하는 IC 패키지.
  3. 제1항에 있어서,
    상기 패키지는 핀 그리드 어레이 패키지인 것을 특징을 하는 IC 패키지.
  4. 삭제
  5. 제1항에 있어서,
    상기 리드를 통해 통기공(vent-hole)이 형성되는 것을 특징으로 하는 IC 패키지.
  6. 제1항에 있어서,
    상기 밀봉재 단편이 상기 리드와 상기 기판의 사이에 배치되는 패턴은, 적어도 하나의 단절부를 가지는 실질적인 직사각형 패턴인 것을 특징으로 하는 IC 패키지.
  7. 제6항에 있어서,
    상기 밀봉재 단편은 4개의 밀봉재 단편을 포함하고, 상기 직사각형 패턴은 상기 실질적인 직사각형 패턴의 각 변마다 1개씩, 총 4개의 단절부를 갖는 것을 특징으로 하는 IC 패키지.
  8. 제7항에 있어서,
    상기 4개의 단절부는, 단절되지 않은 경우의 상기 실질적인 직사각형 패턴의 총 길이의 최소 10%를 포함하는 것을 특징으로 하는 IC 패키지.
  9. 제6항에 있어서,
    상기 밀봉재 단편은 4개의 밀봉재 단편을 포함하고, 상기 직사각형 패턴은 상기 실질적인 직사각형 패턴의 각 모서리 마다 1개씩, 총 4개의 단절부를 갖는 것을 특징으로 하는 IC 패키지.
  10. 제9항에 있어서,
    상기 4개의 단절부는, 단절되지 않은 경우의 상기 실질적인 직사각형 패턴의 총 길이의 최소 10%를 포함하는 것을 특징으로 하는 IC 패키지.
  11. 삭제
  12. 제1항에 있어서,
    상기 기판은 습기를 흡수하기 쉽고, 상기 기판과 상기 리드 사이에 존재하는 압력은 상기 기판에 의해 상기 패키지내에 방출되는 습기가 증기로 변한 결과인 것을 특징으로 하는 IC 패키지.
  13. 제1항에 있어서,
    상기 기판은 유기 재료로 구성되는 것을 특징으로 하는 IC 패키지.
  14. 제1항에 있어서,
    상기 다이는 제어 붕괴 칩 접속(controlled collapsed chip connection)을 이용하여 상기 기판에 부착되는 것을 특징으로 하는 IC 패키지.
  15. 제1항에 있어서,
    상기 패키지는, 고압에서 패키지를 증기에 노출시키는 방식으로 패키지의 외부에 열을 가함으로써 테스트 되는 것을 특징으로 하는 IC 패키지.
  16. IC 패키지 내에 존재하는 압력을 방출하기 위한 방법에 있어서,
    전기 회로가 배치되는 다이를 기판의 내부면에 부착하여 상기 다이와 상기 기판 사이에 전기 콘택을 형성하는 단계;
    적어도 하나의 단절부를 가지는 패턴 - 여기서, 상기 패턴은 단절부를 가지지 않는 경우 상기 다이의 둘레에 단절되지 않은 라인을 형성함 - 으로 상기 기판의 내부면의 주변에 밀봉재의 단편을 배치하는 단계;
    상기 기판에 리드를 상기 리드의 내부면이 상기 기판의 내부면과 대면하도록 하여 결합시키는 단계 - 여기서, 상기 결합은 상기 다이가 상기 기판과 상기 리드 사이에 밀봉되고 상기 다이가 상기 기판과 상기 리드에 접촉하도록 상기 리드와 상기 기판을 결합하기 위하여 상기 기판의 내부면의 둘레에 배치된 밀봉재의 단편을 이용함 - ; 및
    상기 다이와 상기 리드의 내부면 사이에 서멀 어태치를 배치하는 단계를
    포함하는 것을 특징으로 하는 IC 패키지 압력 방출 방법.
  17. 제16항에 있어서,
    테스트를 위해, 상기 리드를 통해 형성된 통기공이 차단되고, 이에 따라 패키지 내에 존재하는 압력이 상기 통기공을 통해 방출되는 것이 방지되는 방식으로 패키지를 설치하는 단계를 더 포함하는 것을 특징으로 하는 IC 패키지 압력 방출 방법.
  18. 제17항에 있어서,
    상기 테스트 단계는 고압에서 상기 패키지를 증기에 노출시키는 방식으로 상기 패키지의 외부에 열을 가하는 단계를 포함하는 것을 특징으로 하는 IC 패키지 압력 방출 방법.
  19. 제16항에 있어서,
    상기 기판은 습기를 흡수하기 쉽고, 상기 기판과 상기 리드 사이에 존재하는 압력은 상기 기판에 의해 상기 패키지내에 방출되는 습기가 증기로 변한 결과인 것을 특징으로 하는 IC 패키지 압력 방출 방법.
  20. 삭제
  21. 제16항에 있어서,
    일반적인 사용을 위해, 상기 리드를 통해 형성된 통기공이 차단되고, 이에 따라 패키지 내에 존재하는 압력이 상기 통기공을 통해 방출되는 것이 방지되는 방식으로 패키지를 설치하는 단계를 더 포함하는 것을 특징으로 하는 IC 패키지 압력 방출 방법.
  22. 제16항에 있어서,
    상기 다이는 제어 붕괴 칩 접속을 이용하여 상기 기판에 부착되는 것을 특징으로 하는 IC 패키지 압력 방출 방법.
  23. 전자 장치에 있어서,
    내부면을 가지는 기판;
    상기 기판의 내부면에 대면하는 내부면을 갖는 리드;
    전자 회로가 배치되는 다이 - 여기서, 상기 다이는 상기 기판과 상기 리드 사이에 밀봉되고, 상기 다이와 상기 전자 장치의 외측면 사이에 전기 접속을 제공하는 상기 기판의 내부면에 부착됨 - ; 및
    상기 기판과 상기 리드 사이에 적어도 하나의 단절부를 가지는 패턴으로 배치되며 상기 기판과 상기 리드에 접촉되는 밀봉재 단편을
    포함하는 것을 특징으로 하는 전자 장치.
  24. 삭제
  25. 제23항에 있어서,
    상기 밀봉재 단편이 상기 리드와 상기 기판 사이에 배치되는 상기 패턴은, 적어도 하나의 단절부를 가지는 실질적인 직사각형 패턴인 것을 특징으로 하는 전자 장치.
  26. 제25항에 있어서,
    상기 밀봉재 단편은 4개의 밀봉재 단편을 포함하고, 상기 직사각형 패턴은 상기 실질적인 직사각형 패턴의 각 변마다 1개씩, 총 4개의 단절부를 갖는 것을 특징으로 하는 전자 장치.
  27. 제23항에 있어서,
    상기 다이는 제어 붕괴 칩 접속을 이용하여 상기 기판에 부착되는 것을 특징으로 하는 전자 장치.
KR1020037008862A 2000-12-29 2001-10-27 Ic 패키지 압력 방출 방법, 이 방법을 이용하는 ic 패키지 및 전자장치 KR100815214B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/751,214 2000-12-29
US09/751,214 US7242088B2 (en) 2000-12-29 2000-12-29 IC package pressure release apparatus and method
PCT/US2001/050536 WO2002054488A2 (en) 2000-12-29 2001-10-27 Ic package pressure release apparatus and method

Publications (2)

Publication Number Publication Date
KR20030082935A KR20030082935A (ko) 2003-10-23
KR100815214B1 true KR100815214B1 (ko) 2008-03-19

Family

ID=25020988

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020037008862A KR100815214B1 (ko) 2000-12-29 2001-10-27 Ic 패키지 압력 방출 방법, 이 방법을 이용하는 ic 패키지 및 전자장치

Country Status (8)

Country Link
US (2) US7242088B2 (ko)
EP (1) EP1346409B1 (ko)
JP (1) JP2004517497A (ko)
KR (1) KR100815214B1 (ko)
CN (1) CN1493088B (ko)
HK (1) HK1058263A1 (ko)
MY (1) MY141609A (ko)
WO (1) WO2002054488A2 (ko)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6773964B2 (en) * 2002-09-30 2004-08-10 Koninklijke Philips Electronics N.V. Integrated circuit package including sealed gaps and prevention of vapor induced failures and method of manufacturing the same
JP4494746B2 (ja) * 2003-09-25 2010-06-30 浜松ホトニクス株式会社 半導体装置
JP4351012B2 (ja) * 2003-09-25 2009-10-28 浜松ホトニクス株式会社 半導体装置
JP4494745B2 (ja) * 2003-09-25 2010-06-30 浜松ホトニクス株式会社 半導体装置
US7262509B2 (en) * 2004-05-11 2007-08-28 Intel Corporation Microelectronic assembly having a perimeter around a MEMS device
JP4381274B2 (ja) * 2004-10-04 2009-12-09 シャープ株式会社 半導体装置およびその製造方法
US7755184B2 (en) * 2004-12-03 2010-07-13 Chris Macris Liquid metal thermal interface material system
WO2006103918A1 (ja) * 2005-03-28 2006-10-05 Matsushita Electric Industrial Co., Ltd. フリップチップ実装体とフリップチップ実装方法及びフリップチップ実装装置
CN100444357C (zh) * 2005-07-18 2008-12-17 台达电子工业股份有限公司 芯片封装结构
US7301227B1 (en) * 2005-08-19 2007-11-27 Sun Microsystems, Inc. Package lid or heat spreader for microprocessor packages
US7663227B2 (en) * 2005-10-11 2010-02-16 Macris Chris G Liquid metal thermal interface material system
KR100818101B1 (ko) 2006-11-08 2008-03-31 주식회사 하이닉스반도체 웨이퍼 레벨 칩 사이즈 패키지
US7473860B2 (en) * 2007-05-10 2009-01-06 Smith & Nephew, Inc. Autoclavable Switch Assembly
US8072084B2 (en) * 2007-09-14 2011-12-06 Qimonda Ag Integrated circuit, circuit system, and method of manufacturing
JP4831497B2 (ja) * 2008-06-12 2011-12-07 三菱電機株式会社 電子部品パッケージおよびその製造方法
KR101096544B1 (ko) * 2009-11-18 2011-12-20 주식회사 비에스이 멤스 마이크로폰 패키지 및 패키징 방법
US20110115067A1 (en) * 2009-11-18 2011-05-19 Jen-Chung Chen Semiconductor chip package with mold locks
JP5368377B2 (ja) * 2010-06-02 2013-12-18 三菱電機株式会社 電子部品パッケージおよびその製造方法
US20120188721A1 (en) * 2011-01-21 2012-07-26 Nxp B.V. Non-metal stiffener ring for fcbga
US9312193B2 (en) 2012-11-09 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Stress relief structures in package assemblies
US20140210019A1 (en) * 2013-01-30 2014-07-31 Invensense, Inc. Low-cost package for integrated mems sensors
US9341671B2 (en) * 2013-03-14 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Testing holders for chip unit and die package
US9425313B1 (en) 2015-07-07 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10475750B2 (en) * 2016-04-02 2019-11-12 Intel Corporation Systems, methods, and apparatuses for implementing an organic stiffener with an EMI shield for RF integration
JP7184599B2 (ja) * 2018-11-06 2022-12-06 ローム株式会社 半導体発光装置
US20200373220A1 (en) * 2019-05-22 2020-11-26 Intel Corporation Integrated circuit packages with thermal interface materials with different material compositions
CN111146152B (zh) * 2019-10-30 2021-09-10 苏师大半导体材料与设备研究院(邳州)有限公司 一种半导体封装件
US11348857B2 (en) 2020-06-16 2022-05-31 Micron Technology, Inc. Lidded microelectronic device packages and related systems, apparatus, and methods of manufacture

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61256656A (ja) * 1985-05-08 1986-11-14 Fujitsu Ltd 半導体装置
JPS6329555A (ja) * 1986-07-23 1988-02-08 Hitachi Ltd 封止電子装置
JPS6384051A (ja) * 1986-09-26 1988-04-14 Matsushita Electronics Corp 半導体装置の製造方法
JPH06140523A (ja) * 1992-10-14 1994-05-20 Sumitomo Kinzoku Ceramics:Kk 半導体素子収納用パッケージ
JPH06232284A (ja) * 1993-02-05 1994-08-19 Ngk Spark Plug Co Ltd 半導体パッケージ用のセラミック製リッド
JP2000349178A (ja) * 1999-06-08 2000-12-15 Mitsubishi Electric Corp 半導体装置及びその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4961106A (en) * 1987-03-27 1990-10-02 Olin Corporation Metal packages having improved thermal dissipation
US5081327A (en) 1990-03-28 1992-01-14 Cabot Corporation Sealing system for hermetic microchip packages
JPH0483363A (ja) 1990-07-25 1992-03-17 Hitachi Ltd 半導体集積回路装置およびその製造方法
US5471027A (en) * 1994-07-22 1995-11-28 International Business Machines Corporation Method for forming chip carrier with a single protective encapsulant
US6034429A (en) * 1997-04-18 2000-03-07 Amkor Technology, Inc. Integrated circuit package
JP2991172B2 (ja) * 1997-10-24 1999-12-20 日本電気株式会社 半導体装置
US5893726A (en) * 1997-12-15 1999-04-13 Micron Technology, Inc. Semiconductor package with pre-fabricated cover and method of fabrication
US6136128A (en) * 1998-06-23 2000-10-24 Amerasia International Technology, Inc. Method of making an adhesive preform lid for electronic devices
JP4215300B2 (ja) 1998-07-30 2009-01-28 三洋電機株式会社 半導体装置の製造方法
US6215180B1 (en) * 1999-03-17 2001-04-10 First International Computer Inc. Dual-sided heat dissipating structure for integrated circuit package

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61256656A (ja) * 1985-05-08 1986-11-14 Fujitsu Ltd 半導体装置
JPS6329555A (ja) * 1986-07-23 1988-02-08 Hitachi Ltd 封止電子装置
JPS6384051A (ja) * 1986-09-26 1988-04-14 Matsushita Electronics Corp 半導体装置の製造方法
JPH06140523A (ja) * 1992-10-14 1994-05-20 Sumitomo Kinzoku Ceramics:Kk 半導体素子収納用パッケージ
JPH06232284A (ja) * 1993-02-05 1994-08-19 Ngk Spark Plug Co Ltd 半導体パッケージ用のセラミック製リッド
JP2000349178A (ja) * 1999-06-08 2000-12-15 Mitsubishi Electric Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
EP1346409A2 (en) 2003-09-24
JP2004517497A (ja) 2004-06-10
WO2002054488A3 (en) 2003-06-19
EP1346409B1 (en) 2013-04-24
US7242088B2 (en) 2007-07-10
CN1493088B (zh) 2010-05-26
HK1058263A1 (en) 2004-05-07
US7220624B2 (en) 2007-05-22
WO2002054488A2 (en) 2002-07-11
MY141609A (en) 2010-05-31
US20050253254A1 (en) 2005-11-17
KR20030082935A (ko) 2003-10-23
CN1493088A (zh) 2004-04-28
US20020084532A1 (en) 2002-07-04

Similar Documents

Publication Publication Date Title
KR100815214B1 (ko) Ic 패키지 압력 방출 방법, 이 방법을 이용하는 ic 패키지 및 전자장치
US6919630B2 (en) Semiconductor package with heat spreader
US5905636A (en) Heat dissipation apparatus and method for attaching a heat dissipation apparatus to an electronic device
US5367193A (en) Low cost, thermally efficient, and surface mountable semiconductor package for a high applied power VLSI die
US6294831B1 (en) Electronic package with bonded structure and method of making
US7678616B2 (en) Thermal management method including a metallic layer directly on an integrated heat spreader and integrated circuit
TWI646642B (zh) 晶片封裝結構及其製造方法
US6111313A (en) Integrated circuit package having a stiffener dimensioned to receive heat transferred laterally from the integrated circuit
EP3051584B1 (en) Heat spreader with down set leg attachment feature
US20060249852A1 (en) Flip-chip semiconductor device
JP2005217405A (ja) 熱放出形半導体パッケージ及びその製造方法
JP2008166440A (ja) 半導体装置
KR19990062847A (ko) 전자회로를 패키징하는 방법 및 그 조립체
US20060060952A1 (en) Heat spreader for non-uniform power dissipation
TW201411788A (zh) 集成電路封裝件及其裝配方法
JP2000150735A (ja) 回路組立体および集積回路デバイスに放熱器を接続する方法
US6069027A (en) Fixture for lid-attachment for encapsulated packages
US8703536B2 (en) In-situ foam material as integrated heat spreader (IHS) sealant
US7554194B2 (en) Thermally enhanced semiconductor package
US7224057B2 (en) Thermal enhance package with universal heat spreader
JP2006501643A (ja) 封止された隙間を有し蒸気の発生による不具合を防止する集積回路パッケージ、及びその製造方法
KR100714186B1 (ko) 열방출형 테이프 캐리어 패키지 및 그의 제조 방법
KR100298690B1 (ko) 반도체장치
US20040032025A1 (en) Flip chip package with thermometer
KR200188143Y1 (ko) 열방출 모듈

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E601 Decision to refuse application
J201 Request for trial against refusal decision
S901 Examination by remand of revocation
E902 Notification of reason for refusal
GRNO Decision to grant (after opposition)
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20130228

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140303

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150227

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160303

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170302

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20190227

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20200227

Year of fee payment: 13