JP2006501643A - 封止された隙間を有し蒸気の発生による不具合を防止する集積回路パッケージ、及びその製造方法 - Google Patents

封止された隙間を有し蒸気の発生による不具合を防止する集積回路パッケージ、及びその製造方法 Download PDF

Info

Publication number
JP2006501643A
JP2006501643A JP2004539330A JP2004539330A JP2006501643A JP 2006501643 A JP2006501643 A JP 2006501643A JP 2004539330 A JP2004539330 A JP 2004539330A JP 2004539330 A JP2004539330 A JP 2004539330A JP 2006501643 A JP2006501643 A JP 2006501643A
Authority
JP
Japan
Prior art keywords
adhesive layer
integrated circuit
circuit package
heat spreader
reinforcing material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2004539330A
Other languages
English (en)
Inventor
シュージュン、ファン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of JP2006501643A publication Critical patent/JP2006501643A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/44—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

電子デバイスを形成する全工程段階を通してだけでなく、電子デバイスの動作中にもポップコーン効果を防止するＩＣパッケージが当該技術で求められている。ヒートスプレッダの取り付け後に集積回路パッケージに閉じ込められた蒸気を解放可能なパターンで接着層を配置することにより、接着層の配置中に少なくとも1つのバイアが形成される集積回路パッケージ、及び斯かる集積回路パッケージを製造する方法により、この必要性に応える。

Description

本発明は、湿気排出口を含む集積回路（ＩＣ）電子パッケージ、及び斯かる集積回路パッケージの製造方法に関する。
半導体チップを使用する電子デバイスは、半導体チップを物理的に支持する基板上に実装されると共に、チップと回路の他の素子との間で信号を電子的に伝送する。このようなチップを基板に取り付ける従来の方法として、アンダーフィル材を用いてバンプ面を有するチップを基板に固定することで、バンプ面を有するチップを基板に搭載する方法がある（例えばフリップチップ実装）。チップ上にヒートスプレッダを取り付け、電子デバイスの動作中に生じる熱を放熱する。この構造を、ここではＩＣパッケージと呼ぶ。
図１は、従来技術によるＩＣパッケージを示す。チップ１０は、アンダーフィル材１２を用いて基板１１（例えば可撓性のプラスチック材料などから形成される）に取り付けられる。チップ１０の上には、ヒートスプレッダ１３が搭載される。ＩＣパッケージ１５は、例えばハンダボール１４を用いてプリント基板に取り付けられる。この取り付けには、高い温度（例えば共晶ハンダの場合には２２０℃、鉛フリーハンダの場合にはさらに高い温度）が必要である。高温にすることで、ＩＣパッケージ１５内の隙間１６に閉じ込められた水分を蒸発させると共に、隙間１６に閉じ込められたガスを膨張させることができる。基板１１、アンダーフィル材１２、及び多様な接着材など、ＩＣパッケージのプラスチック材料に水分が吸収された結果、隙間１６内に水分が閉じ込められる。
図２に示すように、隙間１６内の高い蒸気圧によって、ＩＣパッケージ１５からのヒートスプレッダ１３の剥離および再結合が起きることがある。隙間１６内に閉じ込められた蒸気３が接着材の機械的結合力に勝ると、接着材はヒートスプレッダ１３を保持できなくなり、蒸気３は突然解放される。これを、業界では、一般に「ポップコーン効果」と呼んでいる。蒸気圧はまた、チップ１０とヒートスプレッダ１３との間、チップ１０とアンダーフィル材１２との間、アンダーフィル材１２と基板１１との間、そして補強材３２と基板１１との間での剥離および再結合など、他の不具合を引き起こす可能性もある。
本願に引用して援用する米国特許第6,215,180号等に記載の、上記問題を解決する従来の方法では、ヒートスプレッダ層或いは基板自体にアパーチャを設けることにより、ポップコーン効果を軽減する。このアパーチャによって隙間内の蒸気が周囲環境に曝されるため、隙間内での圧力の増大を回避でき、ポップコーン効果を防止できる。しかし、従来技術のアパーチャには、蒸気が周囲環境に曝されて初めて蒸気を逃がす働きをする、という制限がある。その後に配置される接着層や追加のヒートスプレッダ等の層によって、アパーチャが覆われたり充填されてしまい、ＩＣパッケージ内の隙間が密閉されることがある。その結果、隙間が密閉された後の工程段階で残った水分が加熱され、ポップコーン効果が発生する可能性がある。
他の従来技術による方法では、蒸気浸透性のヒートスプレッダを用い、ヒートスプレッダ又は接着層の機械的強度又は可撓性を利用して過度の蒸気圧を防ぐ。斯かる従来技術は、何れも、コストの嵩む特殊なヒートスプレッダ構成及び材料を要する。さらに、これらの従来技術による方法を以ってしても、蒸気圧がヒートスプレッダの浸透性又は接着層の境界面の機械的強度を上回る可能性があるため、ポップコーン効果が起こる可能性はある。
従って、従来技術のような制限を受けない蒸気圧軽減手段をＩＣパッケージに盛り込むことが望ましい。
電子デバイスを形成する全ての工程段階を通してだけでなく、電子デバイスの動作中にもポップコーン効果を防止するＩＣパッケージが必要であり、１つの態様では、幾つかの段階を含むＩＣパッケージの製造方法を含むことにより、斯かる必要性に応える。第1の段階は、補強材を含む基板への半導体チップの取り付けである。第２の段階は、補強材の上に接着層を配置することを含む。第３の段階は、ヒートスプレッダを接着層に取り付けることを含む。さらに、接着層を配置する段階は、ヒートスプレッダの取り付け後に集積回路パッケージに閉じ込められた蒸気を解放するパターンで接着層を配置することにより、少なくとも１つのバイアを生成する段階を含む。
別の実施形態では、ハンダリフロー中に蒸発する水分をバイアから解放することが可能である。別の実施形態では、隙間１６における蒸気圧がハンダリフロー中の温度上昇中に周囲の蒸気圧を超えるハンダリフローの初期段階中に、蒸気の解放が発生する。別の実施形態では、蒸気の解放はハンダリフローの過程で連続的に発生する。
別の実施形態では、少なくとも１つのバイアが、ヒートスプレッダと補強材との間の接着層を通って横方向に延在する。別の実施形態では、少なくとも１つのバイアは、ＩＣパッケージを通ってＩＣパッケージの側部外面へと延在する。
別の実施形態では、少なくとも１つのバイアを生成する段階は、さらに、ステンシルを使用し、ヒートスプレッダの取り付け後に蒸気の解放を可能にするパターンを形成することを含む。
本発明の別の態様では、集積回路パッケージの製造方法は幾つかの段階を含む。第１段階は、補強材を含む基板に半導体チップを取り付けることを含む。次の段階は、補強材の上に第１接着層を配置することを含む。次の段階は、半導体チップの上に第２接着層を配置することを含み、その後、第１接着層と第２接着層とにヒートスプレッダを取り付ける段階を含む。さらに、第１接着層を配置する段階は、さらに、ヒートスプレッダの取り付け後に集積回路パッケージ内に閉じ込められた蒸気の解放を可能にするパターンで第１接着層を配置することにより、少なくとも１つのバイアを生成する段階を含む。
別の実施形態では、第１接着層は構造的接着層であり、第２接着層は熱的接着層である。
本発明の別の態様では、集積回路パッケージは、補強材を含む基板と、該基板に取り付けられた半導体チップと、補強材上の接着層と、熱的接着層及び構造的接着層とに取り付けられたヒートスプレッダと、を含む。さらに、接着層は蒸気を解放するために少なくとも１つのバイアを形成する。
本発明の別の態様では、集積回路パッケージは、補強材を含む基板と、基板に取り付けられた半導体チップと、補強材上の第１接着層と、半導体チップ上の第２接着層と、第1接着層及び第２接着層に取り付けられたヒートスプレッダと、を含む。さらに第１接着層は、蒸気を解放するために少なくとも１つのバイアを形成する。
本発明は、以下の記述、図面及び特許請求の範囲から明らかとなる多くの利点を提供する。
本発明を実施するための最良の形態
本発明は、添付図面を参照することにより、より完全に理解できよう。
図３Ａは、隙間１６内から蒸気３および蒸気圧を解放することでポップコーン効果を相殺するフリップチップＩＣパッケージ１５の断面図である。補強材層３２の上の接着層３０を用いて、ＩＣパッケージ１５にヒートスプレッダ１３が取り付けられる。接着層３０は、バイア３１を含む。
図３Ｂは、ヒートスプレッダ１３を除いた図３Ａの上面図である。バイア３１は、ＩＣパッケージの組み立て段階中に接着層３０に設けられるが、これについては、図４を参照して更なる説明を行う。バイア３１は、隙間１６内に閉じ込められた蒸気３を周囲環境に曝し、最初の温度上昇の際（即ちハンダリフロー時に）、ＩＣパッケージが更なる工程段階を通過する際、そしてチップ１０の動作により生じる温度上昇の際に、蒸気３を解放する。バイア３１は、接着層３０を通って横方向に延在するため、その後の工程段階中に塞がれる可能性はなく、ＩＣパッケージ１５の上に積載される層によって閉ざされることもない。従ってバイア３１は、ＩＣパッケージの全耐用年数を通じて隙間１６内での圧力の増大を防止する。
図４は、バイア３１を含むＩＣパッケージ１５の製造方法を示す。段階（ｉ）において、バンプチップ１０及び基板１１（後続の層を受け入れるための補強層３２を含む）を提供する。バンプチップ１０は、複数のチップであってもよい。基板１１は、プラスチックの可撓性自動接着テープ、リードフレーム、或いはＩＣパッケージの製造分野で一般に知られている、任意の他の物質から製造可能である。段階（ｉｉ）では、バンプチップ１０を基板１１に取り付け、段階（ｉｉｉ）では、プラスチック材料等のアンダーフィル材１２を用いてバンプチップ１０を基板１１に結合させる。
段階（ｉｖ）では、ステンシル４１を用いて構造的接着層３０を配置するためのパターンを形成する。このステンシル４１によって、構造的接着層３０が補強層３２上に配置される際には、後続の層によって隙間１６内に閉じ込められる蒸気を周囲環境に逃がすための水分バイア３１が作られる。構造的接着層３０は、ＩＣパッケージ技術で周知の任意の手段によって、ステンシル４１の上に配置される。
段階（ｖ）で、ＩＣパッケージ技術で知られる任意の手段によりステンシル４１を取り除くと、バイア３１を生成するパターンで配置された構造的接着層３０が残る。ステンシル４１を取り除いた後には、ＩＣパッケージ技術で周知の任意の手段を用いてチップ１０の上に熱的接着層を配置する。
段階（ｉｖ）及び（ｖ）でステンシル４１を用いる代わりに、離散的なプリンティングを用いて、構造的接着層３０を離散した位置に配置してバイア３１を形成することもできる。図５は、斯かる離散的な配置を示す。
ステップ（vi）では、バイア３１が閉塞されることなく周囲環境に露出するように、ヒートスプレッダ１３を構造的接着層３０及び熱的接着層４２の上でＩＣパッケージ１５に取り付ける。
ステップ（vii）では、ハンダボール１４を基板１１の下側に取り付ける。ハンダリフロー中、工程段階（ｉ）〜（ｖｉｉ）で加熱により蒸発する水分として、あるいはハンダ付けの蒸気が浸透性基板１１を通過することによって生じる蒸気として、隙間１６内に閉じ込められる蒸気は、バイア３１を通じて周囲環境に放たれるので、ポップコーン効果は阻止される。
図６は、ＩＣパッケージの補強層３２にバイア３１を取り入れた本発明の別の実施形態を示す。
上記説明及び実施形態は例証を目的とするものであり、請求の範囲を限定することを意図するものではない。
従来技術によるＩＣパッケージを示す図。 ＩＣパッケージ中の幾つかの隙間に内包された水分が蒸発し、高い蒸気圧を引き起こすことによってポップコーン効果を被る、従来技術によるＩＣパッケージを示す図。 本発明によるＩＣパッケージの断面図 ヒートスプレッダを取り除いた、本発明によるＩＣパッケージの上面図。 本発明によるＩＣパッケージの製造方法を示す図。 接着層の離散的な配置を含むＩＣパッケージの製造方法を示す図。 本発明の別の実施形態によるＩＣパッケージの断面図。
符号の説明
１０ 半導体チップ
１１ 基板
１２ アンダーフィル材
１３ ヒートスプレッダ
１４ ハンダボール
１５ 集積回路パッケージ
１６ 隙間
３０ 構造的接着層
３１ バイア
３２ 補強材
４２ 熱的接着層

Claims (16)

  1. 集積回路パッケージを製造する方法であって、
    補強材を含む基板に半導体チップを取り付ける段階と、
    前記補強材上に接着層を配し、前記接着層を用いて前記補強材にヒートスプレッダを取り付ける段階と、
    を含み、
    前記接着層を配する段階がさらに、前記ヒートスプレッダの取り付け後に、前記集積回路パッケージに閉じ込められた蒸気を解放するパターンで前記接着層を配することにより、少なくとも１つのバイアを生成する段階を含む、集積回路パッケージの製造方法。
  2. 少なくとも１つの前記バイアが、ハンダリフロー中に蒸気を解放する、請求項１に記載の方法。
  3. ハンダリフロー中の温度上昇中、隙間内の蒸気圧が周囲の蒸気圧を超えた際に蒸気の解放が発生する、請求項２に記載の方法。
  4. 蒸気の解放が、ハンダリフローの過程で連続的に発生する、請求項２に記載の方法。
  5. 少なくとも１つのバイアを生成する段階が、さらに前記ヒートスプレッダと前記補強材との間の前記接着層を通って横方向に延在する少なくとも１つの前記バイアの生成を含む、請求項１に記載の方法。
  6. 少なくとも１つのバイアを生成する段階が、さらに前記集積回路パッケージを通って露出した側部外面まで延在する少なくとも１つのバイアの生成を含む、請求項５に記載の方法。
  7. 少なくとも１つのバイアを生成する段階が、さらにステンシルを使用し、前記ヒートスプレッダの取り付け後に蒸気の解放を可能にするパターンを形成することを含む、請求項１に記載の方法。
  8. 少なくとも１つのバイアを生成する段階が、さらに前記ヒートスプレッダの取り付け後に蒸気を解放させるパターンを形成するため、前記接着層を離散的に配置することを含む、請求項１に記載の方法。
  9. 集積回路パッケージを製造する方法であって、
    補強材を含む基板に半導体チップを取り付ける段階と、
    前記補強材の上に第1の接着層を配する段階と、
    前記半導体チップの上に第２の接着層を配する段階と、
    第１の接着層と第２の接着層とを用いて、前記補強材及び半導体チップにヒートスプレッダを取り付ける段階と、
    を含み、
    前記第１の接着層を配置する段階が、さらに前記ヒートスプレッダの取り付け後に前記集積回路パッケージに閉じ込められた蒸気を解放するパターンで前記第1の接着層を配することにより、少なくとも１つのバイアを生成する段階を含む、集積回路パッケージの製造方法。
  10. 前記第1の接着層が構造的接着層を含み、前記第２の接着層が熱的接着層を含む、請求項９に記載の方法。
  11. 集積回路パッケージであって、
    補強材を含む基板と、
    前記基板に取り付けられた半導体チップと、
    前記補強材上の少なくとも１つの接着層と、
    熱的接着層及び構造的接着層に取り付けられたヒートスプレッダと、を含み、
    前記少なくとも１つの接着層が、前記集積回路パッケージ内に閉じ込められた蒸気を解放するための少なくとも１つのバイアを含む、集積回路パッケージ。
  12. 前記少なくとも１つのバイアが、前記ヒートスプレッダと前記補強材との間の前記接着層を通って横方向に延在する、請求項１１に記載の集積回路パッケージ。
  13. 少なくとも１つのバイアが、前記集積回路パッケージを通って露出した側部外面まで延在する、請求項１２に記載の集積回路パッケージ。
  14. 集積回路パッケージであって、
    補強材を含む基板と、
    前記基板に取り付けられた半導体チップと、
    前記補強材の上の第１の接着層と、
    前記半導体チップ上の第２の接着層と、
    前記熱的接着層及び構造的接着層に取り付けられたヒートスプレッダと、を含み、
    前記第１の接着層が、前記集積回路パッケージ内に閉じ込められた蒸気を解放するための少なくとも１つのバイアを含む、集積回路パッケージ。
  15. 前記第１の接着層が構造的接着層を含み、前記第２の接着層が熱的接着層を含む、請求項１４に記載の集積回路パッケージ。
  16. 集積回路パッケージであって、
    補強材を含む基板と、
    前記補強材に取り付けられた半導体チップと、
    前記補強材上の少なくとも１つの接着層と、
    前記熱的接着層及び構造的接着層に取り付けられたヒートスプレッダと、
    を含み、
    前記補強材が前記集積回路パッケージ内に閉じ込められた蒸気を解放するための少なくとも１つのバイアを含む、集積回路パッケージ。
JP2004539330A 2002-09-30 2003-09-22 封止された隙間を有し蒸気の発生による不具合を防止する集積回路パッケージ、及びその製造方法 Withdrawn JP2006501643A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/261,893 US6773964B2 (en) 2002-09-30 2002-09-30 Integrated circuit package including sealed gaps and prevention of vapor induced failures and method of manufacturing the same
PCT/IB2003/004104 WO2004030094A1 (en) 2002-09-30 2003-09-22 Integrated circuit package including sealed gaps and prevention of vapor induced failures and method of manufacturing the same

Publications (1)

Publication Number Publication Date
JP2006501643A true JP2006501643A (ja) 2006-01-12

Family

ID=32030096

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004539330A Withdrawn JP2006501643A (ja) 2002-09-30 2003-09-22 封止された隙間を有し蒸気の発生による不具合を防止する集積回路パッケージ、及びその製造方法

Country Status (7)

Country Link
US (1) US6773964B2 (ja)
EP (1) EP1550160A1 (ja)
JP (1) JP2006501643A (ja)
KR (1) KR20050057608A (ja)
CN (1) CN1685500A (ja)
AU (1) AU2003260878A1 (ja)
WO (1) WO2004030094A1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4210908B2 (ja) * 2003-02-19 2009-01-21 株式会社デンソー 半導体モジュール
US7504733B2 (en) * 2005-08-17 2009-03-17 Ciclon Semiconductor Device Corp. Semiconductor die package
US20080036078A1 (en) * 2006-08-14 2008-02-14 Ciclon Semiconductor Device Corp. Wirebond-less semiconductor package
US8049312B2 (en) * 2009-01-12 2011-11-01 Texas Instruments Incorporated Semiconductor device package and method of assembly thereof
US20120188721A1 (en) * 2011-01-21 2012-07-26 Nxp B.V. Non-metal stiffener ring for fcbga
JP6067262B2 (ja) 2012-07-06 2017-01-25 キヤノン株式会社 半導体装置およびその製造方法、ならびにカメラ
JP6564525B2 (ja) 2015-08-18 2019-08-21 蘇州晶方半導体科技股▲分▼有限公司Ｃｈｉｎａ Ｗａｆｅｒ Ｌｅｖｅｌ Ｃｓｐ Ｃｏ．， Ｌｔｄ． 半導体チップパッケージ構造およびそのためのパッケージング方法
CA3054388A1 (en) * 2017-02-24 2018-08-30 Rjr Technologies, Inc. Air cavity package with supplemental heat generator
KR102465255B1 (ko) * 2021-03-26 2022-11-10 (주)에이피텍 디스펜싱 인라인 시스템

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60208847A (ja) * 1984-04-02 1985-10-21 Oki Electric Ind Co Ltd 表面実装型ｉｃに内在する水分の排出方法
US5008062A (en) * 1988-01-20 1991-04-16 Siemens Solar Industries, L.P. Method of fabricating photovoltaic module
EP0347991A3 (en) * 1988-06-22 1990-08-01 Koninklijke Philips Electronics N.V. Use of venting slots to improve hermetic seal for semiconductor dice housed in ceramic packages
US5248848A (en) * 1989-05-22 1993-09-28 Motorola, Inc. Reflow compatible device package
JPH07500947A (ja) * 1991-07-08 1995-01-26 モトローラ・インコーポレーテッド チップキャリヤのための湿気除去
KR0170024B1 (ko) * 1995-10-27 1999-02-01 황인길 관통 슬롯 둘레에 에폭시 배리어가 형성된 기판 및 이를 이용한 향상된 습기 방출 특성을 갖는 볼 그리드 어레이 반도체 패키지
WO1997035342A1 (en) 1996-03-22 1997-09-25 The Whitaker Corporation Printed wiring board substrate for chip on board device and process for fabrication thereof
JPH11186294A (ja) * 1997-10-14 1999-07-09 Sumitomo Metal Smi Electron Devices Inc 半導体パッケージ及びその製造方法
JP2991172B2 (ja) 1997-10-24 1999-12-20 日本電気株式会社 半導体装置
JP3147053B2 (ja) * 1997-10-27 2001-03-19 日本電気株式会社 樹脂封止型ボールグリッドアレイｉｃパッケージ及びその製造方法
US6080932A (en) * 1998-04-14 2000-06-27 Tessera, Inc. Semiconductor package assemblies with moisture vents
US6215180B1 (en) * 1999-03-17 2001-04-10 First International Computer Inc. Dual-sided heat dissipating structure for integrated circuit package
JP2000349178A (ja) 1999-06-08 2000-12-15 Mitsubishi Electric Corp 半導体装置及びその製造方法
US7242088B2 (en) * 2000-12-29 2007-07-10 Intel Corporation IC package pressure release apparatus and method

Also Published As

Publication number Publication date
CN1685500A (zh) 2005-10-19
WO2004030094A1 (en) 2004-04-08
AU2003260878A1 (en) 2004-04-19
KR20050057608A (ko) 2005-06-16
US6773964B2 (en) 2004-08-10
US20040061127A1 (en) 2004-04-01
EP1550160A1 (en) 2005-07-06

Similar Documents

Publication Publication Date Title
US5953592A (en) Method of fabricating semiconductor having through hole
US6919630B2 (en) Semiconductor package with heat spreader
JP5226087B2 (ja) 基板を介してヒートスプレッダ及び補強材を接地する方法、装置及びフリップチップパッケージ
KR100815214B1 (ko) Ic 패키지 압력 방출 방법, 이 방법을 이용하는 ic 패키지 및 전자장치
TWI641086B (zh) 晶片封裝結構及其製造方法
KR20010014930A (ko) 반도체장치
JP6764666B2 (ja) 半導体装置及び半導体装置の製造方法
JP3180800B2 (ja) 半導体装置及びその製造方法
US20090023252A1 (en) Method of manufacturing semiconductor device having a heat sink with a bored portion
TW200427016A (en) Flip chip package
JP2006501643A (ja) 封止された隙間を有し蒸気の発生による不具合を防止する集積回路パッケージ、及びその製造方法
JP4659802B2 (ja) 絶縁性配線基板、これを用いた半導体パッケージ、および絶縁性配線基板の製造方法
JP2009302556A (ja) 半導体装置
US7804179B2 (en) Plastic ball grid array ruggedization
JP4226839B2 (ja) シート接着層における制御されないボイドを除去する方法
JP4454792B2 (ja) 半導体装置
JP3029594B2 (ja) テープキャリアパッケージの製造方法
JP2007258448A (ja) 半導体装置
JP5003651B2 (ja) 放熱構造体の製造方法
JP3394875B2 (ja) 半導体装置用チップ支持基板
JP3933910B2 (ja) 半導体装置の製造方法および積層構造体の製造方法
JP2006108460A (ja) 半導体装置及びその製造方法
JP2002164475A (ja) 半導体装置
JP2001135749A (ja) 半導体装置
JPH11176873A (ja) Ｂｇａ形半導体装置およびその実装構造体

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060921

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20070125