KR100800357B1 - 내부적으로 강화된 결합 패드 - Google Patents

내부적으로 강화된 결합 패드 Download PDF

Info

Publication number
KR100800357B1
KR100800357B1 KR1020057016253A KR20057016253A KR100800357B1 KR 100800357 B1 KR100800357 B1 KR 100800357B1 KR 1020057016253 A KR1020057016253 A KR 1020057016253A KR 20057016253 A KR20057016253 A KR 20057016253A KR 100800357 B1 KR100800357 B1 KR 100800357B1
Authority
KR
South Korea
Prior art keywords
metal
layer
dielectric
planar
structures
Prior art date
Application number
KR1020057016253A
Other languages
English (en)
Other versions
KR20050113211A (ko
Inventor
데이비드 안겔
프레드릭 베아우리에우
다까시 히사다
아드레안네 킬리
사무엘 맥나이트
히로미쯔 미야이
케빈 사윈 페트라카
울프강 사우터
리차드 폴 볼랜트
카이틀린 웨인스테인
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 인터내셔널 비지네스 머신즈 코포레이션
Publication of KR20050113211A publication Critical patent/KR20050113211A/ko
Application granted granted Critical
Publication of KR100800357B1 publication Critical patent/KR100800357B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05073—Single internal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05181—Tantalum [Ta] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05184—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/05186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2224/05187—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0495—5th Group
    • H01L2924/04953—TaN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Inorganic Insulating Materials (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Wire Bonding (AREA)
  • Laminated Bodies (AREA)

Abstract

비평면 유전체 구조 및 비평면 유전체 구조 위에 등각적으로 형성된 금속 결합 계층을 구비하는 강화된 결합 패드 구조가 개시된다. 비평면 유전체 구조는, 비평면 금속 구조를 형성하기 위해서 금속 결합 계층에 실질적으로 재생성된다. 프로빙 동안에 제거될 수 있는 결합 패드의 양을 제한하기 위하여 결합 패드의 프로빙동안에 강력한 방지 작용을 제공하는 유전체 물질의 링이 비평면 금속 구조 각각을 둘러싸고 있다.
강화 결합, 패드, 프로브

Description

내부적으로 강화된 결합 패드 {INTERNALLY REINFORCED BOND PADS}
본 발명은 일반적으로 집적회로에 관한 것이고, 특히 기계적으로 강인한 결합 패드(bond pad)를 구비하는 집적회로에 관한 것이다.
회로 요소를 생성하는 다수의 상이한 프로세싱 동작을 이용하여 집적 회로가 반도체 기판에 형성된다. 반도체 기판과 연관된 회로에 액세스하기 위해서, 결합 패드가 집적 회로에 형성된다. 결합 패드는, 프로브(probe), 결합 배선(bonding wires), 도전성 범프(conductive bumps) 등을 통해 반도체 기판으로 그리고 기판으로부터 전기 신호 및 전력을 전달하기 위한 수단을 제공한다.
결합 패드는 전형적으로 알루미늄으로 형성되는데, 그 이유는 알루미늄이 자기-부동화(self-passivating)로 인해서 대기압(amospheric pressure)으로부터의 열화에 대해 더욱 내성이 있기 때문이다. 알루미늄 그리고 최근에는 구리가 집적회로 내에 금속 계층(metal layers)용으로 사용된다. 구리는 알루미늄에 대비하여 더 높은 전류 밀도를 지원할 수 있고 개선된 전자이동(electromigrationn) 성능을 보이기 때문에 더욱 바람직하다.
알루미늄의 자기-부동화 특성 및 구리의 우수한 전기적 특성을 구현하기 위해서, 혼성 결합 패드 구조(composite band pad structure)가 회로 설계에 사용될 수 있다. 혼성 결합 패드 구조에 있어서, 집적 회로에서의 다른 계층과 계면하고 있는 패드의 하부 계층(underlying layer)용으로 구리가 사용된다. 대기 노출로부터 구리 부분을 보호하는 밀봉부(hermetic seal)를 생성하는 내부식성(corrosion-resistant) 알루미늄 캐핑 계층(aluminum capping layer)이 구리 부분의 위에 형성된다. 전기적 연결의 용이함을 고려하면서 혼성 결합 패드의 구리 및 알루미늄 부분을 물리적으로 분리하기 위해서, 비교적 얇은 장벽 금속 계층(barrier metal layer)이 계면에서 형성될 수 있다.
테스트 및 프로브 동작(probe operation)이 수행되는 경우, 혼성 결합 패드 구조에 문제가 발생할 수 있다. 결합 패드의 우수한 전기적 연속성을 달성하기 위해서, 프로브와 같은 구성요소가 결합 패드 표면의 부분에 손상을 주거나 변위를 야기할 수 있는 힘을 인가하여야 한다. 또한, 프로브가 하부의 구리를 주변 환경에 노출시키는 경우, 구리의 열화가 발생할 수 있다.
결합 패드 구조에 있어서 발생할 수 있는 다른 문제점은, 집적 회로 내에서 물리적 결합에 기초하여 하위 계층으로 전파 가능한, 프로브에 의해 결합 패드에 가해지는 물리력에 관한 것이다. 결합 패드 하부의 낮은 영 계수(Young's modulus)를 가진 유전체는 힘의 전달로부터 야기되는 그러한 응력(stress)을 견디지 못할 수도 있다.
다양한 해법이 결합 패드 무결성을 위해 제안되었다.
Pozder et al.의 미국 특허 출원 공개 번호 US 2001/0051426에는 구리(그러나, 대안적으로 알루미늄을 포함할 수 있음), 유전체 지지 구조 및 이어서 최종 알 루미늄 계층을 포함하는 혼성 결합 패드가 도 2에 도시되어 있다. 유전체 지지 구조는 참조의 도 5에 도시된 바와 같이 상이한 구성을 가질 수 있다. 이러한 지지 구조는 알루미늄 계층 및 하부 구리 계층 사이에 형성된 인터페이스의 기계적인 쉴딩(shielding)을 제공한다.
Ma et al.의 미국 특허 출원 공개 번호 US 2002/0068385에는 결합 패드가 유전체 계층에 형성되고 유전체 계층은 금속으로 채워진 비어 개구(via opening)를 갖는 앵커된 결합 패드(anchored bond pad)가 도시되어 있다. 금속 충전(metal-filled) 비어 개구는 결합 패드를 유전체 계층에 고정시킨다.
Ming-Tsung et al.의 미국 특허 번호 US 5,703,408에는 상부 금속 결합 패드의 불규칙적인 표면을 야기하는 스트라이프(stripes)가 서브계층에 형성되는 결합 패드 구조가 도시되어 있다. 이러한 특정 배치의 목적은 결합 패드를 구성하는 다양한 계층의 접착력을 향상시키기 위한 것이다. 유사하게, 그 발명의 개시가 본 명세서에 참조로서 포함되는 Mukogawa의 일본 공개 특허 JP 3-96236에는 상부 계층의 불규칙한 표면을 야기하는 불규칙 서브계층이 개시되어 있다.
Saran et al.의 미국 특허 번호 US 6,143,396, Saran의 미국 특허 번호 US 6,232,662, Zhao의 미국 특허 번호 US 6,198,170 및 Saran et al.의 미국 특허 번호 US 6,448,650에는 결합 패드에서의 다양한 강화 기법이 도시되어 있다. 따라서, Saran et al.의 미국 특허 번호 US 6,143,396에서는 금속 결합 패드가 유전체 및 강화 구조의 계층에 의해 지지된다. Saran의 미국 특허번호 US 6,232,662에서는, 금속 결합 계층이 중간레벨 유전체 계층 및 금속 및 강화 더미 구조(dummy structure)를 포함하는 강화 계층에 의해서 지지된다. Zhao의 미국 특허 번호 US 6,198,170에서는, 결합 패드가 대형 비어 및 금속과 유전체의 교호하는 부분의 몇 개의 계층에 의해 지지된다. 마지막으로, Saran et al.의 미국 특허 번호 US 6,448,650에서는 금속 결합 패드가 제1 유전체, 이어서 중간레벨 유전체 및 마지막으로 교호하는 유전체 및 금속을 포함하는 강화 계층(reinforcing layer)에 의해서 지지된다.
프로빙 및 패키징에 의해 인가되는 힘을 결딜 수 있고 바람직하게는 구리인 하부 금속 계층을 보호하는 개선된 결합 패드에 대한 필요성이 존재한다.
따라서, 프로빙 및 패키징의 힘에 견디기 위하여 기계적으로 강인한 개선된 결합 패드를 구비하는 것이 본 발명의 목적이다.
프로빙 및 패키징을 견딜 수 있고 또한 하부 금속 계층을 보호할 수 있는 개선된 결합 패드를 구비하는 것이 본 발명의 다른 목적이다.
본 발명의 이러한 및 기타 목적은 첨부된 도면과 함께 고려되는 본 발명의 이어지는 설명을 참조한 후에 더욱 명확해 질 것이다.
본 발명의 목적은, 본 발명의 일 형태에 따라서, 강화된 결합 패드 구조를 제공함으로써 달성 가능하며, 강화된 결합 패드 구조는 기판, 기판상에 형성된 금속 계층, 금속 계층 위의 유전체 계층 - 금속 계층까지 적어도 하나의 통과 비어(throughh via)가 존재하고 유전체 계층의 적어도 일부는 복수의 비평면 유전체 구조를 포함함 - 유전체 계층 비평면 구조에 등각으로 형성되어서(conformally formed) 비평면 유전체 구조가 비평면 금속 구조로서 금속 결합 계층에서 실질적으로 재생성되는 금속 결합 계층으로서, 금속 결합 계층은 금속 계층에 접촉하기 위해서 통과 비어에 더 형성되는 금속 결합 계층 및 각각의 비평면 금속 구조를 둘러싸는 유전체 물질의 링을 포함한다.
본 발명의 제2 형태에 따르면, 내부적으로 강화된 결합 패드를 형성하는 방법이 제공되며, 상기 방법은 기판상에 금속 계층을 형성하는 단계, 금속 계층 위에 제1 유전체 계층을 형성하는 단계, 금속 계층으로의 적어도 하나의 통과 비어 및 복수의 비평면 유전체 구조를 형성하기 위해서 제1 유전체 계층의 제1 부분을 패터닝하고, 제1 유전체 계층의 제2 부분은 패터닝되지 않는 단계, 비평면 유전체 구조 위로 및 통과 비어 내로 금속 결합 계층을 등각으로 적층하여서 비평면 유전체 구조가 비평면 금속 구조로서 실질적으로 금속 결합 계층에 재생산되는 단계, 비평면 금속 구조 및 제1 유전체 계층의 패터닝되지 않은 부분 위에 제2 유전체 계층을 형성하는 단계 및 각각의 비평면 금속 구조를 둘러싸는 유전체 물질의 링을 제외하고는 비평면 금속 구조 위의 제2 유전체 계층 전체를 실질적으로 제거하는 단계를 포함한다.
본 발명의 실시예가 단지 예로써 첨부된 도면을 참조하여 이하 상세하게 설명된다.
도 1은 내부적으로 강화된 결합 패드를 구비하는 반도체 디바이스의 단면도.
도 2 내지 5는 도 1의 반도체 디바이스를 형성하기 위한 바람직한 프로세스 를 도시하는 도면.
도 6은 내부적으로 강화된 결합 패드의 탑뷰(top view).
도 7은 프로빙되는 내부적으로 강화된 결합 패드의 확대 부분 단면도.
도면을 더욱 상세하게 참조하면, 특히 도 1을 참조하면, 강화된 결합 패드 구조(25)를 갖는 반도체 디바이스(10)의 단면도가 도시되어 있다. 반도체 디바이스(10)는 실리콘, 실리콘 게르마늄 등과 같은 반도체 물질일 수 있거나 또는 전형적으로 반도체 물질 상에 이미 제조된 이전 배선 레벨인 기판(12)을 포함한다. 명확성을 위해서, 임의의 이전 배선 레벨은 도시되지 않는다. 또한 반도체 디바이스(10)에는 기판뿐만 아니라 기판(12)에 형성된 금속 계층(14) 및 금속 계층(14)에 형성된 유전체 계층(16)이 포함된다. 유전체 계층(16)은 원하는 경우, 두 개의 별도로 형성된 유전체 계층(16a, 16b)으로 구성될 수 있다. 금속 물질은 알루미늄 또는 구리일 수 있으나 바람직하게는 구리이다. 금속 계층의 명목상 두께는 통상적으로 0.4에서 1.2 마이크론이다. 유전체 계층(16)이 이후 패터닝되어서 적어도 하나의 통과 비어(20) 및 복수의 비평면 유전체 구조(18)를 형성한다. 유전체 계층(16)의 두께는 명목상 0.5에서 1.0 마이크론이다.
바람직하게는 알루미늄인 금속 결합 계층(22)은 이어서 비평면 유전체 구조(18) 위에 등각적으로 형성된다. 비평면 유전체 구조(18) 위의 금속 결합 계층(22)의 두께는 0.4에서 1.5 마이크론이며, 바람직하게는 1.2 마이크론이다. 금속 결합 계층(22)이 등각적으로 형성되기 때문에, 비평면 유전체 구조(18)는 금속 결 합 패드 계층(22)에 실질적으로 재생성되어서 비평면 금속 구조(24)를 형성한다. "실질적으로 재생성"이라는 의미는 일반적인 모양이 재생성되지만 정확하게는 아니라는 의미이다. 즉, 비평면 유전체 구조(18)의 측면이 수직일 수 있고, 비평면 금속 구조(24)의 측면은 경사질 수 있다. 또한, 비평면 유전체 구조(18)의 모서리는 예각일 수 있고, 비평면 금속 구조(24)의 모서리는 완만할 수 있다. 또한, 금속 결합 계층(22)은 통과 비어(20)를 채워서 금속 계층(1)과 전기적 접촉을 이루게 된다.
마지막으로, 완성된 강화 결합 패드 구조(25)는 비평면 금속 구조(24) 주변에 유전체 물질(26)의 링을 포함한다. 비평면 유전체 구조(18)에 추가적으로 유전체 물질(26)의 이러한 링은 결합 패드의 프로빙 동안에 유익한 것으로 판명되었다. 유전체 물질(26)의 링은 실리콘 나이트라이드(SiNx) 또는 실리콘 옥사이드(SiO2)와 같은 임의의 유전체 물질일 수 있으며 약 0.1에서 0.2 마이크론의 두께일 수 있다. 비평면 금속 구조(24) 및 유전체 물질(26)의 링을 구비하는 결합 패드 구조(25)의 탑뷰가 도 6에 도시되어 있다.
하부 비평면 유전체 구조(18)는 프로빙 동안에 결합 패드 구조(25)에 대하여 기계적인 지지를 제공한다. 또한, 빈번히 발생하는 바와 같이, 상부 금속 결합 계층(22)은 프로빙 동안에 긁힐 수 있으나 비평면 유전체 구조(18) 및 유전체 물질(26)의 링으로 인해 프로브가 모든 금속 결합 계층(22)을 제거할 수 없게 된다. 비평면 유전체 구조(18) 및 유전체 물질(26)의 링은 프로브에 대해 강력한 방지 작 용(hard stop)을 제공하도록 협조한다. 도 7을 참조하면, 화살표(42)에 의해 지시된 방향으로 이동하는 프로브(40)가 비평면 금속 구조(24)의 일부를 제거하였다. 비평면 금속 구조(24)의 제거된 부분의 누적된 전체 양은 볼(ball; 44)에 의해 지시되어 있다. 도 7에 도시된 바와 같이, 유전체 물질(26)의 링은 프로브(40)가 더 이상 비평면 금속 구조(24)의 금속 물질을 제거할 수 없게 하는 강력한 방지작용을 제공한다.
비평면 유전체 구조(18) 및 또한 비평면 금속 구조(24)는 컬럼 또는 스트라이프와 같은 임의의 형태를 가질 수 있다. 위에서 바라본 경우, 비평면 금속 구조(24)는 원(도 6에 도시된 바와 같이), 직사각형 또는 다각형일 수 있다. 모양에 상관없이, 프로브의 직경 (또는 다른 단면 크기)보다 더욱 가깝게 서로 간격이 유지되어서, 잔여 금속 결합 계층(22)에 역으로 영향을 주기 위해서 프로브가 비평면 유전체 구조(18) 사이로 관통할 수 없다. 예컨대, 18 마이크론 프로브 팁(probe tip)에 대하여, 비평면 유전체 구조(18)의 명목상 간격은 최대 약 17 마이크론이어야 한다. 또한, 비평면 유전체 구조(18)가 0.5에서 1 마이크론 두께의 단위로 가능한 한 작게 만들어지는 것이 바람직하다. 비평면 유전체 구조(18)의 크기는 단지 리소그래피 및 에칭 능력에 의해서만 제한된다. 또한, 프로브 크기보다 작기만 하면, 가능한 한 멀리 간격이 유지된 비평면 유전체 구조(18)를 갖는 것이 가장 좋다.
금속 계층(14)이 구리이고 금속 결합 계층(22)이 알루미늄인 경우, 통과 비어(20)의 바닥에 장벽 계층(barrier layer; 27)을 구비하는 것이 바람직하다. 그 러한 장벽 계층(27)은 예컨대, Ta/TaN, TaN, Ti/TiN, W 또는 이의 조합을 포함할 수 있다. 실질적인 문제로서, 장벽 계층(27)은 도면에 도시된 바와 같이 결합 패드 구조(25)를 통해서 제시될 것이다.
이하 도 2 내지 도 5를 참조하여, 도 1의 강화 결합 패드 구조(25)를 형성하기 위한 방법이 설명될 것이다. 먼저 도 2를 참조하면, 금속 계층(14)(최후 내부 배선 레벨)이 일반적으로 기판(12) 상에 형성된다. 따라서, 유전체 계층(16)(또는 분리된 유전체 계층(16a, 16b))이 기판(12) 및 금속 계층(14)에 일반적으로 형성된다. 유전체 계층(15)은 종래의 수단으로 패너닝되어서 통과 비어(20) 및 비평면 유전체 구조(18)를 형성한다. 전술한 바와 같이, 금속 계층(14)이 구리이고 통과 비어(20)에 순차적으로 적층될 금속이 알루미늄인 경우, 통과 비어(20)의 바닥에 장볍 계층(27)을 적층하는 것이 바람직하다.
이후에, 도 3에 도시된 바와 같이, 금속 물질의 블랭킷 계층(blanket layer)가 유전체 계층(16) 위에 형성되고 이어서 패터닝되어서 도 3에 도시된 구조가 된다. 금속 결합 계층(22)이 통과 비어(20)를 금속 물질(30)로 채우고 비평면 유전체 구조(18) 사이의 공간을 금속 물질(28)로 채운다. 또한 모양에 있어서 실질적으로 비평면 유전체 구조에 대응하는 비평면 금속 구조(24)가 이 시점에 형성된다. 금속 결합 계층(22)을 적층하는 방법은 본 발명에 대하여 중요하지 않다. 일반적으로 말해서, 금속 결합 계층(22)의 두께는 비평면 유전체 구조(18)의 높이보다 커야 한다. 예로써, 비평면 유전체 구조(11)의 높이가 0.85 마이크론인 경우, 금속 결합 계층(22)의 두께는 1.2 마이크론일 수 있다.
이하 도 4를 참조하면, 유전체 계층(32)은 통상적으로 유전체 계층(16) 및 금속 결합 계층(22) 위에 적층된 블랭킷이다. 유전체 계층(32)의 일부는 마스킹되고 이어서 유전체 계층(32)의 마스킹되지 않은 부분이 반응성 이온 에칭(reactive ion etching; RIE)과 같은 건식 에칭에 영향을 받아서, 화살표(36)에 의해 지시된 바와 같이, 금속 계층(22) 위의 모든 유전체 계층(32)을 실질적으로 제거한다. RIE(또는 기타 적절한 에칭 단계) 이후에는, 비평면 금속 구조(24)를 둘러싸는 유전체 계층(32)의 작은 일부만이 존재한다. 유전체 계층(32)의 작은 잔여 부분은 도 5에 도시된 바와 같이 비평면 금속 구조(26) 각각을 둘러싸는 유전체 물질(26)의 링이다.
프로빙 및 패키징의 힘에 견디기 위하여 기계적으로 강인하며, 또한 내재하는 금속 계층을 보호할 수 있는 개선된 결합 패드를 제공한다.

Claims (12)

  1. 강화된 결합 패드 구조물에 있어서,
    기판;
    상기 기판에 형성된 금속 계층;
    상기 금속 계층 위의 유전체 계층 - 상기 금속 계층으로 적어도 하나의 통과 비어(through via)가 존재하고 상기 유전체 계층의 적어도 일부는 복수의 비평면 유전체 구조를 포함함-;
    상기 비평면 유전체 구조가 비평면 금속 구조로서 상기 금속 결합 계층에 실질적으로 재생성되도록 상기 유전체 계층의 상기 비평면 구조 위에 등각적으로 형성된(conformally formed) 금속 결합 계층- 상기 금속 결합 계층은 상기 금속 계층과 접촉하기 위해서 상기 통과 비어에 더 형성됨-; 및
    상기 비평면 금속 구조의 각각을 둘러싸는 유전체 물질의 링
    을 포함하는 강화된 결합 패드 구조물.
  2. 제1항에 있어서,
    상기 금속 계층은 구리(copper)인 강화된 결합 패드 구조물.
  3. 제1항에 있어서,
    상기 금속 결합 계층은 알루미늄을 포함하는 강화된 결합 패드 구조물.
  4. 제1항에 있어서,
    상기 비평면 금속 구조는 컬럼(column) 또는 스트라이프(stripe)를 포함하는 강화된 결합 패드 구조물.
  5. 제1항에 있어서,
    상기 비평면 유전체 구조는 수직인 측면(vertical sides)을 포함하는 강화된 결합 패드 구조물.
  6. 제1항에 있어서,
    상기 금속 계층 및 상기 금속 결합 계층 사이에 장벽 계층(barrier layer)이 존재하는 강화된 결합 패드 구조물.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 유전체 물질의 링은 실리콘 나이트라이드(silicon nitride) 또는 실리콘 옥사이드(silicon oxide)를 포함하는 강화된 결합 패드 구조물.
  8. 내부적으로 강화된 결합 패드를 형성하는 방법에 있어서,
    기판에 금속 계층을 형성하는 단계;
    상기 금속 계층에 제1 유전체 계층을 형성하는 단계;
    상기 금속 계층으로의 적어도 하나의 통과 비어 및 복수의 비평면 유전체 구조를 형성하기 위하여 상기 제1 유전체 계층의 제1 부분을 패터닝하는 단계- 상기 제1 유전체 계층의 제2 부분은 패터닝되지 않음 -;
    상기 비평면 유전체 구조들 위로 그리고 상기 통과 비어 내로 금속 결합 계층을 등각적으로 적층하여 상기 비평면 유전체 구조들이 비평면 금속 구조로서 상기 금속 결합 계층에 실질적으로 재생성되도록 하는 단계;
    상기 비평면 금속 구조들 및 상기 제1 유전체 계층의 패터닝되지 않은 부분에 제2 유전체 계층을 형성하는 단계; 및
    상기 비평면 금속 구조들 각각을 둘러싸는 유전체 물질의 링을 제외하고 상기 비평면 금속 구조들에 있는 상기 제2 유전체 계층을 실질적으로 모두 제거하는 단계
    를 포함하는 방법.
  9. 제8항에 있어서,
    상기 비평면 금속 구조들은 컬럼 또는 스트라이프를 포함하는 방법.
  10. 제8항에 있어서,
    상기 비평면 유전체 구조들은 수직인 측면을 포함하는 방법.
  11. 제8항에 있어서,
    상기 금속 계층 및 상기 금속 결합 계층 사이에 장벽 계층이 존재하는 방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제8항에 있어서,
    상기 유전체 물질의 링은 실리콘 나이트라이드 또는 실리콘 옥사이드를 포함하는 방법.
KR1020057016253A 2003-04-03 2004-03-26 내부적으로 강화된 결합 패드 KR100800357B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/249,381 2003-04-03
US10/249,381 US6864578B2 (en) 2003-04-03 2003-04-03 Internally reinforced bond pads

Publications (2)

Publication Number Publication Date
KR20050113211A KR20050113211A (ko) 2005-12-01
KR100800357B1 true KR100800357B1 (ko) 2008-02-04

Family

ID=33096530

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020057016253A KR100800357B1 (ko) 2003-04-03 2004-03-26 내부적으로 강화된 결합 패드

Country Status (7)

Country Link
US (2) US6864578B2 (ko)
EP (1) EP1609179B1 (ko)
KR (1) KR100800357B1 (ko)
CN (1) CN100373569C (ko)
AT (1) ATE549741T1 (ko)
TW (1) TWI267966B (ko)
WO (1) WO2004088736A1 (ko)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005057654A2 (en) * 2003-12-10 2005-06-23 Philips Intellectual Property & Standards Gmbh Wire-bonded semiconductor component with reinforced inner connection metallization
JP4674522B2 (ja) * 2004-11-11 2011-04-20 株式会社デンソー 半導体装置
US7952206B2 (en) * 2005-09-27 2011-05-31 Agere Systems Inc. Solder bump structure for flip chip semiconductor devices and method of manufacture therefore
US8552560B2 (en) * 2005-11-18 2013-10-08 Lsi Corporation Alternate pad structures/passivation inegration schemes to reduce or eliminate IMC cracking in post wire bonded dies during Cu/Low-K BEOL processing
KR100763709B1 (ko) * 2005-12-28 2007-10-04 동부일렉트로닉스 주식회사 반도체 소자의 패드 형성 방법
US20070287279A1 (en) * 2006-06-08 2007-12-13 Daubenspeck Timothy H Methods of forming solder connections and structure thereof
JP5208936B2 (ja) * 2006-08-01 2013-06-12 フリースケール セミコンダクター インコーポレイテッド チップ製造および設計における改良のための方法および装置
WO2008015499A1 (en) * 2006-08-01 2008-02-07 Freescale Semiconductor, Inc. Method and apparatus for improving probing of devices
DE102006052202B3 (de) * 2006-11-06 2008-02-21 Infineon Technologies Ag Halbleiterbauelement sowie Verfahren zur Herstellung eines Halbleiterbauelements
US20090079082A1 (en) * 2007-09-24 2009-03-26 Yong Liu Bonding pad structure allowing wire bonding over an active area in a semiconductor die and method of manufacturing same
US7888257B2 (en) * 2007-10-10 2011-02-15 Agere Systems Inc. Integrated circuit package including wire bonds
EP2195837A1 (en) * 2007-10-31 2010-06-16 Agere Systems Inc. Bond pad support structure for semiconductor device
JP5291917B2 (ja) 2007-11-09 2013-09-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR100933685B1 (ko) * 2007-12-18 2009-12-23 주식회사 하이닉스반도체 필링 방지를 위한 본딩패드 및 그 형성 방법
KR101051551B1 (ko) * 2009-10-30 2011-07-22 삼성전기주식회사 요철 패턴을 갖는 비아 패드를 포함하는 인쇄회로기판 및 그 제조방법
JP5582879B2 (ja) * 2010-06-09 2014-09-03 株式会社東芝 半導体装置及びその製造方法
JP2012124452A (ja) * 2010-12-06 2012-06-28 Samsung Electro-Mechanics Co Ltd プリント基板およびその製造方法
US8466560B2 (en) * 2010-12-30 2013-06-18 Stmicroelectronics, Inc. Dummy structures having a golden ratio and method for forming the same
US8314026B2 (en) 2011-02-17 2012-11-20 Freescale Semiconductor, Inc. Anchored conductive via and method for forming
US10217644B2 (en) 2012-07-24 2019-02-26 Infineon Technologies Ag Production of adhesion structures in dielectric layers using photoprocess technology and devices incorporating adhesion structures
US9832887B2 (en) * 2013-08-07 2017-11-28 Invensas Corporation Micro mechanical anchor for 3D architecture
CN106542492A (zh) * 2015-09-23 2017-03-29 中芯国际集成电路制造(北京)有限公司 焊盘结构、焊环结构和mems器件的封装方法
US9984987B2 (en) * 2016-08-05 2018-05-29 Nanya Technology Corporation Semiconductor structure and manufacturing method thereof
CN107887285A (zh) * 2016-09-30 2018-04-06 中芯国际集成电路制造(北京)有限公司 焊垫结构及其制造方法、及图像传感器
DE102017116574A1 (de) * 2017-07-21 2019-01-24 Infineon Technologies Ag Halbleiterbauelement
CN110223922B (zh) * 2019-06-10 2020-12-11 武汉新芯集成电路制造有限公司 一种晶圆结构及其制造方法、芯片结构

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62299052A (ja) * 1986-06-18 1987-12-26 Fujitsu Ltd 半導体装置
JP2815624B2 (ja) 1989-09-08 1998-10-27 三菱電機株式会社 半導体素子の製造方法
US5149674A (en) * 1991-06-17 1992-09-22 Motorola, Inc. Method for making a planar multi-layer metal bonding pad
US5349239A (en) * 1991-07-04 1994-09-20 Sharp Kabushiki Kaisha Vertical type construction transistor
JPH05291343A (ja) * 1992-04-10 1993-11-05 Miyagi Oki Denki Kk 半導体装置
US5248903A (en) * 1992-09-18 1993-09-28 Lsi Logic Corporation Composite bond pads for semiconductor devices
JPH08213422A (ja) * 1995-02-07 1996-08-20 Mitsubishi Electric Corp 半導体装置およびそのボンディングパッド構造
US5703408A (en) * 1995-04-10 1997-12-30 United Microelectronics Corporation Bonding pad structure and method thereof
JP2940432B2 (ja) * 1995-04-27 1999-08-25 ヤマハ株式会社 半導体装置とその製造方法
US5707894A (en) * 1995-10-27 1998-01-13 United Microelectronics Corporation Bonding pad structure and method thereof
JP3457123B2 (ja) * 1995-12-07 2003-10-14 株式会社リコー 半導体装置
JP2850868B2 (ja) * 1996-08-05 1999-01-27 日本電気株式会社 半導体装置
US6143396A (en) * 1997-05-01 2000-11-07 Texas Instruments Incorporated System and method for reinforcing a bond pad
KR100230428B1 (ko) * 1997-06-24 1999-11-15 윤종용 다층 도전성 패드를 구비하는 반도체장치 및 그 제조방법
TW332336B (en) * 1997-09-15 1998-05-21 Winbond Electruction Company Anti-peeling bonding pad structure
TW331662B (en) * 1997-09-15 1998-05-11 Winbond Electronics Corp Anti-peeling IC bonding pad structure
JPH11121457A (ja) * 1997-10-16 1999-04-30 Matsushita Electron Corp 半導体装置の製造方法
US6448650B1 (en) * 1998-05-18 2002-09-10 Texas Instruments Incorporated Fine pitch system and method for reinforcing bond pads in semiconductor devices
US6552438B2 (en) * 1998-06-24 2003-04-22 Samsung Electronics Co. Integrated circuit bonding pads including conductive layers with arrays of unaligned spaced apart insulating islands therein and methods of forming same
US6232662B1 (en) * 1998-07-14 2001-05-15 Texas Instruments Incorporated System and method for bonding over active integrated circuits
KR100284738B1 (ko) * 1998-09-04 2001-04-02 윤종용 다층금속배선을갖는반도체소자의패드및그제조방법
TW430935B (en) * 1999-03-19 2001-04-21 Ind Tech Res Inst Frame type bonding pad structure having a low parasitic capacitance
KR20010004529A (ko) * 1999-06-29 2001-01-15 김영환 웨이퍼 레벨 패키지 및 그의 제조 방법
JP4021104B2 (ja) * 1999-08-05 2007-12-12 セイコーインスツル株式会社 バンプ電極を有する半導体装置
US6191023B1 (en) * 1999-11-18 2001-02-20 Taiwan Semiconductor Manufacturing Company Method of improving copper pad adhesion
US6803302B2 (en) * 1999-11-22 2004-10-12 Freescale Semiconductor, Inc. Method for forming a semiconductor device having a mechanically robust pad interface
US6198170B1 (en) * 1999-12-16 2001-03-06 Conexant Systems, Inc. Bonding pad and support structure and method for their fabrication
US6306750B1 (en) * 2000-01-18 2001-10-23 Taiwan Semiconductor Manufacturing Company Bonding pad structure to prevent inter-metal dielectric cracking and to improve bondability
JP4750926B2 (ja) * 2000-06-06 2011-08-17 富士通セミコンダクター株式会社 半導体装置
US6506671B1 (en) * 2000-06-08 2003-01-14 Micron Technology, Inc. Ring positionable about a periphery of a contact pad, semiconductor device components including same, and methods for positioning the ring around a contact pad
JP2002110730A (ja) * 2000-09-27 2002-04-12 Ricoh Co Ltd ボンディングパッド及び半導体装置
US20020068385A1 (en) * 2000-12-01 2002-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming anchored bond pads in semiconductor devices and devices formed
FR2824954A1 (fr) * 2001-05-18 2002-11-22 St Microelectronics Sa Plot de connexion d'un circuit integre
JP4801296B2 (ja) * 2001-09-07 2011-10-26 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP3542350B2 (ja) * 2002-05-31 2004-07-14 沖電気工業株式会社 半導体装置及びその製造方法
US6756671B2 (en) * 2002-07-05 2004-06-29 Taiwan Semiconductor Manufacturing Co., Ltd Microelectronic device with a redistribution layer having a step shaped portion and method of making the same

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
미국특허 6400021호

Also Published As

Publication number Publication date
CN100373569C (zh) 2008-03-05
ATE549741T1 (de) 2012-03-15
US20040195642A1 (en) 2004-10-07
US20050121803A1 (en) 2005-06-09
KR20050113211A (ko) 2005-12-01
TW200503223A (en) 2005-01-16
EP1609179A1 (en) 2005-12-28
WO2004088736A1 (en) 2004-10-14
US6864578B2 (en) 2005-03-08
CN1701428A (zh) 2005-11-23
EP1609179B1 (en) 2012-03-14
TWI267966B (en) 2006-12-01
US7273804B2 (en) 2007-09-25

Similar Documents

Publication Publication Date Title
KR100800357B1 (ko) 내부적으로 강화된 결합 패드
US6709968B1 (en) Microelectronic device with package with conductive elements and associated method of manufacture
JP3954974B2 (ja) 半導体デバイス
US7745931B2 (en) Semiconductor device and manufacturing method thereof
KR100979497B1 (ko) 웨이퍼 레벨 패키지 및 그 제조방법
US20070176292A1 (en) Bonding pad structure
JP2001267323A (ja) 半導体装置及びその製造方法
US20070290361A1 (en) Via layout with via groups placed in interlocked arrangement
US20070182007A1 (en) Solder bump on a semiconductor substrate
KR20100121447A (ko) 범프 패드 구조 및 그 제조방법
EP1482553A2 (en) Semiconductor device and manufacturing method thereof
US20200075411A1 (en) Multi-wafer stacking structure and fabrication method thereof
WO2008091023A1 (en) Semiconductor device comprising electromigration prevention film and manufacturing method thereof
US6746951B2 (en) Bond pad of semiconductor device and method of fabricating the same
KR100284738B1 (ko) 다층금속배선을갖는반도체소자의패드및그제조방법
KR100691051B1 (ko) 반도체 디바이스 및 본드 패드 형성 프로세스
CN1790694A (zh) 突出检查区的外形结构
JP2006203214A (ja) 半導体デバイス、および、その製造方法
US11715710B2 (en) Method of treatment of an electronic circuit for a hybrid molecular bonding
JP2003218114A (ja) 半導体装置及びその製造方法
US6982493B2 (en) Wedgebond pads having a nonplanar surface structure
JP2006318989A (ja) 半導体装置
JP2002324797A (ja) 半導体装置及びその製造方法
EP2584598B1 (en) Method of producing a semiconductor device comprising a through-substrate via and a capping layer and corresponding semiconductor device
US6884662B1 (en) Enhanced adhesion strength between mold resin and polyimide

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101210

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee