KR100775632B1 - 도금용 공통 전극선 - Google Patents

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Abstract

주기판에 복수개의 회로 기판의 도체 패턴을 일괄하여 형성하고, 도금용 공통 전극선을 통하여 상기 복수개의 회로 기판의 도체 패턴을 동시에 도금하는 주기판의 도금용 공통 전극선에 있어서, 상기 복수개의 회로 기판(20A)의 패드(14a)에 각각 접속되는 상기 도금용 공통 전극선(22)이, 상기 주기판의 표리 양면에 스루홀(11)을 통하여 형성되고, 또한 표리 양면 어느 쪽에나 상기 복수개의 회로 기판으로 분할하기 위한 절단선을 지나서 인접하는 회로 기판으로부터 구불구불하게 배선된 구성으로 하고 있다.
도금용 공통 전극선, 주기판, 회로 기판, 스루홀

Description

도금용 공통 전극선 {COMMON ELECTRODE WIRE FOR PLATING}
본 발명은, 주기판에 복수개의 회로 기판의 도체 패턴을 일괄해서 형성하기 위한 도금용 공통 전극선에 관한 것으로, 예를 들면 볼 그리드 어레이(BGA) 형의 반도체 패키지용 회로 기판의 전극 패드와 도체 패턴을 일괄해서 형성하는 도금용 공통 전극선에 관한 것이다.
근래, 반도체 패키지의 소형화 및 고밀도화에 따라 베어 칩을 직접 페이스 다운으로 기판 상에 실장하는 플립칩 본딩 및 와이어 본딩된 볼 그리드 어레이(BGA)형 반도체 패키지가 개발되고 있다.
또, 카메라 일체형 VTR이나 휴대 전화기 등의 등장에 의해, 베어 칩과 거의 같은 크기의 소형 패키지, 이른바 CSP(칩 사이즈/스케일 패키지)를 탑재한 휴대 기기가 잇달아서 등장하고 있다. 이 CSP의 개발은 급속히 진행되어 그 시장 요구가 본격화되고 있다.
종래, TAB용 플렉시블 필름을 이용한 배선 기판으로서, 일본국 특공평 7-66932호 공보에 그 기술이 개시되어 있다. 이 기술은, 이 공보의 도 1에 도시한 바와 같이, 집적회로용 에칭 배선(4)에서의 전기적 접속 및 단락용 프레임에 있어서, 인접하는 집적회로의 배선과의 접속점(2)에 이르는 리드선(1)이 구불구불한 형 상으로 형성되어 있다. 따라서, 인접하는 집적회로와의 사이를 절단 개소(7)에서 절단함으로써, 재료를 낭비하지 않고 집적회로를 분할한다. 이 때, 구불구불한 패턴은, 절단 개소(7)에서의 절단에 의해서 전부 단락 결합이 분리되어, 각각의 집적회로에서의 단자(리드선)로 형성된다.
도 10은 일본국 특개평 9-55398호에 기재된 다른 종래의 도금용 공통 전극선의 한 패턴을 나타내는 인접하는 칩 회로의 부분 평면도이다.
도 10에서, 반도체 기판(10)은 복수개의 칩 회로가 동일한 반도체 기판(10)에 일괄하여 형성되어 있다. 이 반도체 기판(10)은 실리콘 기판으로 이루어지며, 소정의 크기로 절단되어 다수의 칩 회로로 분할된다.
도금용 공통 전극선(12)은 인접하는 개개의 칩 회로(10A)의 전극 패드(14)에 접속되어 있다. 또, 도금용 공통 전극선(12)은 절단선(X, Y)을 지나서 크랭크형으로 구불구불하게 형성되어 있다.
개개의 칩 회로(10A)에서의 배선(도체) 패턴(13)은 도금용 공통 전극선(12)에 의해서 형성된다.
전극 패드(14)는 반도체 기판(10)의 능동면 측에 배치되어 있다. 이 전극 패드(14)는 배선 패턴(13)에 접속되어 외부 접속용 전극으로서 기능한다.
도금용 공통 전극선(12)은 소정의 폭을 가지고, 절단선(X)을 지나서 크랭크형으로 구불구불하게 형성되어 있다. 또한, 도금용 공통 전극선(12)은 주기판(10)의 동일 표면에 형성되어 있기 때문에, 인접하는 도금용 공통 전극선(12) 끼리 접촉하지 않도록 하기 위해, 배선 패턴(13) 사이에 일정한 갭(G1)이 형성되어 있다.
도 11은 또 다른 종래의 도금용 공통 전극선의 패턴을 나타내는 요부 확대 평면도이다. 도금용 공통 전극선(12)은 배선 패턴(도체 패턴) 사이를 차례 차례로 연속해 나가는 본선(12a)과, 이 본선(12a)에서 분기되어 형성된 특정한 패드를 접속하는 지선(12b)으로 이루어져 있다(도 11에서는 일부만 도시). 그리고, 이 경우에도 인접하는 도금용 공통 전극선[12(12a, 12b)]끼리 접촉하지 않도록 하기 위해, 배선 패턴(13) 사이에 일정한 갭(G2)이 설치되어 있다.
이들 종래 기술에서는, 전해 도금 처리 전에 패드 패턴을 단락하는 도금용 공통 전극선(12)을 설치하고, 그 후 전해 도금 처리에 의해 각 패드 패턴 상에 전극 재료를 석출하여 복수의 패드 전극을 일괄해서 형성한다. 이 전해 도금 처리 시에, 도금용 공통 전극선(12)으로부터 각 패드 패턴은 전부 동일 전위가 되어, 각 패드 패턴의 전극 재료의 석출량 및 막 두께의 편차가 방지된다. 도금용 공통 전극선(12)을 절단선(X, Y)을 지나서 구불구불한 형상으로 형성함으로써, 다이싱 공정에서 약간의 다이싱의 위치 어긋남이 생기더라도, 확실하게 도금용 공통 전극선(12)을 절단(도통 차단)할 수 있고, 개개의 회로 기판(10A)에서의 도금용 공통 전극선의 단락에 의한 쇼트 불량이 없어진다. 또, 다이싱 공정에서의 절단폭이 좁아도 되므로, 기판 재료를 낭비하지 않고 개개의 회로 기판(10A)을 절단 및 분할할 수 있다.
그러나, 상기 종래 기술의 도금용 공통 전극선에는 다음과 같은 문제점이 있다.
즉, 도금용 공통 전극선(12)은 절단선을 지나서 크랭크형으로 구불구불하게 형성되어 있다. 또, 도금용 공통 전극선(12)은 소정의 폭을 가지고, 또한 주기판의 동일 표면에 형성되어 있기 때문에, 인접하는 도금용 공통 전극선 끼리, 또는 도금용 공통 전극선과 배선 패턴(도체 패턴)이 접촉하지 않도록 하기 위해서 배선 패턴(13, 13) 사이에 소정의 갭(G1, G2)을 설치할 필요가 있다. 이로 인하여, 회로 기판의 1변당 형성되는 단자수(핀수)에 한도가 있어, 고밀도로 단자를 형성하기가 어렵다.
또, 도금용 공통 전극선의 형상을 크랭크형으로부터 경사형으로 하더라도 동일한 이유에 의해서 단자수를 증가시키는 것이 어렵다.
따라서, 본 발명은 다이싱 시의 기판 재료의 낭비를 없애는 동시에 배선 패턴 사이의 간극을 가능한 한 좁게 하여, 개개의 회로 기판의 1변당의 단자수를 증가하여, 고밀도화에 대응 가능하게 신뢰성이 높은 주기판의 도금용 공통 전극선의 제공을 목적으로 한다.
이러한 목적을 달성하기 위해, 본 발명은 주기판에 복수개의 회로 기판의 도체 패턴을 일괄해서 형성하고, 도금용 공통 전극선을 통하여 복수개의 회로 기판의 도체 패턴을 동시에 도금하는 주기판의 도금용 공통 전극선에 있어서, 복수개의 회로 기판의 패드에 각각 접속되는 도금용 공통 전극선이, 주기판의 표리 양면에 스루홀을 통하여 형성되고, 또한 표리 양면 어디 쪽이나 복수개의 회로 기판으로 분할하기 위한 절단선을 지나서 인접하는 회로 기판으로부터 배선된 구성으로 되어 있다.
이 때, 상기 도금용 공통 전극선은 절단선을 따라 구불구불하게 형성되는 것이 바람직하다.
또한, 구체적으로, 서로 인접하는 2개의 회로 기판에서의 스루홀을 교대로 연속하여 접속시키기 위한 도금용 공통 전극선을 본선으로서 기판 표면에 형성하고, 상기 본선으로부터 분기되어 특정한 패드와 접속하는 다른 도금용 공통 전극선을 지선으로서 상기 기판 이면에 형성한 구성으로 되어 있다.
그리고, 서로 인접하는 2개의 회로 기판에서의 스루홀을 교대로 연속하여 접속하기 위한 상기 도금용 공통 전극선을 본선으로서 상기 기판의 이면 또는 표면에 형성하고, 상기 스루홀로부터 분기되어 특정한 스루홀과 접속하기 위한 상기 다른 도금용 공통 전극선을 지선으로서 상기 기판의 표면 또는 이면에 형성한 구성으로 되는 것이 바람직하다.
이러한 구성으로 이루어지는 본 발명의 도금용 공통 전극선에 의하면, 인접하는 개개의 회로 기판은 다이싱에 의해 기판 재료를 낭비하지 않고 분할된다. 또, 주기판의 표리면에 형성된 도금용 공통 전극선보다 도체 패턴 사이의 간격이 좁혀져도, 개개의 회로 기판은 단락되지 않고 확실하게 분할된다. 그 결과, 회로 기판의 단자수가 현저하게 증가하여, 시장에서 요구되는 고밀도로 실장된 회로 기판을 제공할 수 있다.
도 1은 주기판의 IC 탑재 측에 형성한 본 발명에 따른 도금용 공통 전극선의 한 패턴예를 나타낸다.
도 2는 도 1의 주기판의 솔더범프 형성측에 나타나는 도금용 공통 전극선의 한 패턴예를 나타낸다.
도 3은 도 2에서의 2점 쇄선으로 둘러싼 E부의 확대도를 나타낸다.
도 4는 도 3의 요부 확대도를 나타낸다.
도 5는 본 발명에 따른 도금용 공통 전극선의 다른 패턴예를 도 3의 경우와 같이 나타낸 확대도를 나타낸다.
도 6은 도 5의 요부 확대도를 나타낸다.
도 7은 본 발명에 따른 도금용 공통 전극선의 또 다른 패턴예를 도 3의 경우와 같이 나타낸 확대도를 나타낸다.
도 8은 본 발명에 따른 도금용 공통 전극선의 또 다른 패턴예를 도 4의 경우와 같이 나타낸 요부 확대도를 나타낸다.
도 9는 본 발명에 따른 도금용 공통 전극선의 또 다른 패턴예를 도 4의 경우와 같이 나타낸 요부 확대도를 나타낸다.
도 10은 종래의 도금용 공통 전극선 패턴예를 나타내는 회로 기판의 부분 평면도이다.
도 11은 다른 종래의 도금용 전극선의 패턴예에서의 요부 확대도를 나타낸다.
본 발명을 첨부 도면을 참조하여 상세하게 설명한다.
도 1 및 도 2에 있어서, 주기판(20)으로부터 복수개(도면에서는 4개)의 회로 기판(20A)이 절단 및 분할되도록 되어 있다. 개개의 회로 기판(20A)의 표면측에는 IC 칩(21)의 도시하지 않은 패드 전극에 대응하여 IC 접속용 본딩 패턴(24)이 방사형으로 배치되어 있다. 이 본딩 패턴(24)은 IC 칩(21)의 패드 전극과 와이어 본딩된다.
개개의 회로 기판(20A)의 가장자리에는 절단선(X, Y)을 따라 복수개(도면에서는 1변에 13개)의 스루홀(through hole)(11)이 형성되어 있다. 도금용 공통 전극선(22)은 주기판(20)의 외부 접속용 도체 패턴인 솔더범프의 형성측(표면)에 형성되는 전극선(22A)과, 전자 부품 탑재측(이면)에 형성되는 전극선(22B)으로 이루어져 있다. 도금용 공통 전극선(22A, 22B)은 스루홀(11)을 통하여 접속되는 동시에, 개개의 회로 기판(20A)으로 분할하기 위한 절단선(X, Y)을 지나서 전체적으로 구불구불하게 형성되어 있다.
도 1 및 도 2에서는 절단선(X)에 도금용 공통 전극선(22A)이 직교하고 도금용 전극선(22B)이 비스듬하게 교차하고 있으며, 절단선(Y)에 도금용 공통 전극선(22A)이 비스듬하게 교차하고 도금용 전극선(22B)이 직교하고 있다. 이 도금용 공통 전극선(22A, 22B)은 스루홀(11)을 통하여, 도 1에서는 IC 접속용 본딩 패턴에, 도 2에서는 솔더 볼 패드(14)에 각각 접속하는 도체 패턴(13)에 접속되어 있다. 즉, 서로 인접하는 위치 관계로 형성된 도금용 공통 전극선(22A)과 도금용 공통 전극선(22B)은 각각 회로 기판(20A)의 표리면에 절단선을 지나서 형성되어 있다. 그리고 각각의 도금용 공통 전극선(22A, 22B)을 스루홀(11)을 통하여 연속적으로 접속시킴으로써, 도금용 공통 전극선 전체가 절단선(X, Y)을 지나서 구불구불 하게 형성된 도금용 공통 전극선을 구성하고 있다.
도 3은 도 2에서 2점 쇄선으로 둘러싼 E부를 나타내고 있다. 도 4는 도 3의 요부 확대도이다.
주기판(20)을 구성하는 개개의 회로 기판(20A)의 가장자리에는, 절단선(X, Y)을 따라 스루홀(11)이 소정의 피치 및 소정의 치수로 형성되어 있다. 이들 도금용 공통 전극선(22A, 22B)은 주기판(20)의 표리면에서 절단선(X, Y)을 지나서 구불구불한 형상으로 형성되고, 또한 소정의 폭을 가지고 있다. 따라서, 인접하는 도체 패턴(13) 끼리 접촉하지 않도록 양 도체 패턴(13)의 사이에 갭(G3)이 형성되어 있다. 그러나 도금용 공통 전극선(22A, 22B)은 주기판(20)의 표리면에 나누어 형성되어 있기 때문에, 도체 패턴(13)과 도금용 공통 전극선(22B)이 접촉하지 않고, 갭(G3)을 가능한 접근시켜 좁게 할 수 있다. 이에 따라, 개개의 회로 기판(20A)에서의 1변당 단자수를 증가시킬 수 있다. 예를 들면, 도 3에 나타내는 본 발명의 일 실시예의 경우는, 회로 기판(20A)의 1변당 13개의 단자수를 형성할 수 있는 데 비하여, 전술한 종래예의 것(도 10)에서는 9개의 단자밖에 형성할 수 없다. 이와 같이, 본 발명에 의하면 종래와 비교하여, 단자수가 1변당 4개 증가하기 때문에 회로 기판(20A)의 4변에서는 그 4배, 즉 16개의 단자수가 증가하게 되어 한층 더 고밀도의 실장을 가능하게 한다.
또, 여기서 도 4에 도시한 바와 같이, 하나의 회로 기판에서의 스루홀을 홀수번으로 하고, 다른 하나의 회로 기판에서의 스루홀을 짝수번이라고 하면, 홀수번[11(1)]부터 짝수번[12(2)]의 스루홀을 접속하는 도금용 공통 전극선(22A)이 주기판(20)의 표면에 형성되어 있고, 짝수번[11(2)]부터 홀수번의 스루홀[11(3)]을 접속하는 도금용 공통 전극선(22B)이 주기판(20)의 이면에 형성되어 있다.
도 5는 본 발명의 도금용 공통 전극선의 다른 패턴예를 확대하여 나타내고 있다.
도 5에서의 도금용 공통 전극선은, 주기판(20)의 표면에서 복수의 스루홀(11)과 연속하여 접속되어 본선(22a)으로서 기능하는 도금용 공통 전극선(22A)과, 이 본선(22a)과 스루홀(11)을 통하여 분기 접속되어 회로 기판(20A)의 내측에 배치된 내측 패드(14a)와 접속되는 지선(22b)으로서 기능하는 도금용 공통 전극선(22B)으로 되어 있다.
도 6은 도 5의 요부 확대도이다. 본선(22a)으로서 기능하는 도금용 공통 전극선(22A)은, X 절단선을 지나서 크랭크형으로 구불구불하게 배선되어, 인접하는 회로 기판(20A)에 설치된 스루홀(11)에 교대로 접속되어 있다.
또, 지선(22b)으로서 기능하는 도금용 공통 전극선(22B)은, 인접하는 회로 기판(20A)의 내측 패드용 스루홀(1la)에 X 절단선을 지나서 접속되는 동시에, 다시 분기되어 X 절단선을 넘어 우회하여 자기 회로 기판의 내측 패드용 스루홀(11b)에 접속되어 있다.
도금용 공통 전극선을 이러한 패턴으로 배선하면, 도 11에서 나타낸 종래의 것과 동일한 기능을 발생하면서, 도체 패턴(13) 사이의 갭(G4)을 종래의 갭(G2)보다 훨씬 좁게 할 수 있다.
또, 도 5 및 도 6에 나타내는 도금용 공통 전극선은, 본선(22a)을 주기판(20)의 표면에 형성하고 지선(22b)을 주기판(20)의 이면에 형성하고 있지만, 본선(22A)을 주기판(20)의 이면에 또 지선(22b)을 주기판(20)의 표면에 형성할 수도 있다.
도 7은 본 발명의 도금용 공통 전극선의 또 다른 패턴예를 확대하여 나타내고 있다. 도 7에서의 도금용 공통 전극선은, 인접하는 회로 기판(20A, 20A)에 설치된 복수의 스루홀(11)에 연속하여 접속되는 본선(22a)이 주기판(20)의 표리 양면에 교대로 형성되어 있다. 즉, 주기판(20)의 표면에서는 X 절단선을 지나서 본선(22a)으로서의 도금용 공통 전극선(22A)이 직선형으로 형성되고, 이면에서는 X 절단선을 지나서 본선(22a)으로서의 도금용 공통 전극선(22B)이 크랭크형으로 구불구불하게 형성되어 있다.
도 8은 본 발명의 도금용 공통 전극선의 또 다른 패턴예를 나타내는 요부 확대도를 나타내고 있다. 도 8에서의 도금용 공통 전극선은 도 6에 나타내는 패턴예의 변형예이다. 이 패턴예에서는, 크랭크형으로 X 절단선을 지나서 구불구불하게 나가는 본선(22a)이 스루홀(11)을 통하여 주기판(20)의 표면과 이면에 교대로 형성되어 있다. 지선(22b)은 본선(22a)과 반대측 면에서 스루홀(11)을 통하여 형성되어 있다.
도 9는 본 발명의 도금용 공통 전극선의 또 다른 패턴예를 나타내는 요부 확대도를 나타내고 있다. 도 9에서의 도금용 공통 전극선도 도 6에 나타내는 패턴예의 변형예이다. 이 패턴예에서는, 크랭크형으로 X 절단선을 지나서 구불구불하게 나가는 본선(22a)이 주기판(20)의 표면과 이면에 불규칙하게 형성되어 있다. 이 경우에도, 지선(22b)은 본선(22a)과 반대측 면에서 스루홀을 통하여 형성되어 있다.
또, 본 발명에서의 도금용 공통 전극선의 패턴 형상 및 본선과 지선의 위치 관계는 위의 실시예에 한정되지 않고, 여러 가지 변형이 가능하다. 또, 본 실시예는 모두 도금용 공통 전극선이 회로 기판의 표리에 번갈아 형성되어 있지만, 본 발명은 이에 한정되지 않고, 종래 기술에 나타낸 회로 기판의 한 쪽 면에만 형성한 구불구불한 형상의 도금용 공통 전극선과 혼재하여 형성될 수도 있다.
위와 같이 하여, 전해 도금 처리 전에 패드 패턴을 단락하는 도금용 공통 전극선[22(22a, 22b)]을 형성하고, 전해 도금 처리에 의해 각 패드 패턴 상에 전극 재료를 석출하여 복수의 패드 전극을 일괄해서 형성한다. 그 결과, 전극 도금 처리 시에, 도금용 공통 전극선(22)에 의해 각 패드 패턴은 전부 동일 전위가 되고, 각 패드 패턴의 전극 재료의 석출량 및 막 두께의 편차가 방지된다. 또, 도금용 공통 전극선(22)을 절단선(X, Y)을 지나서 구불구불한 형상으로 형성하여, 다이싱하도록 되어 있기 때문에, 다이싱 공정에서 다소의 위치의 어긋남이 생기더라도, 확실하게 도금용 공통 전극선(22)을 절단할 수 있다. 그 결과, 개개의 회로 기판 장치에서의 도금용 공통 전극선의 단락 쇼트 불량이 없어진다. 또, 다이싱 공정에서의 절단폭이 좁아지기 때문에 기판 재료를 낭비하지 않고 주기판을 절단하여 개개의 회로 기판으로 분할할 수 있다.
전자 부품을 고밀도로 실장하는 회로 기판으로서 유효하게 이용할 수 있고, 특히 소형의 휴대 기기, 예를 들면 전자 시계, 통신 기기 등에 이용되면 바람직하다.

Claims (16)

  1. 주기판에 복수개의 회로기판의 도체패턴을 일괄하여 형성하고, 도금용 공통전극선을 통하여 상기 복수개의 회로기판의 도체패턴을 동시에 도금하는 주기판의 도금용 공통전극선에 있어서,
    상기 주기판은, 상기 복수개의 회로기판을 분할하는 절단선 및 상기 복수개의 회로기판중 서로 인접하는 두 개의 회로기판의 상기 절단선을 따라 형성된 n개의 스루홀을 구비하고,
    상기 도금용 공통전극선(22)은 상기 주기판의 양면에 형성되고,
    상기 주기판의 양면 중 한쪽 면에 형성된 도금용 공통전극선(22A(22a))은, 상기 절단선을 넘어, 상기 두 개의 회로기판 중 하나의 회로기판에 형성된 하나의 제1 스루홀(11(2))로부터 다른 하나의 회로기판에 형성된 하나의 제2 스루홀(11(1))까지, 상기 절단선에 대해 직교하는 선 또는 구불구불한 선(蛇行線)에 의해 접속하고,
    상기 주기판의 양면 중 다른쪽 면에 형성된 도금용 공통전극선(22B(22b))은, 상기 절단선을 넘어, 상기 두 개의 회로기판 중 상기 하나의 회로기판에 형성된 상기 하나의 제1 스루홀(11(2))로부터 상기 다른 하나의 회로 기판에 형성된 제3 스루홀(11(3))까지, 상기 절단선에 대해 기울어진 선 또는 구불구불한 선에 의해 접속하고,
    상기 제3 스루홀(11(3))은 상기 하나의 제2 스루홀(11(1))과는 서로 다른
    도금용 공통전극선.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 주기판의 양면에 형성한 상기 도금용 공통전극선에 의해, 상기 하나의 회로기판에 형성된 복수개의 스루홀(11(2, 4,··, n))과 상기 다른 하나의 회로기판에 형성된 복수개의 스루홀(11(1, 3,‥, n-1))을, 교대로 연속하여 접속한
    도금용 공통전극선.
  6. 삭제
  7. 제1항 또는 제5항에 있어서
    상기 도금용 공통전극선이 상기 제1 스루홀(11(2)), 제2 스루홀(11(1)), 및 제3 스루홀(11(3)) 중 어느 하나로부터 분기하여 형성된 도금용 공통전극선.
  8. 주기판에 복수개의 회로기판의 도체패턴을 일괄해 형성하고, 도금용 공통전극선을 통하여 상기 복수개의 회로기판의 도체패턴을 동시에 도금하는 주기판의 도금용 공통전극선에 있어서,
    상기 주기판은, 상기 복수개의 회로기판을 분할하기 위한 절단선 및 상기 복수개의 회로기판 중 서로 인접하는 두 개의 회로기판의 상기 절단선을 따라 형성된 복수개의 스루홀을 구비하고,
    상기 도금용 공통전극선(22)은, 상기 주기판의 양면에 형성되고,
    상기 주기판의 양면 중 한쪽 면에 형성된 도금용 공통전극선(22A(22a))은, 상기 절단선을 넘어, 상기 두 개의 회로기판 중 하나의 회로기판에 형성된 하나의 제1 스루홀(11(2))로부터 다른 하나의 회로기판에 형성된 제2 스루홀(11(1)) 및 제3 스루홀(11(3))까지, 상기 절단선에 직교하는 선, 상기 절단선에 대해 기울어진 선 또는 구불구불한 선(蛇行線)에 의해 접속하고,
    상기 주기판의 양면 중 다른쪽 면에 형성된 도금용 공통전극선(22B(22b))은, 상기 제2 스루홀(11(1))로부터 분기하고, 상기 절단선을 넘어, 상기 다른 하나의 회로기판에 형성된 패드용 스루홀(11a)까지, 상기 절단선에 대해 기울어진 선 또는 구불구불한 선에 의해 접속하는
    도금용 공통 전극 선.
  9. 주기판에 복수개의 회로기판의 도체패턴을 일괄하여 형성하고, 도금용 공통전극선을 통하여 상기 복수개의 회로기판의 도체패턴을 동시에 도금하는 주기판의 도금용 공통전극선에 있어서,
    상기 주기판은, 상기 복수개의 회로기판을 분할하기 위한 절단선 및 상기 복수개의 회로기판 중 서로 인접하는 두 개의 회로기판의 상기 절단선을 따라 형성된 복수개의 스루홀을 구비하고,
    상기 도금용 공통전극선(22)은, 상기 주기판의 양면에 형성되고,
    상기 주기판의 양면 중 한쪽 면에 형성된 도금용 공통전극선(22A(22a))은, 상기 절단선을 넘어, 상기 두 개의 회로기판 중 하나의 회로기판에 형성된 하나의 제1 스루홀(11(2))로부터 다른 하나의 회로기판에 형성된 제2 스루홀(11(1)) 및 제3 스루홀(11(3))까지, 상기 절단선에 직교하는 선, 상기 절단선에 대해 기울어진 선 또는 구불구불한 선에 의해 접속하고,
    상기 주기판의 양면 중 다른쪽 면에 형성된 도금용 공통전극선(22B(22b))은, 상기 제2 스루홀(11(1))로부터 분기하고, 상기 절단선을 넘어 상기 다른 하나의 회로기판을 우회하여, 상기 하나의 회로기판에 형성된 패드용 스루홀(11b)까지, 상기 절단선에 대해 구불구불한 선에 의해 각각 접속하는
    도금용 공통 전극 선.
  10. 제1항, 제8항, 또는 제9항 중 어느 한 항에 있어서,
    상기 도금용 공통전극선이, 상기 제1 스루홀(11(2)), 제2 스루홀(11(1)), 및 제3 스루홀(11(3)) 중 어느 하나 이상으로부터, 상기 회로기판의 양면에 형성한 상기 도체패턴과 접속되어 있는 도금용 공통전극선.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 제10항에 있어서,
    상기 회로기판의 표면에 형성한 상기 도체패턴이 전자 부품 접속용의 전극패턴이며, 배면에 형성한 상기 도체패턴이 외부 접속용의 전극패턴인 도금용 공통 전극 선.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7181837B2 (en) * 2004-06-04 2007-02-27 Micron Technology, Inc. Plating buss and a method of use thereof
KR100702016B1 (ko) * 2005-02-02 2007-03-30 삼성전자주식회사 양면 실장 메모리 모듈의 인쇄 회로 기판 및 이를이용하는 양면 실장 메모리 모듈
JP2006348371A (ja) * 2005-06-20 2006-12-28 Fujitsu Ltd 電解めっき方法
JP2009170561A (ja) * 2008-01-15 2009-07-30 Panasonic Corp 配線基板およびその製造方法
JP4484934B2 (ja) * 2008-02-26 2010-06-16 富士通メディアデバイス株式会社 電子部品及びその製造方法
JP5188289B2 (ja) 2008-06-26 2013-04-24 ラピスセミコンダクタ株式会社 プリント基板の製造方法
TWI393969B (zh) * 2009-05-27 2013-04-21 Au Optronics Corp 一種具有迴轉訊號傳輸線路之顯示基板及其製造方法
JP5952032B2 (ja) * 2012-03-07 2016-07-13 新光電気工業株式会社 配線基板及び配線基板の製造方法
US9222178B2 (en) 2013-01-22 2015-12-29 GTA, Inc. Electrolyzer
US8808512B2 (en) 2013-01-22 2014-08-19 GTA, Inc. Electrolyzer apparatus and method of making it
KR20220037857A (ko) * 2020-09-18 2022-03-25 삼성전기주식회사 인쇄회로기판

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11312714A (ja) * 1998-04-28 1999-11-09 Mitsubishi Electric Corp フィルムキャリア及びバーンイン方法
JPH11340609A (ja) * 1998-05-26 1999-12-10 Eastern Co Ltd プリント配線板、および単位配線板の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4426773A (en) * 1981-05-15 1984-01-24 General Electric Ceramics, Inc. Array of electronic packaging substrates
JPH0766932A (ja) 1993-08-24 1995-03-10 Canon Inc 原稿読取装置
JPH08148770A (ja) * 1994-11-15 1996-06-07 Sharp Corp 配線基板
JPH08153819A (ja) * 1994-11-29 1996-06-11 Citizen Watch Co Ltd ボールグリッドアレイ型半導体パッケージの製造方法
JPH0955398A (ja) 1995-08-10 1997-02-25 Murata Mfg Co Ltd 半導体装置の製造方法
JP3020201B2 (ja) * 1998-05-27 2000-03-15 亜南半導体株式会社 ボールグリッドアレイ半導体パッケージのモールディング方法
JP2001237346A (ja) * 2000-02-23 2001-08-31 Oki Electric Ind Co Ltd 半導体素子搭載基板、及び半導体装置の製造方法
JP2001332579A (ja) * 2000-05-19 2001-11-30 Advantest Corp 半導体回路装置及びその製造方法
US6319750B1 (en) * 2000-11-14 2001-11-20 Siliconware Precision Industries Co., Ltd. Layout method for thin and fine ball grid array package substrate with plating bus
TW479334B (en) * 2001-03-06 2002-03-11 Siliconware Precision Industries Co Ltd Electroplated circuit process in the ball grid array chip package structure
US6903442B2 (en) * 2002-08-29 2005-06-07 Micron Technology, Inc. Semiconductor component having backside pin contacts

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11312714A (ja) * 1998-04-28 1999-11-09 Mitsubishi Electric Corp フィルムキャリア及びバーンイン方法
JPH11340609A (ja) * 1998-05-26 1999-12-10 Eastern Co Ltd プリント配線板、および単位配線板の製造方法

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Publication number Publication date
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