KR100729249B1 - 회로 장치 및 그 제조방법 - Google Patents

회로 장치 및 그 제조방법 Download PDF

Info

Publication number
KR100729249B1
KR100729249B1 KR20060028324A KR20060028324A KR100729249B1 KR 100729249 B1 KR100729249 B1 KR 100729249B1 KR 20060028324 A KR20060028324 A KR 20060028324A KR 20060028324 A KR20060028324 A KR 20060028324A KR 100729249 B1 KR100729249 B1 KR 100729249B1
Authority
KR
South Korea
Prior art keywords
wiring layer
layer
substrate
bonded
exposed
Prior art date
Application number
KR20060028324A
Other languages
English (en)
Other versions
KR20060106743A (ko
Inventor
다카히토 미즈노
렌 야마모토
시게루 와키타
Original Assignee
도요다 지도샤 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도요다 지도샤 가부시끼가이샤 filed Critical 도요다 지도샤 가부시끼가이샤
Publication of KR20060106743A publication Critical patent/KR20060106743A/ko
Application granted granted Critical
Publication of KR100729249B1 publication Critical patent/KR100729249B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/328—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0263—High current adaptations, e.g. printed high current conductors or using auxiliary non-printed means; Fine and coarse circuit patterns on one circuit board
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/48139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous wire daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10272—Busbars, i.e. thick metal bars mounted on the PCB as high-current conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/02—Details related to mechanical or acoustic processing, e.g. drilling, punching, cutting, using ultrasound
    • H05K2203/0285—Using ultrasound, e.g. for cleaning, soldering or wet treatment
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0058—Laminating printed circuit boards onto other substrates, e.g. metallic substrates
    • H05K3/0061—Laminating printed circuit boards onto other substrates, e.g. metallic substrates onto a metallic substrate, e.g. a heat sink
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/243—Reinforcing the conductive pattern characterised by selective plating, e.g. for finish plating of pads
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126—Assembling bases

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)

Abstract

본 발명에 따른 회로 장치는 세라믹 기판, 상기 세라믹 기판 상에 제공되는 Al 배선층, 및 상기 배선층에 전기적으로 접속되는 반도체 소자와 버스 바아(bus bar)를 포함한다. 상기 배선층의 일부에는 Ni 층이 도금된다. 따라서, 알루미늄보다 우수한 납땜 습윤성을 갖는 니켈로 상기 배선층이 피복되는 피복 영역 및 상기 세라믹 기판 위쪽에서 볼 때에 상기 배선층이 노출되는 노출 영역이 제공된다. 상기 반도체 소자는 납땜을 통하여 상기 피복 영역 내에서 Ni 층 상에 접속된다. 상기 버스 바아는 상기 세라믹 기판 위쪽에서 볼 때에 상기 노출 영역 내에서 상기 배선층에 초음파 접합된다. 따라서, 충분한 접합력으로 상기 세라믹 기판에 접합되는 반도체 소자와 버스 바아를 포함하는 회로 장치 및 그 제조방법이 제공된다.

Description

회로 장치 및 그 제조방법{CIRCUIT DEVICE AND MANUFACTURING METHOD THEREOF}
본 출원과 통합되어 본 출원의 일부를 구성하는 첨부 도면들은 본 발명의 실시예를 예시하고, 상세한 설명과 함께 본 발명의 목적, 장점 및 원리들을 설명하는 역할을 한다.
도 1은 본 실시예에서의 회로 장치의 부분 단면도;
도 2는 상기 회로 장치의 부분 평면도;
도 3은 상기 회로 장치의 확대 부분 단면도;
도 4는 상기 회로 장치에 사용되는 세라믹 기판을 도시한 예시도;
도 5는 본 실시예의 접합방법을 도시한 예시도;
도 6은 종래의 접합방법을 도시한 예시도; 및
도 7은 종래의 접합방법에 의해 접합된 상태를 도시한 예시도이다.
본 발명은 반도체 소자 및 버스 바아(bus bar)가 세라믹계 기판에 접합되는 회로 장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 주성분으로서 알루미늄 으로 이루어지는 배선층이 세라믹 기판의 표면 상에 형성되는 상기 세라믹 기판을 포함하는 회로 장치 및 그 제조방법에 관한 것이다.
현재 복수의 반도체 소자들과 버스 바아들이 기판 상에 장착되는 회로 장치가 있다. 이러한 기판의 예로는 기체(base body)로서 세라믹 재료를 갖는 세라믹 기판을 들 수 있다. 예를 들어, 알루미늄(Al) 배선층이 알루미늄 질화물(AlN) 기판의 양쪽 표면 상에 형성되는, "DBA(Direct Bonded Aluminum) 기판" 이라고 불리우는 기판이 여러 경우들에 사용된다. 예컨대, 납땜에 의하여 반도체 소자 및 기타 소자들을 상기 기판에 접합하기 위해서는, 상기 Al 층의 표면이 통상적으로 니켈(Ni) 도금 또는 기타 재료의 도금으로 피복된다.
하지만, 상기 기판을 이용하는 전력 모듈(power module)에 있어서는, 사용하는 동안에 반도체 칩의 발열에 기인할 수 있는 열충격이 납땜층에 부가될 수도 있다. 이에 따라, 상기 납땜층이 깨질 수도 있고, 열팽창 계수의 차이로 인하여 상기 기판이 휘거나 파손되기 쉽다. 다른 한편으로, 미심사 일본국 특허출원공보 제11-346037(1999)호에는, 버스 바아부에 세라믹 기판을 접합하는 것이 제안되어 있다. 이 공보에서는 상기 구성이 상기 버스 바아부와 상기 세라믹 기판 간의 열팽창 계수의 차이로부터 발생하는 응력을 감소시킬 수 있다는 것을 보여준다.
미심사 일본국 특허출원공보 제2002-9190호에서는, 초음파 용접 기술에 의하여 세라믹 기판 상에 형성되는 금속회로층에 금속 리드선을 접합하는 것이 제안되어 있다. 이러한 기술은 열을 필요로 하지 않으면서도 상기 접합을 가능하게 한다. 이에 따라, 세라믹과 금속 간 경계면 상의 영향을 감소시키고, 접합 신뢰성을 증대 시키는 것이 가능하다고 한다. 상기 공보는 또한 상기 금속회로층과 상기 금속 리드선의 재료들이 주성분으로서 동일한 금속을 포함하는 것이 바람직하고, 또한 상기 금속회로층의 표면이 Ni 도금으로 피복될 수도 있다는 것을 언급하고 있다.
하지만, 상기 언급된 종래의 기술들은 다음과 같은 문제점들을 가지고 있다. 상기 '037 공보의 기술은 상기 버스 바아에 접합된 세라믹 기판을 필요로 하기 때문에, 부품 개수의 증가와 복잡한 제조 공정을 초래하게 된다. 또한, 상기 버스 바아와 세라믹 기판 간의 접합부는 상기 경우에서와 같이 열문제를 야기할 수도 있다.
상기 '190 공보의 기술은, 상기 열접합 기술을 이용하는 경우와 비교하여, 상기 접합부가 열에 의해 파손되는 상기 문제를 적절하게 피할 수 있다. 이에 따라, 본 발명의 발명자들은 Ni 도금으로 피복된 통상적인 DBA 기판에 구리 버스 바아를 초음파 접합시키는 것을 시도하였다. 하지만, 충분한 접합 특성이 성취될 수 있다고는 말할 수 없다. 그 원인을 찾기 위하여, 본 발명자들은 상기 버스 바아를 기판으로부터 벗겨내어 상기 접합부를 검사하였다. 그 결과, 상기 접합부의 중앙부에서 상기 버스 바아와 상기 기판이 서로 적합하게 접합되지 않았음을 발견하였다. 그 이유를 아래에 설명한다.
상기 검사를 받은 종래의 회로 장치의 기판(100)은, 도 6에 도시된 바와 같이, 알루미늄(Al)으로 이루어진 배선층(12)이 주성분들로서 AlN 등으로 이루어진 세라믹 기판(11)의 표면 상에 형성되고, 추가로 Ni 층(13)이 상기 배선층(12) 위에 도금되는 구조를 가진다. 반도체 소자(20)는 납땜(21)에 의하여 상기 기판(100)에 접합된다. 도 6은 상기 버스 바아(30)가 아직 접합되기 전의 기판(100)의 상태를 보여준다.
그 후, 초음파 접합을 수행하기 위하여 상기 기판(100) 상에 배치된 버스 바아(30)와 접촉하여 초음파 호른(ultrasonic horn; 40)이 설치된다. 이 단계에서는, 도 7에 도시된 바와 같이, 상기 버스 바아(30)가 상기 초음파 호른(40)에 의하여 진동된다. 상기 기판(100)의 배선층(12)을 형성하는 Al 층은 상기 Ni 층(13)에 비해 매우 연성이다. 이에 따라, 초음파 접합에 대한 진동이 매우 큰 Al 층의 변형을 야기하여, 상기 Ni 층(13)이 상기 배선층(12) 안으로 박힌 것을 발견하였다. 특별히, 진동 에너지가 접촉면에, 즉 Ni 층(13)에 적합하게 전달될 수 없었다.
실제로, 상기 버스 바아(30) 및 상기 기판(100)은, 도 7에 도시된 바와 같이 대부분의 접합 면적 내에서 서로 적절하게 접합되지 못했다. 특별히, 상기 접합 면적의 중앙부에서는, 상기 버스 바아(30)가 단지 그것에 접합되어 있지 않으면서도 상기 Ni 층(13)을 중첩시켰다. 다른 한편으로, 상기 접합 면적의 끝 부분에서는, 상기 Ni 층(13)이 파손되고 밀려나와, 상기 버스 바아(30)가 상기 Al 배선층(12)에 접합되었다. 따라서, 상기 접합부의 실제 면적은 매우 작았고, 이는 충분한 접합력을 제공할 수 없게 된다.
본 발명은 상기 문제점들의 관점에서 고안되었으며, 그 목적은 반도체 소자와 버스 바아가 충분한 접합력으로 세라믹 기판에 접합되는 회로 장치 및 그 제조방법을 제공하는 것이다. 본 발명의 또 다른 목적들과 장점들은 이어지는 상세한 설명에서 일부 설명될 것이고, 일부는 상세한 설명에서 생략될 것이며, 또는 본 발명을 실시함으로써 알 수 있다. 본 발명의 목적들과 장점들은 첨부된 청구범위에서 특별히 언급된 구성예들과 조합예들에 의하여 실현 및 달성될 수 있다.
본 발명의 목적을 성취하기 위하여, 기능 소자와 외부 인출 도체(externally leading conductor)가 장착되는 회로 장치가 제공되는데, 상기 회로 장치는: 기판; 상기 기판 상에 제공되어 상기 기능 소자 및 상기 외부 인출 도체에 전기적으로 접속되는 배선층; 및 상기 배선층이 피복되는 피복 영역 및 상기 배선층이 노출되는 노출 영역을 제공하도록, 상기 배선층의 일부 상에 형성되는 피복 금속층을 포함하여 이루어지고, 상기 기능 소자는 상기 피복 영역 내에서 상기 피복 금속층 상에 접속되며, 상기 외부 인출 도체는 상기 노출 영역 내에서 상기 배선층의 일부에 접합되는 것을 특징으로 한다.
본 발명의 또 다른 실시형태에 따르면, 기능 소자 및 외부 인출 도체가 장착되는 회로 장치를 제조하는 방법이 제공되는데, 상기 방법은: 기판 상에 형성된 배선층에 피복 금속층을 부분적으로 형성하여, 상기 배선층이 피복되는 피복 영역 및 상기 배선층이 노출되는 노출 영역을 제공하는 단계; 상기 피복 영역 내에서 상기 피복 금속층 상에 상기 기능 소자를 접속하는 단계; 및 상기 노출 영역 내에서 상기 배선층의 일부분에 상기 외부 인출 도체를 접합하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명에 따르면, 상기 기능 소자 및 상기 외부 인출 도체는, 배선층이 그 위에 형성되는 세라믹 등으로 이루어진 기판을 포함하는 기판에 전기적으로 접속된 다. 상기 기능 소자는 상기 배선층이 상기 피복 금속층으로 피복되는 피복 영역에 접속된다. 다른 한편으로, 상기 외부 인출 도체는, 상기 배선층이 상기 피복 금속층으로 피복되지 않아 노출되어 있는 노출 영역 내에서 상기 배선층에 직접 접속된다. 이에 따라, 적합한 접합기술이 각각의 접합부에 대하여 선택될 수 있다. 예를 들어, Al 배선층의 경우에는, 상기 외부 인출 도체가 초음파 접합에 의하여 상기 배선층에 접합되어, 충분한 접합력으로 접합될 수 있도록 한다. 또한, Al 보다 우수한 납땜 습윤성(solder wettability)을 갖는 니켈(Ni), 구리(Cu) 또는 여타의 재료로 이루어진 피복 금속층의 경우에는, 상기 기능 소자가 납땜에 의하여 피복 금속층에 접합되어, 충분한 접합력으로 접합될 수 있도록 한다.
본 발명의 회로 장치 및 그 제조방법에 따르면, 반도체 소자와 버스 바아가 충분한 접합력으로 세라믹 기판에 접합될 수 있다.
이하, 본 발명의 바람직한 실시예의 상세한 설명을 첨부 도면들을 참조하여 제공할 것이다. 본 실시예에 있어서, 본 발명은 반도체 소자와 버스 바아가 세라믹 기판에 접합되는 회로 장치에 적용된다.
본 실시예의 회로 장치(1)는, 도 1(단면도) 및 도 2(평면도)에 도시된 바와 같이, 반도체 소자(20)(IGBT 등)와 버스 바아(30)들이 기판(10)에 접합되도록 구성되어 있다. 이러한 기판(10)은 주성분으로서 AlN 등으로 이루어진 세라믹 기판(11)과, 상기 세라믹 기판(11)의 양쪽 표면 상에 형성된 Al로 이루어진 배선층(12) 및 상기 배선층(12)의 표면 상에 도금되는 피복 금속층에 상응하는 Ni 층(13)을 포함 한다. Ni 층(13)의 대안예로서는, Cu-도금층이 채택될 수도 있다. 상기 기판(10)의 (도면에서) 상부면에는, 상기 반도체 소자(20)가 납땜(21)에 의해 접합되어 있다.
상기 버스 바아(30)는, 구부러진 모양의 구리판으로 형성되는 외부 인출 도체에 상응한다. 그 단부(30a)만이 상기 기판(10)에 접합된다. 상기 기판(10)에 대해 이격된 관계로 하우징(31)에 의하여 기저부(30b)가 지지된다. 이러한 구성예는 평면도에 있어서 종래의 것보다 작은 상기 기판(10)의 면적을 달성할 수 있다. 상기 하우징(31)은 그 전체 강도 및 형상을 유지하도록 방열판(23)에 고정된다. 여기서, 도 1은 도면에서 좌우측 방향으로 전체 회로 장치(1)의 절반 부분에 대해 도시한다. 상기 회로 장치(1)는 실제로 도 1에 도시된 것과 실질적으로 대칭인 구성요소들이 제공되는(예시된 절반 부분의 우측에) 나머지 다른 절반 부분을 포함한다. 도 2는 상기 회로 장치(1)의 극히 일부분만을 평면도로 도시하고 있다. 실제로는, 실질적으로 동일한 구조 또는 대칭 구조를 각각 포함하는 복수의 기판(10)들이 길이별로 그리고 폭별로 연속해서 배치되며, 이들은 단일 방열판(23)(도 2에는 생략됨)에 접합된다.
도 3은 도 1에 도시된 회로 장치(1)의 일부분의 확대도이다. 도 2 및 도 3에 도시된 바와 같이, 상기 Ni 층(13)은 상기 버스 바아(30)의 단부(30a)와 접합되는 기판(10)의 일부분 상에 그리고 그 주위에 도금되지 않는다. 특별히, 배선층(12)의 Al이 노출되는 노출 영역(32)은 상기 단부(30a) 주위에 제공된다. 상기 단부(30a)는 상기 노출 영역(32) 내에서 상기 배선층(12)의 Al에 직접 접합된다. 상기 노출 영역(32) 이외의 배선층(12)은 Ni 층(13)으로 피복된다. 다시 말해, 본 실시예의 기판(10)에는, 상기 배선층(12)의 Al이 노출되는 노출 영역(32) 및 상기 배선층(12)의 Al이 상기 Ni 층(13)으로 피복되는 피복 영역(33)이 제공된다.
노출 시에 산화되기 쉬운 알루미늄은 산화막을 형성하여, 납땜(21)에 의한 접합이 상당히 어렵다. 다른 한편으로, Ni 층(13)으로 상기 배선층(12)에 상기 버스 바아(30)를 초음파 접합하는 것은 상술된 바와 같이 접합 특성에 의한 문제점을 가진다. 이러한 문제점들을 피하기 위하여, 본 실시예의 회로 장치(1)는 상기 반도체 소자(20)가 납땜(21)에 의해 접합되는 배선층(12)의 일부분이 상기 Ni 층(13)으로 피복되도록 하는 반면, 상기 버스 바아(30)가 초음파 접합에 의해 접합되는 나머지 부분은 상기 Ni 층(13)으로 피복되지 않도록 배치된다.
도 4는 본 실시예에 사용되는 기판(10)의 일 예를 보여준다. 상기 세라믹 기판(11)의 표면에는 Al 배선층(12)이 형성되는데, 그 형상은 거기에 접합될 구성요소들의 각각의 구성에 따라 결정된다. 상기 Ni 층(13)은, 상기 버스 바아(30)의 단부(30a)가 접합되는 장소에 상응하는 노출 영역(32)을 제외하고는, 상기 배선층(12) 상에 부분적으로 형성된다. 상기 노출 영역(32)은, 적어도 상기 단부(30a)가 상기 Al 배선층(12)과 접촉하는 범위 및 상기 반도체 소자(20)가 납땜(21)에 의해 접합되는 장소와 간섭하지 않는 영역을 커버한다. 이러한 노출 영역(32)은 상기 단부(30a)의 접촉 면적의 허용 범위(tolerance) 또는 변동들을 고려하여 적합한 여유를 가지도록 결정되는 것이 바람직하다. 이러한 노출 영역(32)에서는, 그 하부층을 구성하는 Al 배선층(12)이 가시화된다.
다음으로, 본 실시예의 회로 장치(1)의 제조방법을 아래에 설명한다. 이러한 제조방법은 다음과 같은 순서로 실행되는 배선층 형성 공정, 부분 도금 공정, 소자 접합 공정, 및 초음파 접합 공정을 포함한다. 우선, 상기 배선층 형성 공정은 Al의 배선층(12)을 상기 세라믹 기판(11) 상에 형성하기 위한 공정이다. 이러한 공정은 종래의 공정과 동일하다.
상기 부분 도금 공정은 부분적인 Ni 도금을 상기 배선층(12) 상에 적용하기 위한 공정이다. 이러한 부분 도금 방법에서는, 예컨대 상기 노출 영역(32)에 상응하는 면적, 즉 상기 단부(30a)의 접촉 면적 및 그 주위의 주변 영역에만 마스크를 제공한 후에 Ni 도금이 적용된다. 이러한 방식으로, 상기 노출 영역(32)은 Ni로 피복되지 않은 상태로 남아 있다. 대안적으로는, Ni 도금이 상기 배선층(12) 전반에 걸쳐 적용되고, 마스크가 상기 노출 영역(32)을 제외한 면적, 즉 상기 피복 영역(33)에 부가된 다음, 마스킹되지 않은 면적의 도금층이 에칭 등에 의해 제거되는 또 다른 방식이 채택될 수도 있다. 이러한 방식으로, 상기 노출 영역(32)에 도금되는 Ni 층은 에칭에 의해 제거된다. 어느 경우에도, 상기 마스크는 상기 공정 단계의 모든 작업들 후에 제거된다. 이렇게 해서, 도 4에 도시된 기판(10)이 완전하게 형성된다.
후속하는 소자 접합 공정은 각각의 기설정된 장소에서 각각의 반도체 소자(20)를 상기 기판(10) 상에 납땜하기 위한 공정이다. 각각의 반도체 소자(20)가 납땜될 장소에는, 상기 Ni 층(13)이 상기와 같이 형성되어 있다. Ni는 양호한 납땜 습윤성을 갖는 금속이기 때문에, 상기 반도체 소자(20)가 상기 Ni 층(13) 상에 충분한 접합력으로 용이하게 납땜될 수 있다. 이러한 공정은 종래의 공정과 동일하 다.
상기 초음파 접합 공정은 상기 버스 바아(30)를 상기 배선층(12)에 초음파 접합시키는 공정이다. 상기 버스 바아(30)의 단부(30a)는 기설정된 장소에서 상기 기판(10) 상에 배치되며, 상기로부터 단부(30a)와 접촉하여 초음파 호른(40)이 설치된다. 이 때, 상기 단부(30a)의 도면에서의 하부면은 상기 배선층(12)을 형성하는 Al 층과 직접 접촉하여 유지된다. 상기 초음파 호른(40)이 진동하도록 작동되면, 그 진동 에너지가 상기 단부(30a)로 적절하게 전달되고, 또한 상기 단부(30a)를 통하여 상기 배선층(12)으로 전달된다. 도 5에 도시된 바와 같이, 상기 단부(30a)는 강한 접합력으로 상기 배선층(12)에 적절하게 접합될 수 있는데, 그 이유는 알루미늄의 산화로부터 기인하는 산화막이 초음파 접합 방법에서는 아무런 문제를 야기하지 않기 때문이다.
나아가, 상기 초음파 접합 방법에서는 가열할 필요가 없기 때문에, 납땜(21, 22) 및 배선층(12)에 영향을 미칠 가능성이 전혀 없게 된다. 상기 버스 바아(30)의 다른 단부, 즉 배선층(12)과 접합된 단부 이외의 단부는 종종 상기 회로 장치(1)를 포함하고 있는 하우징에 직접 연결된다. 따라서, 상기 하우징의 진동 또는 그것에 대한 응력이 상기 외부 인출 도체로 전달될 것이다. 이러한 진동이나 응력은 완화되지 않고 접합된 위치에 직접 전달되기 쉬운데, 그 이유는 상기 버스 바아(30)가 일반적으로 높은 경성(rigidity)을 가지기 때문이다. 일반적으로, 상기 초음파 접합은 상기 납땜 접합보다 높은 접합력을 제공한다. 그러므로 본 실시예에 따르면, 상기 버스 바아(30)가 확실하게 접합되어, 그것에 전달되는 진동이나 응력에 대하 여 견딜 수 있도록 한다.
본 실시예의 제조방법에 따르면, 상술된 바와 같이, 반도체 소자(20)와 버스 바아(30) 양자 모두가 적합하게 접합되는 회로 장치(1)가 제조될 수 있다. 본 실시예의 예시도에 있어서 상기 반도체 소자(20) 및 상기 버스 바아(30)들은, 상기 초음파 접합 공정 전에 소자 접합 공정이 수행되는 순서로 접합된다. 대안적으로는, 이러한 공정들이 상기 순서의 역순으로 수행될 수도 있다.
본 발명의 발명자들에 의해 실행된 평가 테스트 결과들이 아래에 도시되어 있다. 본 명세서에서, 상기 테스트는 Al 층과의 접촉 면적이 대략 11 mm2 정도인 단부(30a)를 갖는 버스 바아(30)를 접합하도록 이루어졌다. 상기 초음파 접합의 접합 조건들은 주파수가 21 kHz, 진폭이 44 ㎛, 가압력이 160 N, 시간이 1.2 초이다. 상기 접합 테스트에서 접합된 단부(30a)의 접합부는 Al 층으로부터 벗겨져, 실제 접합부의 면적이 확인되었다. 상기 단부(30a)의 거의 모든 접촉 면적이 Al 층에 접합되었고, 이에 따라 상기 접합부의 면적은 충분한 접합력을 제공하기에 충분하였다는 것을 밝혀냈다. 멀티포인트 테스트에서는, 상술된 종래의 기술을 이용하는 테스트에서 얻어진 최고의 결과보다도 본 발명의 최저의 결과가 우수하였다. 또한, 필요한 레벨의 접합 품질도 완전히 성취되었다.
본 발명의 회로 장치(1)에 따르면, 상기 상세히 설명한 바와 같이, 상기 버스 바아가 접합되는 노출 영역(32)을 제외하고는, Al 배선층(12)을 갖는 기판(10)의 표면 상에 Ni 층(13)이 도금된다. 이에 따라, 각각의 반도체 소자(20)가 상기 Ni 층(13)이 형성되는 피복 영역(33)에 납땜(21)에 의하여 용이하게 접합될 수 있다. 다른 한편으로는, 상기 Al 배선층(12)을 노출시키는 노출 영역(32)에 상기 버스 바아(30)를 초음파 접합하는 것이 용이하다. 또한, 충분한 접합 면적과 접합력을 획득하는 것도 가능하다. 그 결과, 상기 회로 장치(1)는, 상기 반도체 소자(20)와 버스 바아(30)들이 각각 충분한 접합력으로 주성분으로서 세라믹으로 이루어진 기판(10)에 접합되도록 배치될 수 있다.
본 발명은 그 핵심 특성들이나 기술적 사상에서 벗어나지 않으면서 여타의 특정 형태들로 구현될 수도 있다. 예를 들어, 기판(10), 배선층(12), 버스 바아(30) 및 본 실시예에 도시된 기타 구성요소들 각각의 형상은 단지 일 예로서 그것에 국한되는 것은 아니다. Al, Ni 및 Cu는 순수하지 않을 수도 있다. 지금까지 본 발명의 바람직한 실시예를 도시하고 설명하였지만, 본 명세서는 예시의 목적을 위한 것이고, 본 발명의 범위를 벗어나지 않으면서 첨부된 청구범위에 설명된 바와 같이 다양한 변형예들과 수정예들이 가능하다는 것은 자명하다.
본 발명의 회로 장치 및 그 제조방법에 따르면, 반도체 소자와 버스 바아가 충분한 접합력으로 세라믹 기판에 접합되는 것이 가능하다.

Claims (12)

  1. 기능 소자 및 외부 인출 도체(externally leading conductor)가 장착되는 회로 장치에 있어서,
    기판;
    상기 기판 상에 제공되어 상기 기능 소자 및 상기 외부 인출 도체에 전기적으로 접속되는 배선층; 및
    상기 배선층이 피복되는 피복 영역 및 상기 배선층이 노출되는 노출 영역을 제공하도록, 상기 배선층의 일부 상에 형성되는 피복 금속층을 포함하되,
    상기 기능 소자는 상기 피복 영역 내에서 상기 피복 금속층 상에 접속되며,
    상기 외부 인출 도체는 상기 노출 영역 내에서 상기 배선층의 일부에 접합되는 것을 특징으로 하는 회로 장치.
  2. 제1항에 있어서,
    상기 배선층은 알루미늄으로 이루어지는 것을 특징으로 하는 회로 장치.
  3. 제2항에 있어서,
    상기 피복 금속층은 알루미늄보다 우수한 납땜 습윤성(solder wettability)을 갖는 금속으로 이루어지는 것을 특징으로 하는 회로 장치.
  4. 제3항에 있어서,
    상기 기능 소자는 납땜을 통하여 상기 피복 영역 내에서 상기 피복 금속층 상에 접속되는 것을 특징으로 하는 회로 장치.
  5. 제3항에 있어서,
    상기 피복 금속층은 니켈 또는 구리로 이루어지는 것을 특징으로 하는 회로 장치.
  6. 제1항에 있어서,
    상기 외부 인출 도체는 초음파 접합에 의하여 상기 노출 영역 내에서 상기 배선층에 접합되는 것을 특징으로 하는 회로 장치.
  7. 기능 소자 및 외부 인출 도체가 장착되는 회로 장치를 제조하는 방법에 있어서,
    기판 상에 형성된 배선층에 피복 금속층을 부분적으로 형성하여, 상기 배선층이 피복되는 피복 영역 및 상기 배선층이 노출되는 노출 영역을 제공하는 단계;
    상기 피복 영역 내에서 상기 피복 금속층 상에 상기 기능 소자를 연결하는 단계; 및
    상기 노출 영역 내에서 상기 배선층의 일부분에 상기 외부 인출 도체를 접합하는 단계
    를 포함하는 것을 특징으로 하는 회로 장치 제조방법.
  8. 제7항에 있어서,
    상기 배선층은 알루미늄으로 이루어지는 것을 특징으로 하는 회로 장치 제조방법.
  9. 제8항에 있어서,
    상기 피복 금속층은 알루미늄보다 우수한 납땜 습윤성을 갖는 금속으로 이루어지는 것을 특징으로 하는 회로 장치 제조방법.
  10. 제9항에 있어서,
    상기 기능 소자는 납땜을 통하여 상기 피복 영역 내에서 상기 피복 금속층 상에 접속되는 것을 특징으로 하는 회로 장치 제조방법.
  11. 제9항에 있어서,
    상기 피복 금속층은 니켈 또는 구리로 이루어지는 것을 특징으로 하는 회로 장치 제조방법.
  12. 제7항에 있어서,
    상기 외부 인출 도체는 초음파 접합에 의하여 상기 노출 영역 내에서 상기 배선층 상에 접합되는 것을 특징으로 하는 회로 장치 제조방법.
KR20060028324A 2005-03-30 2006-03-29 회로 장치 및 그 제조방법 KR100729249B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2005-00098648 2005-03-30
JP2005098648A JP2006278913A (ja) 2005-03-30 2005-03-30 回路装置とその製造方法

Publications (2)

Publication Number Publication Date
KR20060106743A KR20060106743A (ko) 2006-10-12
KR100729249B1 true KR100729249B1 (ko) 2007-06-15

Family

ID=36617605

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20060028324A KR100729249B1 (ko) 2005-03-30 2006-03-29 회로 장치 및 그 제조방법

Country Status (6)

Country Link
US (1) US7446406B2 (ko)
EP (1) EP1711040B1 (ko)
JP (1) JP2006278913A (ko)
KR (1) KR100729249B1 (ko)
CN (1) CN100390989C (ko)
DE (1) DE602006000104T2 (ko)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7799273B2 (en) 2004-05-06 2010-09-21 Smp Logic Systems Llc Manufacturing execution system for validation, quality and risk assessment and monitoring of pharmaceutical manufacturing processes
US7444197B2 (en) * 2004-05-06 2008-10-28 Smp Logic Systems Llc Methods, systems, and software program for validation and monitoring of pharmaceutical manufacturing processes
EP1900187A2 (en) * 2005-02-08 2008-03-19 Dyno Nobel Inc. Delay units and methods of making the same
JP4965242B2 (ja) * 2006-12-27 2012-07-04 株式会社ティラド アルミニューム製ヒートシンクの製造方法
JP5102497B2 (ja) * 2007-01-19 2012-12-19 Ｄｏｗａメタルテック株式会社 金属セラミックス接合回路基板の製造方法
JP2008277438A (ja) * 2007-04-26 2008-11-13 Ricoh Microelectronics Co Ltd 電子部品、基板、並びに、電子部品及び基板の製造方法
JP4935735B2 (ja) * 2008-03-26 2012-05-23 トヨタ自動車株式会社 バスバー及びその製造方法
DE102008018841A1 (de) * 2008-04-15 2009-10-22 Conti Temic Microelectronic Gmbh Verfahren zur Herstellung und Aufbau eines Leistungsmoduls
JP2010239033A (ja) * 2009-03-31 2010-10-21 Honda Motor Co Ltd 半導体装置及びその製造方法
EP2483922A1 (en) * 2009-09-28 2012-08-08 ABB Technology AG Circuit arrangement and manufacturing method thereof
US8794152B2 (en) 2010-03-09 2014-08-05 Dyno Nobel Inc. Sealer elements, detonators containing the same, and methods of making
WO2012049087A2 (en) 2010-10-13 2012-04-19 Abb Research Ltd Semiconductor module and method of manufacturing a semiconductor module
US20130175704A1 (en) * 2012-01-05 2013-07-11 Ixys Corporation Discrete power transistor package having solderless dbc to leadframe attach
JP2013235882A (ja) 2012-05-07 2013-11-21 Mitsubishi Electric Corp 半導体装置
US8716864B2 (en) * 2012-06-07 2014-05-06 Ixys Corporation Solderless die attach to a direct bonded aluminum substrate
SE537793C2 (sv) 2012-08-29 2015-10-20 Jan Berglund Med Inco Innovation F Kraftledare monterad på ett mönsterkort
GB2509002B (en) * 2012-08-29 2014-09-10 Inco Innovation Power chain on a circuit board
CN104685621B (zh) * 2012-09-26 2017-05-10 丰田自动车株式会社 电气部件
US8987911B2 (en) 2012-12-31 2015-03-24 Ixys Corporation Silver-to-silver bonded IC package having two ceramic substrates exposed on the outside of the package
DE102013221090A1 (de) * 2013-10-17 2015-04-23 Continental Teves Ag & Co. Ohg Elektronisches Steuergerät und Verfahren zur Anordnung und elektrischen Anbindung elektronischer Bauelemente auf einem Schaltungsträger
US9312231B2 (en) * 2013-10-31 2016-04-12 Freescale Semiconductor, Inc. Method and apparatus for high temperature semiconductor device packages and structures using a low temperature process
JP2015201505A (ja) * 2014-04-07 2015-11-12 三菱電機株式会社 半導体装置
JP6468984B2 (ja) * 2015-10-22 2019-02-13 三菱電機株式会社 半導体装置
JP6665664B2 (ja) * 2016-04-27 2020-03-13 富士電機株式会社 半導体装置及びその製造方法
KR102239209B1 (ko) * 2018-10-24 2021-04-12 대산전자(주) 도금방법 및 도금체
CN111751272B (zh) * 2020-07-03 2021-09-07 北京理工大学 一种粘接强度等级超声检测与拉伸标定试验方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01187198A (ja) * 1988-01-20 1989-07-26 Toyota Autom Loom Works Ltd スプレッダの位置合わせ装置
JPH06166937A (ja) * 1992-11-30 1994-06-14 Uni Charm Corp 体液吸収性物品の表面シート

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5386576A (en) * 1977-01-10 1978-07-31 Nec Corp Package for semiconductor element
JP3524360B2 (ja) 1997-12-26 2004-05-10 株式会社東芝 半導体装置およびその製造方法
JPH11346037A (ja) * 1998-05-29 1999-12-14 Kyocera Corp 放熱用基板
JPH11346480A (ja) * 1998-06-02 1999-12-14 Hitachi Ltd インバータ装置
JP2000232189A (ja) 1999-02-10 2000-08-22 Toshiba Corp 半導体装置
JP2002009190A (ja) * 2000-06-16 2002-01-11 Ngk Spark Plug Co Ltd セラミック基板及びその製造方法
JP4756200B2 (ja) * 2000-09-04 2011-08-24 Ｄｏｗａメタルテック株式会社 金属セラミックス回路基板
JP2002164461A (ja) 2000-11-24 2002-06-07 Kyocera Corp セラミック回路基板
JP2002231882A (ja) * 2001-02-06 2002-08-16 Mitsubishi Electric Corp 半導体装置
US6787706B2 (en) * 2001-02-21 2004-09-07 Kyocera Corporation Ceramic circuit board
JP4750325B2 (ja) * 2001-08-09 2011-08-17 電気化学工業株式会社 回路基板の部分メッキ方法
US6670216B2 (en) * 2001-10-31 2003-12-30 Ixys Corporation Method for manufacturing a power semiconductor device and direct bonded substrate thereof
DE10157362B4 (de) * 2001-11-23 2006-11-16 Infineon Technologies Ag Leistungsmodul und Verfahren zu seiner Herstellung
JP2003188310A (ja) 2001-12-18 2003-07-04 Denki Kagaku Kogyo Kk 電極端子付き回路基板の製造方法
JP3891838B2 (ja) * 2001-12-26 2007-03-14 株式会社ルネサステクノロジ 半導体装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01187198A (ja) * 1988-01-20 1989-07-26 Toyota Autom Loom Works Ltd スプレッダの位置合わせ装置
JPH06166937A (ja) * 1992-11-30 1994-06-14 Uni Charm Corp 体液吸収性物品の表面シート

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
미국특허공보 6166937호
유럽특허공보 1187198호

Also Published As

Publication number Publication date
KR20060106743A (ko) 2006-10-12
CN100390989C (zh) 2008-05-28
EP1711040A1 (en) 2006-10-11
DE602006000104D1 (de) 2007-10-25
CN1841726A (zh) 2006-10-04
DE602006000104T2 (de) 2008-06-12
US7446406B2 (en) 2008-11-04
JP2006278913A (ja) 2006-10-12
US20060220216A1 (en) 2006-10-05
EP1711040B1 (en) 2007-09-12

Similar Documents

Publication Publication Date Title
KR100729249B1 (ko) 회로 장치 및 그 제조방법
KR100531393B1 (ko) 반도체 장치 및 그 제조 방법
JP4308608B2 (ja) 半導体装置
EP1381081A1 (en) Radiation type bga package and production method therefor
JPH11195742A (ja) 半導体装置及びその製造方法とそれに用いるリードフレーム
JP2007335632A (ja) 半導体装置
JP2002158264A (ja) プローブカード及びその製造方法
JP2004319996A (ja) 半導体パッケージ、その製造方法、および、これに使用するリードフレーム
JP5566296B2 (ja) 半導体装置の製造方法
JPH09232499A (ja) 半導体装置
JPH104167A (ja) 半導体装置
JPH06216505A (ja) プリント配線板への端子の接続方法
JPH0878880A (ja) 回路基板及び回路装置
JP2006032470A (ja) 電子装置
KR100321149B1 (ko) 칩사이즈 패키지
JP3141682B2 (ja) 複合リードフレーム
JP2003023137A (ja) 電力用半導体モジュール
JPH11288954A (ja) 半導体素子の接合構造、半導体素子の接合方法及び半導体パッケージ
JPH0574853A (ja) 半導体装置の接続構造
JPH09213856A (ja) 半導体装置
JPH0823067A (ja) リードフレーム
JPH08330494A (ja) 半導体装置の製造方法及び半導体装置
KR20030037693A (ko) 솔더 접합 특성을 향상시킨 칩 사이즈 패키지 및 그 제조방법
JPH03203358A (ja) 電子部品搭載用基板
JPH06295961A (ja) 電子部品搭載装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee