KR100679975B1

KR100679975B1 - 액정표시장치

Info

Publication number: KR100679975B1
Application number: KR1020040015250A
Authority: KR
Inventors: 나카무라야요이; 이시이히로미츠; 시모마키신이치; 와타나베히토시
Original assignee: 가시오게산키 가부시키가이샤
Priority date: 2003-03-07
Filing date: 2004-03-06
Publication date: 2007-02-08
Also published as: US7545449B2; CN1527117A; TW200424974A; CN100351690C; US20040174483A1; US20060187397A1; TWI238370B; KR20040079329A

Abstract

본 발명은 액정표시장치에 관한 것으로서,

지면수직방향에 있어서, 화소전극(5)과 데이터라인(3)의 사이에 보조용량라인(6)을 배치함으로써 화소전극(5)과 데이터라인(3)의 사이에 결합용량이 발생하는 것을 방지하고, 이 경우 보조용량라인(6)은 데이터라인(3)과 평행하고, 데이터라인(3)의 배치영역의 대략 전역에 걸쳐서 배치되어 있으며, 이 때문에 화소전극과 데이터라인의 사이에 결합용량이 발생하는 것을 방지하는 것을 특징으로 한다.

화소전극, 데이터라인, 보조용량라인, 결합용량

Description

액정표시장치{LIQUID CRYSTAL DISPLAY DEVICE}

도 1은 본 발명의 제 1 실시형태로서의 액정표시장치에 있어서의 박막트랜지스터패널의 주요부의 투과평면도.

도 2는 도 1의 Ⅱ-Ⅱ선을 따르는 단면도.

도 3A∼도 3C는 도 1에 나타내는 박막트랜지스터의 부분을 설명하기 위해 나타내는 평면도.

도 4는 도 1 및 도 2에 나타내는 박막트랜지스터패널의 제조시에 당초의 공정의 단면도.

도 5는 도 4에 이어지는 공정의 단면도.

도 6은 도 5에 이어지는 공정의 단면도.

도 7은 도 6에 이어지는 공정의 단면도.

도 8은 도 7에 이어지는 공정의 단면도.

도 9는 본 발명의 제 2 실시형태로서의 액정표시장치에 있어서의 박막트랜지스터패널의 주요부의 투과평면도.

도 10은 도 9의 Ⅹ-Ⅹ선을 따르는 단면도.

도 11은 도 9의 ⅩⅠ-ⅩⅠ선을 따르는 단면도.

도 12는 도 9의 ⅩⅡ-ⅩⅡ선을 따르는 단면도.

도 13A∼도 13C는 도 9에 나타내는 박막트랜지스터의 부분을 설명하기 위해 나타내는 평면도.

도 14는 본 발명의 제 3 실시형태로서의 액정표시장치에 있어서의 박막트랜지스터패널의 주요부의 투과평면도.

도 15는 도 9의 ⅩⅤ-ⅩⅤ선을 따르는 단면도.

도 16은 본 발명의 제 4 실시형태로서의 액정표시장치에 있어서의 박막트랜지스터패널의 도 15와 똑같은 단면도.

도 17은 본 발명의 제 5 실시형태로서의 액티브매트릭스형 액정표시장치에 있어서의 박막트랜지스터패널의 주요부의 투과평면도.

도 18은 도 17의 ⅩⅧ-ⅩⅧⅠ선을 따르는 단면도.

도 19는 본 발명의 제 6 실시형태로서의 박막트랜지스터패널의 도 17과 똑같은 투과평면도.

도 20은 본 발명의 제 7 실시형태로서의 박막트랜지스터패널의 도 18과 똑같은 투과평면도.

도 21은 본 발명의 제 8 실시형태로서의 박막트랜지스터패널의 도 17과 똑같은 투과평면도.

도 22는 본 발명의 제 9 실시형태로서의 박막트랜지스터패널의 도 21과 똑같은 투과평면도.

도 23A는 본 발명의 제 10 실시형태로서의 박막트랜지스터패널의 도 22와 똑같은 투과평면도이고, 도 23B는 본 발명의 제 10 실시형태로서의 박막트랜지스터패널의 도 2에 대응하는 단면도.

도 24A 및 도 24B는 종래의 액정표시장치의 문제점을 설명하기 위해 나타내는 도면이다.

※도면의 주요부분에 대한 부호의 설명

1, 101: 유리기판 2, 102: 주사라인

3, 103: 데이터라인 4, 104: 박막트랜지스터

5, 105: 화소전극 6, 106: 보조용량전극

11: 제 1 바탕절연막 12: 제 2 바탕절연막

13: 폴리실리콘박막(반도체박막) 14, 51: 게이트절연막

15, 102a: 게이트전극

16, 59: 층간절연막(제 1 절연막) 17, 57: 소스전극

18, 58: 드레인전극

23, 123: 오버코트막(제 2 절연막)

본 발명은 액정표시장치에 관한 것으로, 특히 보조용량전극에 의해 표시품위를 향상하는 구성에 관한 것이다.

예를 들면 액티브매트릭스형의 액정표시장치에는 유리기판상에 주사라인 및 데이터라인이 매트릭스상으로 설치되고, 그 각 교점 근처에 스위칭소자로서의 박막트랜지스터가 양 라인에 접속되어 설치되며, 그들의 위에 절연막이 설치되고, 그 위에 화소전극이 절연막에 설치된 콘택트홀을 통해서 박막트랜지스터에 접속되어 설치된 것이 있다(예를 들면 특허문헌 1 참조). 이 경우 고개구율화를 꾀하기 위해 화소전극의 가장자리부는 양 라인과 중첩되어 있다.

[특허문헌 1]

특개평1-156725호 공보(제 1 도, 제 4 도)

그러나 상기 구성의 액정표시장치에서는 화소전극의 가장자리부를 데이터라인에 중첩시키고 있기 때문에, 이 중첩부분에 결합용량이 발생하고, 이 결합용량에 기인하여 수직크로스토크가 발생하여 표시특성이 악화해 버린다는 문제가 있었다. 즉 예를 들면 도 24A에 나타내는 바와 같이, 1화소(81)의 배경이 회색이고, 그 안에 정사각형의 흑표시(82)를 실시할 때 상기 결합용량에 기인하여 화소의 전위가 드레인전압에 끌리기 때문에 도 24B에 있어서 부호 83으로 나타내는 바와 같이, 흑표시(82)의 상하의 배경의 색이 약간 짙어지고, 흑표시(82)가 상하방향으로 끌려서 표시특성이 악화해 버린다.

그래서 본 발명은 수직크로스토크가 발생하지 않도록 할 수 있는 액정표시장치를 제공하는 것을 목적으로 한다.

본 발명의 액정표시장치는 기판(1, 101)과, 상기 기판(1, 101)상에 매트릭스상으로 설치된 주사라인(2, 102) 및 데이터라인(3, 103)과, 상기 주사라인(2, 102) 및 데이터라인(3, 103)이 교차하는 각 교점 근처에 설치되고, 반도체박막(13, 113), 상기 주사라인(2, 102)에 접속된 게이트전극(15, 102a), 소스전극(17) 및 상 기 데이터라인(3, 103)에 접속된 드레인전극(18)을 갖는 박막트랜지스터(4, 104)와, 상기 박막트랜지스터(4, 104)의 소스전극(17, 57)에 접속되어 설치된 화소전극(5, 105)과, 상기 화소전극(5, 105)과 중첩된 중첩영역을 갖고, 상기 중첩영역과 상기 화소전극(5, 105)에 의해 보조용량을 구성하는 보조용량전극(6, 106)과, 상기 보조용량전극(6, 106)과 상기 데이터라인(3, 103)의 사이에 배치된 제 1 절연막(16, 59)과, 상기 화소전극과 상기 보조용량전극의 사이에 배치된 제 2 절연막(23, 113)을 갖는 것을 특징으로 한다.

(제 1 실시형태)

도 1은 본 발명의 제 1 실시형태로서의 액정표시장치에 있어서의 박막트랜지스터패널의 주요부의 투과평면도를 나타낸 것이다. 이 박막트랜지스터패널은 유리기판(1)을 구비하고 있다. 유리기판(1)의 상면측에는 라인(2) 및 데이터라인(3)이 매트릭스상으로 설치되고, 그 각 교점 근처에는 더블게이트구조의 박막트랜지스터(4), 화소전극(5) 및 보조용량전극(6)이 설치되어 있다. 여기에서 도 1을 명확하게 할 목적으로 각 화소전극(5)의 가장자리부에 비스듬한, 짧은 실선의 해칭이 기입되어 있다.

이 경우 화소전극(5)의 좌우 양측의 가장자리부는 그 좌우 양측에 배치된 데이터라인(3)의 가장자리부와 평면적으로 보아 같은 위치에 배치되어 있는데, 데이터라인(3)에 중첩시키도록 해도 좋다. 이에 따라 화소전극(5)의 전체면적 중 그 좌우 양측의 데이터라인(3)형성영역 및 박막트랜지스터(4)형성영역을 제외하는 영 역이 실질적인 화소영역으로 되어서 개구율을 크게 할 수 있다.

다만 이 경우 박막트랜지스터패널상에 대향배치되는 대향패널(도시하지 않음)에는 박막트랜지스터(4)로의 외광의 입사를 방지하기 위해 적어도 박막트랜지스터(4)에 대응하는 부분에 블랙마스크가 설치되어 있다.

보조용량전극(6)은 도 1에 있어서, 주사라인(2)과 평행하게 배치된 직선상의 전극부(6a)와, 좌측의 데이터라인(3)과 평행하게 배치된 직사각형상의 전극부(6b)와, 우측의 데이터라인(3)과 평행하게 배치된 직사각형상의 전극부(6c)를 구비하고 있다. 이 경우 전극부(6a)는 화소전극(5)의 하변부와 중첩되어 있다. 전극부(6b, 6c)는 좌우방향에 인접하는 화소전극(5)의 서로 대향하는 변부 및 그 사이에 배치된 데이터라인(3)과 중첩되어 있다.

또 후에 설명하는데, 전극부(6b, 6c)는 두께방향에 있어서, 즉 도 1에 있어서의 지면수직방향에 있어서, 화소전극(5)과 데이터라인(3)의 사이에 배치되어 있다. 그리고 전극부(6b, 6c)의 폭(주사라인(2)과 평행한 방향의 길이)은 데이터라인(3)의 폭보다도 어느 정도 커져 있으며, 이에 따라 주사라인(2)과 평행방향의 위치어긋남이 있어도 데이터라인(3)이 직접 화소전극(5)과 대향하지 않도록 데이터라인(3)을 확실하게 덮고 있다.

다음으로 이 박막트랜지스터패널의 구체적인 구조에 대하여 설명한다. 도 2는 도 1의 Ⅱ-Ⅱ선을 따르는 단면도를 나타낸 것이다. 유리기판(1)의 상면에는 제 1 및 제 2 바탕절연막(11, 12)이 설치되어 있다. 제 2 바탕절연막(12)의 상면의 소정 부분에는 폴리실리콘박막(13)이 설치되어 있다. 폴리실리콘박막(13)은 도 3(A)에도 나타내는 바와 같이, 대략 직선상이며, 대략 중앙부가 n형 불순물저농도영역(13a)으로 되고, 그 양측이 진성 영역으로 이루어지는 채널영역(13b)으로 되며, 그 양측이 n형 불순물저농도영역(13c)으로 되고, 그 양측이 n형 불순물고농도영역(13d)으로 되어 있다.

폴리실리콘박막(13)을 포함하는 제 2 바탕절연막(12)의 상면에는 게이트절연막(14)이 설치되어 있다. 폴리실리콘박막(13)의 2개의 채널영역(13b)상에 있어서의 게이트절연막(14)의 상면의 각 소정 부분에는 도 3(B)에도 나타내는 바와 같이, 게이트전극(15)이 설치되어 있다. 이 경우 게이트전극(15)은 2개로 분기된 부분과 이들을 접속하는 공통접속부(15a)를 갖는 대략 コ자형의 섬상(島狀)으로 형성되어 있다. 여기에서 섬상이란, 다른 요소와는 물리적 및 전기적으로 분리되어 있다는 의미이며, 이하에 있어서 똑같은 정의로 이용된다. 게이트절연막(14)의 상면의 소정 부분에는 도 3(B)에도 나타내는 바와 같이, 데이터라인(3)이 설치되어 있다. 데이터라인(3)의 소정 부분에는 폭넓은 접속부(3a)가 설치되어 있다.

게이트전극(15) 및 데이터라인(3)을 포함하는 게이트절연막(14)의 상면에는 층간절연막(16)이 설치되어 있다. 층간절연막(16)의 상면의 각 소정 부분에는 도 3(C)에도 나타내는 바와 같이, 소스전극(17) 및 드레인전극(18)이 섬상으로 설치되어 있다. 소스전극(17)은 층간절연막(16) 및 게이트절연막(14)에 설치된 콘택트홀(19)을 통하여 폴리실리콘박막(13)의 한쪽의 n형 불순물고농도영역(13d)에 접속되어 있다.

드레인전극(18)의 일단부는 층간절연막(16) 및 게이트절연막(14)에 설치된 콘택트홀(20)을 통하여 폴리실리콘박막(13)의 다른쪽의 n형 불순물고농도영역(13d)에 접속되어 있다. 드레인전극(18)의 타단부는 층간절연막(16)에 설치된 콘택트홀(21)을 통하여 데이터라인(3)의 접속부(3a)에 접속되어 있다.

도 3(C)에 나타내는 바와 같이, 층간절연막(16)의 상면의 소정 부분에 주사라인(2)이 설치되어 있다. 주사라인(2)의 소정 부분에 설치된 접속부(2a)는 층간절연막(16)에 설치된 콘택트홀(22)을 통하여 게이트전극(15)의 공통접속부(15a)에 접속되어 있다. 도 2 및 도 3(C)에 나타내는 바와 같이, 층간절연막(16)의 상면의 소정 부분에 보조용량전극(6)이 설치되어 있다. 이 경우 보조용량전극(6)의 전극부(6b, 6c)는 데이터라인(3)상에 있어서의 층간절연막(16)상에 설치되어 있다.

소스전극(17) 등을 포함하는 층간절연막(16)의 상면에는 오버코트막(23)이 설치되어 있다. 오버코트막(23)의 상면의 소정 부분에는 화소전극(5)이 설치되어 있다. 화소전극(5)은 오버코트막(23)에 설치된 콘택트홀(24)을 통하여 소스전극(17)에 접속되어 있다.

게이트절연막(14)상에 형성된 게이트전극의 분기된 부분은 각각 폴리실리콘박막(13)상을 덮고, 2개의 채널영역(13b)에 대응하여 배치된다. 이와 같이 폴리실리콘박막(13), 게이트절연막(14), 게이트전극(15), 소스전극(17) 및 드레인전극(18)에 의해 더블게이트구조의 박막트랜지스터(4)가 구성되어 있다.

다음으로 상기 구성의 박막트랜지스터패널의 제조방법의 한 예에 대하여 설명한다. 우선 도 4에 나타내는 바와 같이, 유리기판(1)의 상면에 플라즈마CVD법에 의해 질화실리콘으로 이루어지는 제 1 바탕절연막(11), 산화실리콘으로 이루어지는 제 2 바탕절연막(12) 및 비정질실리콘박막(31)을 연속하여 성막한다. 다음으로 엑시머레이저를 조사함으로써 비정질실리콘박막(31)을 다결정화하여 폴리실리콘박막(32)으로 한다.

다음으로 도 5에 나타내는 바와 같이, 폴리실리콘박막(32)의 상면에, 도 2에 나타내는 폴리실리콘박막(13)의 n형 불순물고농도영역(13d)형성영역에 대응하는 부분에 개구부(33a)를 갖는 레지스트패턴(33)을 형성한다. 다음으로 레지스트패턴(33)을 마스크로 하여 n형 불순물을 고농도로 주입한다. 이 후 레지스트패턴(34)을 박리한다.

다음으로 폴리실리콘박막(32)을 패터닝함으로써 도 6에 나타내는 바와 같이, 제 2 바탕절연막(12)의 상면의 소정 부분에 폴리실리콘박막(13)을 형성한다. 다음으로 폴리실리콘박막(13)을 포함하는 제 2 바탕절연막(12)의 상면에 플라즈마CVD법에 의해 산화실리콘으로 이루어지는 게이트절연막(14)을 성막한다. 다음으로 게이트절연막(14)의 상면의 각 소정 부분에 스퍼터법에 의해 성막된 Al 등으로 이루어지는 금속막을 패터닝함으로써 도 3(B)에 나타내는 공통접속부(15a)를 갖는 게이트전극(15) 및 접속부(3a)를 갖는 데이터라인(3)을 형성한다.

다음으로 도 7에 나타내는 바와 같이, 2개의 게이트전극(15)을 마스크로 하여 n형 불순물을 저농도로 주입한다. 그러면 폴리실리콘박막(13)의 2개의 게이트전극(15)간의 영역은 n형 불순물저농도영역(13a)으로 되고, 2개의 게이트전극(15) 바로 아래의 영역은 진성 영역으로 이루어지는 채널영역(13b)으로 되며, 그 양측은 n형 불순물저농도영역(13c)으로 되고, 그 양측은 n형 불순물고농도영역(13d)으로 된다. 다음으로 질소가스분위기 속에 있어서 500℃ 정도의 온도로 1시간 정도의 어닐처리를 실시하여 주입불순물의 활성화를 실시한다.

다음으로 도 8에 나타내는 바와 같이, 게이트전극(15) 및 데이터라인(3)을 포함하는 게이트절연막(14)의 상면에 플라즈마CVD법에 의해 질화실리콘으로 이루어지는 층간절연막(16)을 성막한다. 다음으로 폴리실리콘박막(13)의 n형 불순물고농도영역(13d)상에 있어서의 층간절연막(16) 및 게이트절연막(14)에 개구부(19, 20)를 형성한다. 또 데이터라인(3)의 접속부(3a)상에 있어서의 층간절연막(16)에 개구부(21)를 형성한다. 또한 도 3(B) 및 (C)에 나타내는 바와 같이, 2개의 게이트전극(15)의 공통접속부(15a)상에 있어서의 층간절연막(16)에 개구부(22)를 형성한다. 다음으로 각 개구부(19, 20, 21, 22)내를 포함하는 층간절연막(16)의 상면에 스퍼터법에 의해 Al막 및 ITO콘택트용의 Cr막(또는 Mo막)을 연속하여 성막함으로써 금속막(34)을 형성한다.

다음으로 금속막(34)을 패터닝함으로써 도 2 및 도 3에 나타내는 바와 같이, 층간절연막(16)의 상면의 각 소정 부분에 소스전극(17), 드레인전극(18), 접속부(2a)를 갖는 주사라인(2) 및 보조용량전극(6)을 형성한다. 이 상태에서는 소스전극(17)은 콘택트홀(19)을 통하여 폴리실리콘박막(13)의 한쪽의 n형 불순물고농도영역(13d)에 접속되어 있다. 드레인전극(18)의 일단부는 콘택트홀(20)을 통하여 폴리실리콘박막(13)의 다른쪽의 n형 불순물고농도영역(13d)에 접속되어 있다. 드레인전극(18)의 타단부는 콘택트홀(21)을 통하여 데이터라인(3)의 접속부(3a)에 접속되어 있다. 주사라인(2)의 접속부(2a)는 콘택트홀(22)을 통하여 2개의 게이트 전극(15)의 공통접속부(15a)에 접속되어 있다.

다음으로 소스전극(17) 등을 포함하는 층간절연막(16)의 상면에 플라즈마CVD법에 의해 질화실리콘으로 이루어지는 오버코트막(23)을 성막한다. 다음으로 소스전극(17)상에 있어서의 오버코트막(23)의 소정 부분에 콘택트홀(24)을 형성한다. 다음으로 오버코트막(23)의 상면의 소정 부분에 스퍼터법에 의해 성막된 ITO막을 패터닝함으로써 화소전극(2)을 콘택트홀(24)을 통하여 소스전극(17)에 접속시켜서 형성한다. 이렇게 하여 도 1∼도 3에 나타내는 박막트랜지스터패널이 얻어진다.

이와 같이 하여 얻어진 박막트랜지스터패널을 구비한 액정표시장치에서는 화소전극(5)의 가장자리부와 데이터라인(3)의 사이에 데이터라인(3)의 폭보다도 넓은 보조용량전극(6)의 전극부(6b, 6c)를 설치하고 있기 때문에, 이 전극부(6b, 6c)에 의해 화소전극(5)의 가장자리부와 데이터라인(3)의 사이에 결합용량이 발생하는 것을 방지할 수 있으며, 따라서 수직크로스토크가 발생하지 않도록 할 수 있어서 표시특성을 향상할 수 있다.

또 상기 제조방법에서는 게이트절연막(14)상에 데이터라인(3) 및 섬상의 게이트전극(15)을 형성하는 제 1 공정, 층간절연막(16) 및 게이트절연막(14)을 관통하는 콘택트홀(19, 20)을 형성하는 제 2 공정, 층간절연막(16)상에 주사라인(2), 보조용량전극(6), 섬상의 소스전극(17) 및 드레인전극(18)을 형성하는 제 3 공정, 오버코트막(23)에 콘택트홀(24)을 형성하는 제 4 공정, 오버코트막(23)상에 화소전극(5)을 형성하는 제 5 공정을 포함하고 있다. 한편 예를 들면 상기 특허문헌 1의 제 1 도 및 제 4 도에 나타내어진 표시장치의 경우도 게이트절연막상에 게이트전극 을 포함하는 주사라인을 형성하는 제 1 공정, 층간절연막 및 게이트절연막에 한쪽의 소스ㆍ드레인영역까지 관통하는 콘택트홀을 형성하는 제 2 공정, 층간절연막상에 데이터라인을 형성하는 제 3 공정, 오버코트막, 층간절연막 및 게이트절연막에 다른쪽의 소스ㆍ드레인영역까지 관통하는 콘택트홀을 형성하는 제 4 공정, 오버코트막상에 화소전극을 형성하는 제 5 공정을 포함하고 있다. 따라서 상기 제조방법에서는 게이트전극(15), 소스전극(17) 및 드레인전극(18)을 섬상으로 형성해도 제조공정수가 증가하는 일은 없다.

(제 2 실시형태)

도 9는 본 발명의 제 2 실시형태로서의 액정표시장치에 있어서의 박막트랜지스터패널의 주요부의 투과평면도를 나타낸 것이다. 이 경우도 도 9를 명확히 할 목적으로 각 화소전극(5)의 가장자리부에 비스듬한, 짧은 실선의 해칭이 기입되어 있다. 이 박막트랜지스터패널에 있어서, 도 1∼도 3에 나타내는 경우와 크게 다른 점은 더블게이트구조의 박막트랜지스터의 구조에 관한 점이며, 상세는 이하에 설명하는데, 개념으로서 폴리실리콘박막의 평면형상을 コ자상으로 하고, 이 コ자상의 폴리실리콘박막의 서로 대향하는 부분을, 중간역할을 하도록 게이트전극을 직선상으로 이룬 것이다. 제 1 실시형태와 마찬가지로 게이트전극과 주사라인은 층간절연막에 형성한 콘택트홀을 통하여 접속되는데, 이 경우 주사라인의 폭을 게이트전극의 폭과 동일 또는 그 이하로 하는 것이 가능하며, 게이트전극의 U0자상으로 분기된 부분이 주사라인으로부터 돌출되는 더블게이트구조에 비하여 개구율을 향상할 수 있다.

다음으로 이 박막트랜지스터패널의 구체적인 구조에 대하여 설명한다. 도 10은 도 9의 Ⅹ-Ⅹ선을 따르는 단면도를 나타내고, 도 11은 도 9의 ⅩⅠ-ⅩⅠ선을 따르는 단면도를 나타내며, 도 12는 도 9의 ⅩⅡ-ⅩⅡ선을 따르는 단면도를 나타낸 것이다. 유리기판(1)의 상면에는 제 1 및 제 2 바탕절연막(11, 12)이 설치되어 있다. 제 2 바탕절연막(12)의 상면의 소정 부분에는 폴리실리콘박막(13)이 설치되어 있다. 폴리실리콘박막(13)은 도 13(A)에도 나타내는 바와 같이, 대략 U자상이고, 좌우 대칭이며, 양측이 대략 중앙부를 진성 영역으로 이루어지는 채널영역(13b)으로 되고, 그 양측이 n형 불순물저농도영역(13c)으로 되며, 그 양측이 n형 불순물고농도영역(13d)으로 되어 있다.

폴리실리콘박막(13)을 포함하는 제 2 바탕절연막(12)의 상면에는 게이트절연막(14)이 설치되어 있다. 폴리실리콘박막(13)의 2개의 채널영역(13b)상에 있어서의 게이트절연막(14)의 상면의 소정 부분에는 도 13(B)에도 나타내는 바와 같이, 직선상의 1개의 게이트전극(15)이 섬상으로 설치되어 있다. 이 경우 1개의 게이트전극(15)의 양단부는 접속부(15b)로 되어 있다. 게이트절연막(14)의 상면의 소정 부분에는 도 13(B)에도 나타내는 바와 같이, 데이터라인(3)이 설치되어 있다. 데이터라인(3)의 소정 부분에는 폭넓은 접속부(3a)가 설치되어 있다.

게이트전극(15) 및 데이터라인(3)을 포함하는 게이트절연막(14)의 상면에는 층간절연막(16)이 설치되어 있다. 층간절연막(16)의 상면의 각 소정 부분에는 도 13(C)에도 나타내는 바와 같이, 소스전극(17) 및 드레인전극(18)이 섬상으로 설치되어 있다. 소스전극(17)은 층간절연막(16) 및 게이트절연막(14)에 설치된 콘택트 홀(19)을 통하여 폴리실리콘박막(13)의 한쪽의 n형 불순물고농도영역(13d)에 접속되어 있다.

층간절연막(16)의 상면의 소정 부분에는 도 13C에도 나타내는 바와 같이, 주사라인(2)이 설치되어 있다. 이 경우 접속부(15b)를 제외하는 게이트전극(15)에 대응하는 부분에 있어서의 주사라인(2)은 게이트전극(15)의 폭보다도 좁은 폭좁음부(2b)로 되어 있다. 이것은 주사라인(2)이 하층의 게이트전극(15)으로부터 폭방향으로 비어져 나와서 채널영역에 전계가 작용하는 것을 확실하게 방지하기 위함이다. 주사라인(2)의 폭좁음부(2b)의 양측에 있어서의 부분은 층간절연막(16)에 설치된 콘택트홀(22)을 통하여 게이트전극(15)의 양단부의 접속부(15b)에 접속되어 있다. 따라서 상기한 게이트전극(15)의 폭좁음부(2b)는 없어도 좋다. 층간절연막(16)의 상면의 소정 부분에는 상기 제 1 실시형태의 경우와 대략 똑같은 보조용량전극(6)이 설치되어 있다.

그리고 2개의 채널영역(13b)을 갖는 폴리실리콘박막(13), 게이트절연막(14), 게이트전극(15), 소스전극(17) 및 드레인전극(18)에 의해 더블게이트구조의 박막트랜지스터(4)가 구성되어 있다.

또한 이 제 2 실시형태의 박막트랜지스터패널의 제조방법은 상기 제 1 실시형태의 경우와 대략 같기 때문에 그 설명을 생략한다. 상기한 바와 같이, 이 제 2 실시형태의 박막트랜지스터패널에서는 게이트절연막(14)상에 설치된 직선상이고 섬상의 게이트전극(15)과 층간절연막(16)상에 설치된 주사라인(2)을 중첩시키고 있기 때문에 게이트전극(15)의 주사라인(2)과 직교하는 방향의 평면적인 배치스페이스를 작게 할 수 있다. 이 결과 개구율의 더한층의 향상을 꾀하는 것이 가능하게 된다.

(제 3 실시형태)

보조용량전극(6)과 화소전극(5)에 의하여 구성되는 보조용량을 크게 하기 위해 게이트절연막(14)상에 게이트전극(15)을 형성하는 공정으로 폴리실리콘박막(13) 및 화소전극(5)과 겹치는 영역에 하층의 보조용량전극을 동시에 형성하고, 해당 하층의 보조용량전극을 제 1 실시형태 및 제 2 실시형태에 있어서의 보조용량전극(6)에 접속하는 구조를 채용할 수 있다. 제 3 실시형태는 이와 같은 구성을 갖는 액정표시장치에 있어서의 박막트랜지스터패널을 나타내는 것으로, 도 14는 그 주요부의 투과평면도를 나타내고, 도 15는 도 14의 ⅩⅤ-ⅩⅤ선을 따르는 단면도를 나타낸 것이다. 이 박막트랜지스터패널에 있어서, 도 1 및 도 2에 나타내는 경우와 다른 점은 층간절연막(16)상의 화소전극(5)의 하변부에 대응하는 영역에 보조용량전극(6)의 전극부(6a)로부터 전극부(6b, 6c)의 인출방향과는 반대측으로 인출된 전극 부(6d)를 설치하고, 이 전극부(6d)의 하측 및 소스전극(17)의 하측에 대응하는 게이트절연막(14)의 영역상에 섬상의 전극부(6e)를 설치하며, 전극부(6d)를 층간절연막(16)의 소정 부분에 설치된 콘택트홀(25)을 통하여 전극부(6e)에 접속한 점이다.

이와 같이 한 경우에는 보조용량으로서 전극부(6d)와 그 상측의 화소전극(5)의 사이의 보조용량(Cs1), 전극부(6e)와 그 상측의 화소전극(5)의 사이의 보조용량(Cs2), 전극부(6d)와 그 상측의 소스전극(17)의 사이의 보조용량(Cs3), 전극부(6e)와 그 하측의 n형 불순물고농도영역(13d)의 사이의 보조용량(Cs4)이 추가로 형성되게 된다. 따라서 보다 많은 보조용량을 확보할 수 있다.

(제 4 실시형태)

도 6은 본 발명의 제 4 실시형태로서의 액정표시장치에 있어서의 박막트랜지스터패널의 도 15와 똑같은 단면도를 나타낸 것이다. 이 박막트랜지스터패널에 있어서, 도 15에 나타내는 경우와 다른 점은 질화실리콘으로 이루어지는 오버코트막(24) 대신에 폴리이미드계 수지나 에폭시계 수지 등으로 이루어지는 비교적 두꺼운 평탄화막(26)을 이용한 점이다. 이와 같이 한 경우에는 평탄화막(26)이 비교적 두껍기 때문에 도 1에 나타내는 보조용량전극(6)과 화소전극(5)의 사이의 통상의 보조용량(Cs0)이 작아지는데, 상기와 같이 그 밖에 보조용량(Cs1, Cs2, Cs3, Cs4)을 확보할 수 있기 때문에 필요한 보조용량을 충분히 확보할 수 있다.

(제 5 실시형태)

제 1 실시형태∼제 4 실시형태에서는 톱게이트형의 박막트랜지스터이었는데, 본 발명은 보텀게이트형의 박막트랜지스터에 적용할 수도 있다. 또 보조용량전극 은 데이터라인과의 겹침부만에 형성하면 개구율을 향상할 수 있다. 제 5 실시형태는 이와 같은 액티브매트릭스형 액정표시장치에 있어서의 박막트랜지스터패널을 나타내는 것으로, 도 17은 그 주요부의 투과평면도를 나타낸다. 이 박막트랜지스터패널은 유리기판(101)을 구비하고 있다. 유리기판(101)의 상면측에는 주사라인(102) 및 데이터라인(103)이 매트릭스상으로 설치되고, 그 각 교점 근처에는 박막트랜지스터(104) 및 화소전극(105)이 설치되며, 또한 보조용량전극(106)이 데이터라인(3)과 평행하게 설치되어 있다.

이 경우 화소전극(105)의 좌우변부는 그 좌우 양측에 배치된 보조용량전극(106)과 중첩되어 있다. 이에 따라 화소전극(105) 중 그 좌우 양측의 보조용량전극(106)형성영역 및 박막트랜지스터(104)형성영역을 제외하는 영역이 실질적인 화소영역으로 되어 있다. 다만 박막트랜지스터패널상에 대향배치되는 대향패널(도시하지 않음)에는 박막트랜지스터(104)로의 외광의 입사를 방지하기 위해 적어도 박막트랜지스터(104)에 대응하는 부분에 블랙마스크가 설치되어 있다.

보조용량전극(106)은 데이터라인(103)과 중첩되어 있다. 또 후에 설명하는데, 보조용량전극(106)은 두께방향에 있어서, 즉 도 17에 있어서의 지면수직방향에 있어서, 데이터라인(103)과 화소전극(105)의 사이에 각각 절연막을 통하여 설치되어 있다. 그리고 보조용량전극(106)의 폭(주사라인(102)과 평행한 방향의 길이)은 데이터라인(103)의 폭보다도 커져 있으며, 이에 따라 주사라인(102)과 평행방향의 위치어긋남이 있어도 데이터라인(103)이 직접 화소전극(105)과 대향하지 않도록 데이터라인(103)을 확실하게 덮고 있다.

또 보조용량전극(106)은 데이터라인(103)의 배치영역의 대략 전역에 걸쳐서 배치되어 있으며, 이에 따라 보조용량전극(106)은 화소전극(105)에 대하여 주사라인(102)과 직교하는 방향의 위치어긋남이 있어도 화소전극(105)과 확실하게 겹쳐서 위치맞춤어긋남에 의한 보조용량의 변동을 확실하게 방지하고 있다.

다음으로 이 박막트랜지스터패널의 구체적인 구조에 대하여 설명한다. 도 18은 도 17의 □□-□□선을 따르는 단면도를 나타낸다. 유리기판(101)의 상면에는 크롬이나 몰리브덴 등으로 이루어지는 게이트전극(102a)을 포함하는 주사라인(102)(도 1 참조)이 설치되어 있다. 게이트전극(102a) 및 주사라인(102)을 포함하는 유리기판(101)의 상면에는 질화실리콘으로 이루어지는 게이트절연막(51)이 설치되어 있다.

게이트전극(102a)상에 있어서의 게이트절연막(51)에는 진성 비정질실리콘으로 이루어지는 반도체박막(113)이 설치되어 있다. 게이트전극(102a)상에 있어서의 반도체박막(113)의 상면의 소정 부분에는 질화실리콘으로 이루어지는 채널보호막(52)이 설치되어 있다.

채널보호막(52)의 상면 양측 및 그 양측에 있어서의 반도체박막(113)의 상면에는 n형 비정질실리콘으로 이루어지는 오믹콘택트층(53, 54)이 설치되어 있다. 오믹콘택트층(53, 54)의 상면에는 크롬이나 몰리브덴 등으로 이루어지는 소스전극(57) 및 드레인전극(58)이 설치되어 있다.

그리고 게이트전극(102a), 게이트절연막(51), 반도체박막(113), 채널보호막(52), 오믹콘택트층(53, 54), 소스전극(57) 및 드레인전극(58)에 의해 박막트랜지스터(104)가 구성되어 있다.

게이트절연막(51)의 상면에는 데이터라인(103)이 설치되어 있다. 이 경우 데이터라인(103)은 아래로부터 차례로 진성 비정질실리콘층(103a), n형 비정질실리콘층(103b), 크롬이나 몰리브덴 등으로 이루어지는 금속층(103c)의 3층구조로 되어 있다. 그리고 진성 비정질실리콘층(103a), n형 비정질실리콘층(103b) 및 금속층(103c)은 드레인전극(58)형성영역에 있어서의 반도체박막(113), 오믹콘택트층(53) 및 드레인전극(58)에 접속되어 있다.

박막트랜지스터(104) 및 데이터라인(103)을 포함하는 게이트절연막(51)의 상면에는 질화실리콘으로 이루어지는 층간절연막(59)이 설치되어 있다. 데이터라인(103)상에 있어서의 층간절연막(59)의 상면에는 크롬이나 몰리브덴 등으로 이루어지는 보조용량전극(106)이 설치되어 있다.

보조용량전극(106)을 포함하는 층간절연막(59)의 상면에는 질화실리콘으로 이루어지는 오버코트막(123)이 설치되어 있다. 소스전극(57)상에 있어서의 층간절연막(59) 및 오버코트막(123)에는 콘택트홀(61)이 설치되어 있다. 오버코트막(123)의 상면에는 ITO나 ZnO 등의 투명도전재료로 이루어지는 화소전극(105)이 콘택트홀(61)을 통하여 소스전극(57)에 접속되어 설치되어 있다.

그리고 상기 구성의 박막트랜지스터패널을 구비한 액티브매트릭스형 액정표시장치에서는 데이터라인(103)과 화소전극(105)의 사이에 데이터라인(103)의 폭보다도 넓은 형상을 갖는 보조용량전극(106)을 설치하고 있기 때문에, 이 보조용량전극(106)에 의해 데이터라인(103)과 화소전극(105)의 사이에 결합용량이 발생하는 것을 방지할 수 있으며, 따라서 수직크로스토크가 발생하지 않도록 할 수 있어서 표시특성을 향상할 수 있다.

또 도 17에 나타내는 바와 같이, 주사라인(102)과 데이터라인(103)의 교차부분의 근처를 보조용량전극(106)으로 차광할 수 있기 때문에 해당 근처를 대향패널에 설치된, 상대적으로 가공정밀도가 나쁜 블랙마스크로 차광하는 경우와 비교하여 개구율을 크게 할 수 있다.

또한 도 17에 나타내는 바와 같이, 화소전극(105)의 좌우변부만을, 그 좌우 양측에 배치된 보조용량전극(106)과 중첩시키고 있기 때문에 보조용량전극을 주사라인(102)에 평행하게 배치하고, 이 보조용량전극으로부터 화소전극(105)의 좌우변부를 따라서 연장돌출된 2개의 연장돌출부와 그 근원부간의 보조용량전극으로 이루어지는 대략 U자상부를 화소전극(105)의 3개의 변부에 중첩시키는 경우와 비교하여 개구율을 크게 할 수 있다.

(제 6 실시형태)

도 19는 본 발명의 제 6 실시형태로서의 박막트랜지스터패널의 도 17과 똑같은 투과평면도를 나타낸다. 이 도 19에 있어서, 도 17에 나타내는 경우와 다른 점은 화소전극(105)의 상변부를 연장하여 전단의 주사라인(102)과 중첩시킨 점이다. 이 경우 화소전극(105)의 상변부가 전단의 주사라인(102)을 넘어서 전단의 박막트랜지스터(도시하지 않음)와 간섭하는 것을 확실하게 방지하기 위해 주사라인(103)의 폭은 도 17에 나타내는 경우보다도 어느 정도 크게 하고 있다.

이와 같이 이 제 6 실시형태에서는 화소전극(105)의 상변부를 연장시켜서 상 단의 주사라인(102)과 중첩시키고 있기 때문에 도 17에 나타내는 경우에 존재한, 화소전극(105)과 전단의 주사라인(102)의 사이의 틈(광누설부)을 없앨 수 있다. 따라서 해당 틈을 대향패널에 설치되는 블랙마스크로 차광할 필요는 없고, 블랙마스크로 차광하는 경우와 비교하여 개구율을 크게 할 수 있다.

또 화소전극(105)의 상변부를 연장시켜서 전단의 주사라인(102)과 중첩시키고 있기 때문에 화소전극(105)의 상변부와 전단의 주사라인(102)의 사이의 전계가 더한층 강해진다. 이 결과 화소전극(105)의 상변부와 대향패널의 사이에 개재된 액정이 전단의 주사라인(102)의 OFF전위로 강하게 규제되게 되고, 도 17에 나타내는 경우와 비교하여 디스클리네이션이 작아진다. 따라서 디스클리네이션을 감추기 위해 대향패널에 설치되는 블랙마스크를 어느 정도 작게 할 수 있으며, 나아가서는 개구율을 크게 할 수 있다.

(제 7 실시형태)

도 20은 본 발명의 제 7 실시형태로서의 박막트랜지스터패널의 도 19와 똑같은 투과평면도를 나타낸다. 이 도 20에 있어서, 도 19에 나타내는 경우와 다른 점은 화소전극(105)의 좌측에 배치된 보조용량전극(106)의 박막트랜지스터 근처의 부분으로부터 오른쪽방향으로 제 1 연장돌출부(106a)를 주사라인(102)에 평행한 방향으로 연장돌출시키고, 이 제 1 연장돌출부(106a)를 박막트랜지스터(104)의 게이트전극(102a)의 상측에 있어서 화소전극(105)의 하변부 좌측과 중첩시키며, 또 화소전극(105)의 우측에 배치된 보조용량전극(106)의 주사라인(102)의 근처에 왼쪽방향으로 제 2 연장돌출부(106b)를 주사라인(102)에 평행한 방향으로 연장돌출시키고, 이 제 2 연장돌출부(106b)를 화소전극(105)의 하변부 우측, 주사라인(102) 및 후단의 화소전극(105A)의 상변부 우측과 중첩시킨 점이다. 이 경우 박막트랜지스터(104)의 소스전극(57)의 화소전극(105)과의 접속부분(즉 도 18의 콘택트홀(61)의 부분)은 제 2 연장돌출부(106b)를 피하는 위치에 설치되어 있다.

이와 같이 이 제 3 실시형태에서는 좌측의 보조용량전극(106)으로부터 연장돌출된 제 1 연장돌출부(106a)를 박막트랜지스터(104)의 게이트전극(102a)과 화소전극(105)의 하변부 좌측의 사이에 배치하고, 또 우측의 보조용량전극(106)으로부터 연장돌출된 제 2 연장돌출부(106b)를 화소전극(105)의 하변부 우측과 주사라인(102)의 사이에 배치하고 있기 때문에 화소전극(105)과 박막트랜지스터(104)의 게이트전극(102a) 및 주사라인(102)과의 사이의 결합용량(Cgs)을 감소시킬 수 있다. 이것은 교류구동에 있어서 게이트전위의 변화에 끌리는 화소전위의 변화(간섭전압(△V))를 적은 보조용량으로 억제할 수 있는 것을 의미하고, 표시품위에 악영향을 주는 플리커 및 신뢰성에 악영향을 주는 스티킹을 개선할 수 있게 된다.

또 제 2 연장돌출부(106b)에서 화소전극(105)의 하변부 우측과 주사라인(102)의 사이의 틈을 덮을 수 있기 때문에 해당 틈으로부터의 광누설을 없앨 수 있다. 따라서 해당 틈을 대향패널에 설치되는 블랙마스크로 차광할 필요는 없고, 블랙마스크로 차광하는 경우와 비교하여 개구율을 크게 할 수 있다.

(제 8 실시형태)

도 21은 본 발명의 제 8 실시형태로서의 박막트랜지스터패널의 도 1과 똑같 은 투과평면도를 나타낸다. 이 도 21에 있어서, 도 17에 나타내는 경우와 다른 점은 주사라인(102)의 근처에 있어서, 화소전극(105)의 좌우 양측의 2개의 보조용량전극(106)을 연결부(106c)로 연결하고, 이 연결부(106c)를 화소전극(105)의 하변부 및 후단의 화소전극(105A)의 상변부와 중첩시킨 점이다. 이 경우 박막트랜지스터(104)의 소스전극(57)의 화소전극(105)과의 접속부분(즉 도 18의 콘택트홀(61)의 부분)은 연결부(106c)를 피하는 위치에 설치되어 있다.

이와 같이 이 제 8 실시형태에서는 연결부(106c)를 화소전극(105)의 하변부 및 후단의 화소전극(105A)의 상변부와 중첩시키고 있기 때문에 연결부(106c)를 포함하는 보조용량전극(106)으로 화소전극(105)의 중앙부(투과화소) 이외의 모든 영역을 덮을 수 있다. 따라서 대향패널에 광누설방지용의 블랙마스크를 설치할 필요는 없어서 개구율을 상당히 크게 할 수 있다.

또 진성 비정질실리콘으로 이루어지는 반도체박막(113)(도 18 참조)을 구비한 박막트랜지스터(104)의 경우에는 광리크가 발생하기 쉬운데, 이 박막트랜지스터(104)(소스전극(57)의 일부를 제외한다)를 연결부(106c)로 완전히 덮을 수 있기 때문에 광리크억제성능을 상당히 향상할 수 있다.

또 화소전극(105)의 좌우 양측의 2개의 보조용량전극(106)을 연결부(106c)로 연결하고 있기 때문에 연결부(106c)를 포함하는 보조용량전극(106)은 격자상으로 된다. 따라서 연결부(106c)를 포함하는 보조용량전극(106)의 어딘가에 단선이 발생해도 전류경로를 확보할 수 있으며, 나아가서는 단선불량발생의 위험도를 매우 작게 할 수 있다.

또한 연결부(106c)를 포함하는 보조용량전극(106)이 격자상이면, 예를 들면 도 17에 나타내는 바와 같이, 보조용량전극(106)이 스트라이프상인 경우와 비교하여 저항값이 작아지기 때문에 이에 동반하여 시정수가 작아져서 액정의 상승을 준민(俊敏)하게 할 수 있다. 즉 도시는 하지 않지만, 보조용량전극(106)을 대향패널에 설치된 대향전극에 접속하는 것이며, 보조용량전극(106)은 대향전극과 동기하여 구동된다. 그리고 교류구동에 있어서의 간섭전압(△V)보정을 위해 대향전극은 1H신호 또는 1V신호에 동기하여 구동되기 때문에 저항값을 낮게 하여 시정수를 작게 함으로써 액정의 상승이 준민하게 된다.

(제 9 실시형태)

도 22는 본 발명의 제 9 실시형태로서의 박막트랜지스터패널의 도 21과 똑같은 투과평면도를 나타낸다. 이 도 22에 있어서, 도 21에 나타내는 경우와 다른 점은 보조용량전극(106)의 연결부(106c)가 주사라인(102)에 겹쳐지지만, 화소전극(105)에는 겹쳐지지 않는 형상으로 하고, 이에 따라 화소전극(105)의 일부가 주사라인(102)과 절연막을 통하여 직접 대향하도록 한 것이다. 즉 도 22에 있어서, 보조용량전극(106)의 연결부(106c)는 주사라인(102)의 상부측만에 겹쳐지는 형상으로 되어 있으며, 주사라인(102)에 있어서의 도트가 기입된 영역은 게이트절연막(51), 층간절연막(59) 및 오버코트막(123)을 통하여(도 18 참조) 화소전극(105)에 대향하고, 양자간에 보조용량전극(106)의 연결부(106c)는 개재되지 않는다.

이와 같이 이 제 9 실시형태에서는 주사라인(102)에 있어서의 도트가 기입된 영역이 보조용량전극(106)의 연결부(106c)를 통하는 일 없이 절연막만을 통하여 화소전극(105)의 일부와 서로 겹치는 구조이기 때문에 화소전극(105)과 주사라인(102)의 사이의 전계가 더한층 강해진다. 이 때문에 화소전극(105)의 일부와 대향패널의 사이에 개재된 액정이 전단의 주사라인(102)의 OFF전위로 강하게 규제되게 되어서 디스클리네이션이 작아진다. 따라서 상기 제 6 실시형태의 경우와 마찬가지로 디스클리네이션을 감추기 위해 대향패널에 설치되는 블랙마스크를 어느 정도 작게 할 수 있으며, 나아가서는 개구율을 크게 할 수 있다.

(제 10 실시형태)

도 23A는 본 발명의 제 10 실시형태로서의 박막트랜지스터패널의 도 22와 똑같은 투과평면도이고, 도 23B는 본 발명의 제 10 실시형태로서의 박막트랜지스터패널의 도 2에 대응하는 단면도를 나타낸다. 이 도 23A에 있어서, 도 22에 나타내는 경우와 다른 점은 층간절연막(59)(도 18 참조)상에 형성되는 연결부(106c)를 포함하는 보조용량전극(106) 바로 아래에 하층도전층으로서 ITO나 ZnO 등의 투명도전재료로 이루어지는 투과성 보조용량전극(106A)을 설치한 점이다.

이 경우 투과성 보조용량전극(106A)은 화소전극(105)의 좌우변부 및 하변부에 대응하는 영역에 있어서, 연결부(106c)를 포함하는 보조용량전극(106)의 약간 내측의 위치까지 설치되어 있다. 또 투과성 보조용량전극(106A)은 박막트랜지스터(104)의 소스전극(57)의 화소전극(105)과의 접속부분(즉 도 18의 콘택트홀(61)의 부분) 및 그 근처에 대응하는 영역에는 설치되어 있지 않다. 또한 연결부(106c)를 포함하는 보조용량전극(106)은 ITO나 ZnO 등의 투명도전재료로 이루어지는 투과성 보조용량전극(106A)과 직접 전기적으로 콘택트 가능한 크롬이나 몰리브덴 등으로 이루어지는 차광성 금속에 의하여 형성되어 있다.

도 23A 및 도 23B에서와 같이, 이 제 10 실시형태에서는 투과성 보조용량전극(106A)을 화소전극(105)의 좌우변부 및 하변부에 대응하는 영역에 있어서, 연결부(106c)를 포함하는 보조용량전극(106)의 약간 내측의 위치까지 설치하고 있기 때문에 해당 약간 내측의 위치에 위치하는 투과성 보조용량전극(106A)과 화소전극(105)의 중첩부분에 의해서도 보조용량부가 형성된다. 또한 해당 약간 내측의 위치에 위치하는 투과성 보조용량전극(106A)은 ITO나 ZnO 등의 투명도전재료에 의하여 형성되어 있기 때문에 개구율에 영향을 주는 일은 없다. 따라서 해당 약간 내측의 위치에 위치하는 투과성 보조용량전극(106A)의 크기나 형상을 적절히 선정함으로써 개구율에 영향을 주는 일 없이 보조용량의 크기를 조정할 수 있다.

또한 투과성 보조용량전극(106A)은 도 18을 참조하여 설명하면, 보조용량전극(106)을 포함하는 층간절연막(59)의 상면에 설치하도록 해도 좋고, 또 보조용량전극(106)을 포함하는 층간절연막(59)의 상면에 설치된 상층층간절연막(도시하지 않음)의 상면에 해당 상층층간절연막에 설치된 콘택트홀을 통하여 보조용량전극(106)에 접속시켜서 설치하도록 해도 좋다. 또 상층층간절연막하에 투과성 보조용량전극(106A)을 설치하고, 상층층간절연막상에 보조용량전극(106)을 해당 상층층간절연막에 설치된 콘택트홀을 통하여 투과성 보조용량전극(106A)에 접속시켜서 설치하도록 해도 좋다.

이상 설명한 바와 같이 본 발명에 따르면, 보조용량전극의 일부를 화소전극 과 데이터라인의 사이에 각각 절연막을 통하여 설치하고 있기 때문에, 이 보조용량전극의 일부에 의해 화소전극과 데이터라인의 사이에 결합용량이 발생하는 것을 방지할 수 있으며, 따라서 수직크로스토크가 발생하지 않도록 할 수 있다.

Claims

기판과,

상기 기판상에 매트릭스상으로 설치된 주사라인 및 데이터라인과,

상기 주사라인 및 데이터라인이 교차하는 각 교점 근처에 설치되고, 반도체박막, 상기 주사라인에 접속된 게이트전극, 상기 반도체박막 및 상기 게이트전극간에 개재된 게이트절연막, 소스전극, 및 상기 데이터라인에 접속된 드레인전극을 갖는 박막트랜지스터와,

상기 박막트랜지스터의 소스전극에 접속되어 설치된 화소전극과,

상기 화소전극과 중첩된 중첩영역 및 상기 화소전극과 중첩되지 않은 비중첩영역을 갖고, 상기 중첩영역과 상기 화소전극에 의해 보조용량을 구성하는 보조용량전극과,

상기 보조용량전극과 상기 데이터라인의 사이에 배치된 제 1 절연막과,

상기 화소전극과 상기 보조용량전극의 사이에 배치된 제 2 절연막을 갖고,

상기 보조용량전극은 차광성금속막 및 상기 차광성금속막보다도 폭넓은 투광성도전막으로 이루어지고, 상기 제 1 절연막을 통하여 데이터라인에 중첩되어 있는 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,

상기 보조용량전극은 상기 차광성금속막과 상기 투광성도전막과의 적층구조인 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,

상기 게이트전극 및 상기 데이터라인은 동일한 평면상에 설치되어 있는 것을 특징으로 하는 액정표시장치.
제 3 항에 있어서,

상기 게이트전극 및 상기 데이터라인상에 상기 제 1 절연막이 형성되고, 상기 제 1 절연막상에 상기 주사라인, 상기 소스전극, 상기 드레인전극 및 상기 보조용량전극이 설치되어 있는 것을 특징으로 하는 액정표시장치.
제 3 항에 있어서,

상기 게이트전극 및 상기 데이터라인은 상기 게이트절연막상에 형성되어 있는 것을 특징으로 하는 액정표시장치.
제 5 항에 있어서,

상기 드레인전극은 상기 제 1 절연막상에 형성되고, 상기 게이트절연막 및 상기 제 1 절연막에 형성된 콘택트홀을 통하여 상기 반도체박막에 접속되며, 또한 상기 제 1 절연막에 형성된 콘택트홀을 통하여 상기 데이터라인에 접속되어 있는 것을 특징으로 하는 액정표시장치.
제 5 항에 있어서,

상기 소스전극은 상기 제 1 절연막상에 형성되고, 상기 게이트절연막 및 상기 제 1 절연막에 형성된 콘택트홀을 통하여 상기 반도체박막에 접속되며, 또한 상기 화소전극은 상기 제 2 절연막에 형성된 콘택트홀을 통하여 상기 반도체박막에 접속되어 있는 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,

상기 게이트전극은 상기 주사라인의 하층에 설치되어 있는 것을 특징으로 하는 액정표시장치.
제 8 항에 있어서,

상기 게이트전극의 폭은 그 위에 설치된 상기 주사라인의 폭보다도 넓게 되어 있는 것을 특징으로 하는 액정표시장치.
제 8 항에 있어서,

상기 게이트전극은 상기 반도체박막의 소스전극과 드레인전극간에 복수개 배치되고, 각각 공통접속부에 의해 접속되어 있는 것을 특징으로 하는 액정표시장치.
제 8 항에 있어서,

상기 반도체박막은 U자상의 형상을 갖고, 상기 게이트전극은 상기 U자상의 반도체박막의 복수부분을 횡단하도록 형성되어 있는 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,

상기 제 1 절연막상에 상기 반도체박막과 중첩된 제 2 보조용량전극이 형성되어 있는 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,

상기 제 1 절연막상에 상기 소스전극과 중첩된 제 2 보조용량전극이 형성되어 있는 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,

상기 제 1 절연막상에 상기 반도체박막 및 상기 소스전극과 중첩된 제 2 보조용량전극이 형성되어 있는 것을 특징으로 하는 액정표시장치.
제 14 항에 있어서,

상기 제 2 절연막이 수지로 형성되어 있는 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,

상기 화소전극은 그 일부가 인접한 상기 주사라인에 중첩되어 있는 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,

상기 게이트절연막상에 반도체박막 및 상기 데이터라인이 형성되며, 상기 반도체박막상에 적층해서 상기 소스전극 및 상기 드레인전극이 형성되고, 상기 데이터라인상, 상기 소스전극상, 상기 드레인전극상, 및 상기 게이트절연막상에 상기 제 1 절연막이 형성되어 있는 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,

상기 보조용량전극으로부터 상기 화소전극과 상기 박막트랜지스터의 게이트전극의 사이의 틈의 적어도 일부와 중첩되는 연장돌출부가 연장돌출되어 있는 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,

상기 보조용량전극으로부터 상기 화소전극과 상기 주사라인의 사이의 틈과 중첩되는 연장돌출부가 연장돌출되어 있는 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,

서로 인접하는 상기 보조용량전극간에 연결부가 설치되고, 전체로서 격자상으로 되어 있는 것을 특징으로 하는 액정표시장치.
제 20 항에 있어서,

상기 연결부는 상기 화소전극과 상기 주사라인 사이의 틈 및 상기 주사라인 전체에 대응하는 영역을 갖는 것을 특징으로 하는 액정표시장치.
제 20 항에 있어서,

상기 연결부는 상기 박막트랜지스터의 반도체박막과 중첩되어 있는 것을 특징으로 하는 액정표시장치.
제 20 항에 있어서,

상기 주사라인은 일부가 상기 보조용량전극의 상기 연결부와 중첩되고, 일부는 상기 보조용량전극의 상기 연결부와 중첩되지 않으며, 인접한 상기 화소전극에 중첩되어 있는 것을 특징으로 하는 액정표시장치.
기판과,

상기 기판상에 매트릭스상으로 설치된 주사라인 및 데이터라인과,

상기 주사라인 및 데이터라인이 교차하는 각 교점 근처에 설치되고, 반도체박막, 상기 주사라인에 접속된 게이트전극, 상기 반도체박막 및 상기 게이트전극간에 개재된 게이트절연막, 소스전극 및 상기 데이터라인에 접속된 드레인전극을 갖는 박막트랜지스터와,

상기 박막트랜지스터의 소스전극에 접속되어 설치된 화소전극과,

상기 화소전극과 중첩된 중첩영역 및 상기 화소전극과 중첩되지 않은 비중첩영역을 갖고, 상기 중첩영역과 상기 화소전극에 의해 보조용량을 구성하는 보조용량전극과,

상기 보조용량전극과 상기 데이터라인의 사이에 배치된 제 1 절연막과,

상기 화소전극과 상기 보조용량전극의 사이에 배치된 제 2 절연막을 갖고,

상기 게이트전극 및 상기 데이터라인은 상기 게이트절연막의 동일면상에 설치되고, 상기 보조용량전극은 상기 제 1 절연막을 통하여 상기 데이터라인의 폭방향 전체영역을 덮고 있는 것을 특징으로 하는 액정표시장치.
제 24 항에 있어서,

상기 게이트전극 및 상기 데이터라인상에 상기 제 1 절연막이 형성되고, 상기 제 1 절연막상에 상기 주사라인, 상기 소스전극, 상기 드레인전극 및 상기 보조용량전극이 설치되어 있는 것을 특징으로 하는 액정표시장치.
제 25 항에 있어서,

상기 드레인전극은 상기 제 1 절연막상에 형성되고, 상기 게이트절연막 및 상기 제 1 절연막에 형성된 콘택트홀을 통하여 상기 반도체박막에 접속되며, 또한 상기 제 1 절연막에 형성된 콘택트홀을 통하여 상기 데이터라인에 접속되어 있는 것을 특징으로 하는 액정표시장치.
제 26 항에 있어서,

상기 소스전극은 상기 제 1 절연막상에 형성되고, 상기 게이트절연막 및 상기 제 1 절연막에 형성된 콘택트홀을 통하여 상기 반도체박막에 접속되며, 또한 상기 화소전극은 상기 제 2 절연막에 형성된 콘택트홀을 통하여 상기 반도체박막에 접속되어 있는 것을 특징으로 하는 액정표시장치.
제 27 항에 있어서,

상기 소스전극 및 상기 드레인전극은 보조용량전극과 동일한 재료로 형성되어 있는 것을 특징으로 하는 액정표시장치.