KR100674211B1 - 반도체 장치 - Google Patents

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KR100674211B1
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히로야스 민다
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엔이씨 일렉트로닉스 가부시키가이샤
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Abstract

땜납볼과 도전막 사이에 계면 파단이 일어나지 않고 높은 신뢰성을 유지할 수 있는 반도체 장치가 제공된다. 본 발명에 따른 반도체 장치는 최상층배선(101)과, 최상층배선(101)상에 설치되어 최상층배선(101)에 도달하는 패드비아(104)가 설치된 절연막과, 패드비아(104)의 바닥에서 최상층배선(101)에 접속되고 패드비아(104)의 바닥에서 패드비아(104)의 외부로 가로질러 형성되는 도전막을 포함하고, 상기 도전막 및 상기 절연막에 접하여 설치된 땜납볼(108)과, 땜납볼(108)에 포함되는 금속원소와 상기 도전막에 포함되는 금속원소를 포함하는 합금층(110)이 개재하여, 땜납볼(108)이 합금층(110)을 덮도록 형성되는 것을 특징으로 한다.
반도체, 땜납볼, 도전막, 패드비아, 배선

Description

반도체 장치{Semiconductor device}
도1은 제1실시형태에 따른 반도체 장치의 주요부분을 도시한 도면,
도2는 상기 반도체 장치의 제조공정의 제1실시형태를 도시한 공정단면도,
도3은 상기 반도체 장치의 제조공정의 제1실시형태를 도시한 공정단면도,
도4는 상기 반도체 장치의 제조공정의 제1실시형태를 도시한 공정단면도,
도5는 상기 반도체 장치의 제조공정의 제1실시형태를 도시한 공정단면도,
도6은 상기 반도체 장치의 제조공정의 제1실시형태를 도시한 공정단면도,
도7은 상기 반도체 장치의 제조공정의 제1실시형태를 도시한 공정단면도,
도8은 상기 반도체 장치의 땜납볼의 단부 근방을 확대한 도면,
도9는 땜납볼을 형성하기 위한 땜납인쇄마스크치수와 배리어금속막 사이의 관계를 나타낸 그래프,
도10은 합금층이 외부에 노출된 반도체 장치의 땜납볼의 단부 근방을 확대한 도면,
도11은 상기 반도체 장치의 제조공정의 제1실시형태의 변형예를 나타내는 공정단면도,
도12는 상기 반도체 장치의 제조공정의 제1실시형태의 또 다른 변형예를 나타내는 공정단면도,
도13은 상기 반도체 장치의 제조공정의 제1실시형태의 또 다른 변형예를 나타내는 공정단면도,
도14는 상기 반도체 장치의 제조공정의 제1실시형태의 또 다른 변형예를 나타내는 공정단면도,
도15는 상기 반도체 장치의 제조공정의 제2실시형태를 나타내는 공정단면도,
도16은 상기 반도체 장치의 제조공정의 제2실시형태를 나타내는 공정단면도,
도17은 상기 반도체 장치의 제조공정의 제2실시형태를 나타내는 공정단면도,
도18은 상기 반도체 장치의 제조공정의 제2실시형태를 나타내는 공정단면도,
도19는 상기 반도체 장치의 땜납볼의 단부 근방을 확대한 도면,
도20은 합금층이 외부에 노출된 반도체 장치의 땜납볼의 단부 근방을 확대한 도면,
도21은 실시예에서 사용된 UBM의 형상 및 땜납인쇄마스크의 개구부를 나타내는 도면,
도22는 반도체 장치의 신뢰성을 평가한 결과를 나타내는 그래프,
도23은 본 실시예에서 제조된 반도체 장치의 합금층 형성 확인시험의 결과를 나타내는 그래프,
도24는 종래 반도체 장치의 땜납볼의 단부 근방을 확대한 도면이다.
*도면의 주요부분에 대한 부호의 설명*
101 : 최상층배선 103 : 패시베이션막 105 : 절연수지층
106 : 배리어금속막 107 : UBM막 108 : 땜납볼
110 : 합금층 111 : Cu막 112 : Ti막
113 : TiW막 114 : Cu막 115 : Ni막
본 발명은 플립-칩 설치를 위해 사용되는 범프(bump) 구조를 가지는 반도체장치에 관한 것이다.
최근에는 환경문제를 고려하여 플립-칩 설치를 위한 땜납 설계에 있어서 무연화(無鉛化)가 정열적으로 진전되고 있다.
무연땜납(lead-free solder)으로서는 Sn, Ag 및 Cu를 포함하는 것들을 들 수 있다. 그런데, 그런 땜납을 사용하는 패드상에 땜납볼(solder ball)을 형성할 때 어떤 경우에는 패드들과 땜납볼 사이에 계면 박리(interfacial peeling) 또는 계면 파단(interfacial breakdown)이 발생한다.
일본공개특허공보 2001-93928호는 그런 계면 박리를 억제하는 기술을 제안한다. 일본공개특허공보 2001-93928호에 기재된 기술은 금속간 화합물이 땜납볼의 계면 박리를 일으키는 요인이라는 관점에서 구리패드상에 Ni, Cr 등과 같은 구리확산방지막을 형성하여 구리가 확산하여 땜납볼의 표면에 도달하지 못하도록 한다. 상기의 그런 방식으로 구리패드와 땜납볼 사이의 계면에서 일어나는 계면 박리를 억제해 반도체 장치의 신뢰성을 높인다.
그러나, 일본공개특허공보 2001-93928호에 기재된 기술에서도 땜납범프밀착 성 등과 같은 점에서 더 개선할 여지가 여전히 있다. 게다가 동 문헌에 기재된 기술에서는 땜납 밀착성을 확보하기 위해 구리확산방지막과 땜납볼 사이에 팔라디움(palladium)막과 같은 금속막을 형성하는 것이 바람직하게 된다. 그러나, 어떤 경우에는 패드부의 장기간 신뢰성이 충분히 얻어지지 않을 수 있다.
또한, 반도체 장치는 가혹한 환경하에서 제품이 사용되는 경우가 증가하고 있고, 패드부에 요구되는 신뢰성의 수준이 더 높아지고 있다.
그런 상황에서 계면 박리를 억제하고 제품의 신뢰성을 향상시키는 새로운 기술이 강하게 요구된다.
본 발명은 상술한 실정을 감안해서 안출된 것으로 범프구조를 가지는 반도체 장치에 있어서, 땜납볼과 도전막과의 사이에 계면 파단을 억제하고 신뢰성을 향상시키는 것을 목적으로 한다.
본 발명자는 계면 파단의 발생과정을 연구해 다음의 지식을 얻었다.
도24는 무연땜납(lead-free solder)을 이용한 대표적인 범프구조의 예를 나타낸다. 절연막(100)에 매설된 다층배선층의 최상층배선(101)상에 캡층(cap layer)(102)이 형성되고, 캡층(102)상에 패시베이션막(passivation film)(103)과 절연수지층(105)이 이 순서대로 형성되어 있다. 패시베이션막(103)에 패드비아(pad via)(104)가 설치되고 이 패드비아(104)를 따라 배리어금속막(barrier metal film)(106)과 UBM막(107)이 형성되어 있다.
이 UBM막(107) 위에 땜납볼(108)이 설치되어 있다. 여기에 땜납볼(108)과 UBM막(107)의 계면에 구리, 니켈과 땜납범프에 함유되는 주석으로 형성되는 합금층(110)이 형성된다. 이 합금층(110)은 후술하는 바와 같이 리플로우(reflow)공정과 같은 열처리공정을 거쳐서 형성된다.
본 발명자의 연구에 따르면, 계면 파단은 이하의 이유에 의해 발생한다. 즉, 기판과 칩 사이에 접속된 땜납볼에서 기판과 칩의 열팽창계수의 차이에 의해 잔류열응력이 발생한다. 이 잔류열응력이 허용범위를 초과하면 기계적 강도가 작은 합금층(110)에 일부 파단이 생기고 여기를 기점으로 합금층(110)으로 균열이 전파되어 계면 파단에 이르게 된다. 따라서, 일반적으로 합금층(110)에서 열응력에 기인하는 균열이 발생함으로써 계면 파단이 일어난다. 본 발명자는 특히 이 합금층이 땜납볼로 덮히지 않고 노출되어 있는 부분이 있으면 계면 파단이 쉽게 일어난다는 것을 발견했다. 이 “계면 파단”라는 단어는 일본공개특허공보 2001-93928호의 “계면 박리”에 상당하다는 것을 주목해야 한다.
본 발명자는 그런 새로운 지식에 근거해 다음의 발명을 달성하였다.
상기 언급된 문제점을 해결하기 위해 본 발명에 따른 반도체 장치는, 전극 상에 도전막을 개재하여 땜납볼이 구비되는 반도체 장치에 있어서, 도전막과 땜납볼의 사이에 땜납볼에 포함되는 금속원소와 도전막에 포함되는 금속원소를 포함하는 합금층이 형성되고 땜납볼이 합금층을 덮도록 형성되어 있는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치는 배선과, 이 배선상에 설치되어 배선에 도달하는 구멍이 형성된 절연막과, 구멍의 바닥에서 배선에 접속되고 구멍의 바닥을 가로질러 구멍의 외부로 형성되는 도전막과, 도전막 및 절연막에 접해서 설치된 땜납볼을 포함하고, 도전막과 땜납볼 사이에 땜납볼에 포함되는 금속원소와 도전막에 포함되는 금속원소를 포함하는 합금층이 형성되고 땜납볼이 합금층을 덮도록 형성되는 것을 특징으로 한다.
상기 반도체 장치에 있어서, 절연막은 배선상에 설치된 보호층과, 이 보호층상에 설치된 절연수지층이 이 순서대로 형성되어서 구성될 수 있다.
상기 것들 중 어느 하나의 반도체 장치에 있어서, 도전막은 적어도 구리와 니켈을 포함하고, 땜납볼과 접하는 면에 리플로우(reflow)시킨 땜납에 습윤성(wettability)을 나타내는 재질을 적어도 포함하는 볼하지금속막(ball underlying metal film)을 포함할 수도 있다.
상기 반도체 장치에 있어서, 볼하지금속막의 땜납볼과 접하는 면에는 구리, 금 및 크롬 중 적어도 한 종류의 금속이 포함될 수 있다.
상기 반도체 장치에 있어서, 도전막은 볼하지금속막과, 볼하지금속막과 접하는 면에 리플로우시킨 땜납이 습윤성을 나타내는 재질을 적어도 포함하는 금속막과, 배리어금속막으로 구성될 수 있다.
또한, 이 반도체 장치에 있어서, 금속막은 볼하지금속막과 배리어금속막의 사이에 형성되고, 배리어금속막은 적어도 상기 금속막에 접하는 면에 티탄층을 가지고 있어도 좋다. 또한 이 반도체 장치에 있어서, 배리어금속막은 금속막과 접하는 면으로부터 적어도 티탄층 및 티탄-텅스텐층을 순서대로 포함할 수도 있다.
또한, 상기 반도체 장치에 있어서, 배리어금속막 및 금속막이 볼하지금속막보다도 단부측 외부에 노출되도록 형성되고, 땜납볼이 금속막 및 볼하지금속막을 적어도 봉지(封止, seal)하도록 형성되어 있어도 좋다.
또한, 이 반도체 장치에 있어서, 땜납볼의 단부가 볼하지금속막의 단부보다도 10㎛이상 외측에 위치하도록 할 수 있다.
상기 반도체 장치에 있어서, 땜납볼은 주석을 포함하는 무연땜납으로 이루어진다.
그러한 구성에 의해 땜납볼과 도전막의 사이에 합금층이 형성된다 할지라도 이 땜납볼이 합금층을 덮도록 형성되는 상태에 이른다. 결과적으로 합금층이 외부에 노출되지 않기 때문에 합금층의 존재에 의해 유발되는 계면 파단이 일어나지 않는 경우를 만들 수 있다.
또한, 도전막에 포함되는 배리어금속막 및 금속막을 볼하지금속막보다도 외부에 노출되도록 형성함으로써 금속막이 녹은 땜납으로 적셔져서 볼하지금속막 측벽까지 녹은 땜납으로 확실히 적실 수 있고, 볼하지금속막의 측벽이 노출되는 구성을 억제할 수 있다. 이에 의해 합금층의 존재에 의해 유발되는 계면 파단의 발생을 억제할 수 있다.
이제 본 발명은 예시적인 실시형태들을 참조하여 설명될 것이다. 당업자들은 본 발명의 가르침을 이용해 많은 대안적인 실시형태들이 성립될 수 있고 본 발명은 설명을 위해 예시된 실시형태들에 한정되지 않는다는 것을 인식할 것이다.
이하, 본 발명에 따른 반도체 장치를 도면들을 참조하여 상세히 설명한다.
동일한 요소에는 동일한 부호가 부여되어 도면 설명에서 중복되는 설명은 생략된다는 것을 주목해야 한다.
(제1실시형태)
도1은 제1실시형태에 따른 반도체 장치의 주요부분을 나타내는 도면이다.
도1에 있어서, 반도체 장치는 내부회로에 전기적으로 접속하는 배선인 최상층배선(101)과, 최상층배선(101)상에 설치되어 이 최상층배선(101)에 도달하는 구멍인 패드비아(104)가 구비된 절연막을 형성하는 패시베이션막(103) 및 절연수지층(105)과, 패드비아(104)의 바닥에서 최상층배선(101)에 접속되어 이 패드비아(104)의 바닥에서부터 이 패드비아(104)의 외부로 가로질러 형성된 도전막을 형성하는 배리어금속막(106) 및 금속막 및 UBM막(107)(UBM : under ball metal 또는 under bump metal)과, 도전막 및 절연막에 접하여 설치된 땜납볼(108)과, 이 땜납볼(108)과 UBM막(107)의 계면 및 땜납볼(108)과 배리어금속막(106)상의 금속막과의 계면에 형성되는 합금층(110)을 포함한다. 이 합금층(110)은 땜납볼(108)에 포함되는 금속원소와 도전막에 포함되는 금속원소를 포함하여 이루어진다.
절연수지층(105)은 땜납볼(108)에 접하여 설치되고, 땜납볼(108)의 형성공정 및 그 후의 제조공정에서 발생하는 응력을 완화하는 응력완화층으로서의 역할을 한다. 절연수지층(105)의 재료로서는 폴리이미드, 폴리벤족사졸(polybenzoxazole) 등을 사용할 수 있다. 절연수지층(105)의 막의 두께(후술하는 베이킹(baking) 후의 완성된 치수)는 1 내지 10㎛가 바람직한데, 본 실시형태에서는 막의 두께를 7㎛로 한다.
최상층배선(101)은 구리, 알루미늄 또는 그 합금과 같은 도전성 재료로 형성되고 절연막(100)에 매설되어 있다. 최상층배선(101)과 패드비아(104)의 개구부 사이에는 캡층(102)이 설치된다. 이 최상층배선(101)은 이 반도체장치를 구성하는 트랜지스터 등의 소자와 접속된다. 또한 최상층배선(101)은 적층구조를 가질 수 있다.
캡층(102)은 TiN, SiCN 등으로 형성되고, 최상층배선(101)으로서 구리가 사용될 때에 캡층(102)은 구리의 확산을 방지하는 역할을 한다. 이 캡층(102)을 덮도록 형성되는 패시베이션막(103)은 SiON 등으로 형성되고, 최상층배선(101) 및 이 최상층배선(101)의 하층의 회로소자에 수분이 침입하는 것을 효과적으로 방지한다.
배리어금속막(106)은 땜납볼(108)로부터의 주석의 확산을 방지하도록 작용한다. 또한, 배리어금속막(106)은 후술하는 UBM막(107)보다도 단부 외측에 노출되는 형태로 형성된다.
UBM막(107)은 땜납볼(108)을 형성하는 기초막이고, 이 UBM막(107)의 최외부표면은 땜납에 습윤성(wettability)이 뛰어난 물질, 예를 들면 구리를 포함한다. UBM막(107)과 땜납볼(108)의 계면에는 UBM막(107)에 포함되는 금속원소와 땜납볼(108)에 포함되는 금속원소에 의해 형성되는 합금층(110)이 형성된다. 한편, UBM막(107)과 배리어금속막(106)의 계면에도 땜납에 습윤성이 뛰어난 물질, 예를 들면 구리가 포함되는 금속막이, 배리어금속막(106)과 같이 UBM막(107)의 단부 외측에 노출되도록 형성된다. 이에 의해 땜납볼(108)과 배리어금속막(106) 표면의 금속막과의 계면에 있어서도 합금층(110)이 형성된다. 여기에서 UBM막(107)의 최외부표면 및 그 금속막에 포함되는 물질로서는 예로서 구리(Cu), 금(Au), 크롬(Cr) 등을 들 수 있고 땜납은 이것들에 대해서 뛰어난 습윤성을 나타낸다. 도면에는 구리를 포함하는 예가 나타나 있다.
기판과 칩 사이에 접속된 땜납볼(108)에서 이 기판과 칩의 열팽창계수의 차이에 의해 잔류열응력이 발생한다. 이 잔류열응력이 허용범위를 초과할 때에 기계적 강도가 작은 합금층(110)에서 파단되는 부분이 생기고 이를 기점으로 합금층(110)에서 균열이 전파되어 계면 파단에 이르게 된다. 합금층(110)이 외부에 노출될 때 계면 파단이 쉽게 일어난다. 땜납볼(108)과 UBM막(107)간의 계면 파단을 방지하기 위해서는 합금층(110)이 외부에 노출되지 않도록 할 필요가 있다.
땜납볼(108)은 예를 들면 무연땜납에 의해 형성된다. 땜납볼(108)은 더 뒤의 공정인 땜납 리플로우(reflow) 공정시에 땜납볼(108)과 UBM막(107)과의 사이에 생성되는 합금층(110)을 덮도록 형성된다. 이렇게 함으로써 합금층(110)이 외부에 노출되지 않게 되어 이 합금층(110)에서는 계면 파단의 발생을 효과적으로 억제할 수 있다. 도1에서는 금속막을 UBM막(107)보다도 더 외측으로 노출시킴으로써 금속막이 녹은 땜납으로 적셔지고, UBM막의 외벽까지 녹은 땜납으로 확실히 적실 수 있어, UBM막 외벽이 도24에 도시된 바와 같이 노출되는 구성을 억제하는 효과가 있다는 것을 주목해야 한다.
이하, 도1에 도시된 범프구조의 제조공정의 일예를 설명한다.
초기에는 도2에 도시된 구조가 제조된다. 먼저 실리콘 기판(도면 미도시)상에 소자들이 형성되고, 그 후 그 실리콘 기판상에 다마신(damascene) 공정을 사용 하여 다층 구리배선이 형성된다. 도2는 이 다층 구리배선의 최상부를 나타낸 것이다. 절연막(100)에는 최상층배선(101)이 매설된다. 절연막(100) 및 최상층배선(101)의 상면에 TiN 또는 SiCN으로 이루어진 막이 형성된다. 그 후 선택적으로 에칭을 행하여 최상층배선(101) 위에 캡층(102)이 형성된다. 캡층(102)의 재료로서 절연막인 SiCN을 사용하는 경우에는 최상층배선(101)으로의 접촉구멍이 구비된다는 것을 주목해야 한다. 다음으로, 화학기상증착법(CVD법)에 의해 막 두께가 약 0.3 내지 1㎛의 패시베이션막(103)이 형성된다. 이에 의해 도2의 구조가 얻어진다.
그 다음에는, 패시베이션막(103)을 선택적으로 건식에칭(dry etching)을 행하여 캡층(102)상에 개구부(opening)가 구비된다. 그 후 캡층(102) 및 패시베이션막(103)의 전면 상에 절연수지층(105)이 형성된다. 절연수지층(105)의 재료로서는 감광성재료인 폴리이미드, 폴리벤족사졸(polybenzoxazole) 등을 사용할 수 있다. 절연수지층(105)의 막 두께는 예를 들면 1 내지 10㎛로 설정된다. 연속적으로, 도면에 도시되지 않은 마스크(mask)를 이용하여 노광(露光)을 행해 그 바닥에 캡층(102)이 노출되는 패드비아(104)가 형성된다(도3). 개구부가 구비된 후 350℃ 정도의 온도에서 20 내지 30분 동안 베이킹(baking)을 행한다.
도3에 도시된 패드비아(104)가 구비된 구조체 상에 스퍼터링(sputtering)법에 의해 TiW막(113) 및 Ti막(112)을 형성하여 배리어금속막(106)이 얻어진다. 또한, 땜납에 습윤성이 뛰어난 물질인 Cu막(111)이 형성된다(도4). Cu막(111)은 후술할 도금(plating)법의 전극이 된다. 각 막의 두께는 예를 들면 다음의 수치로 설정될 수 있다.
TiW막(113) : 100 내지 500nm
Ti막(112) : 10 내지 200㎚
Cu막(111) : 100 내지 500nm
본 실시형태에서는 TiW막(113)은 200nm로, Ti막(112)은 30nm로, 그리고 Cu막(111)은 300nm로 설정된다.
그 후, Cu막(111)상에 패터닝(patterning)된 레지스트막(resist film)이 형성된다. 그런 다음, Ni막(115)(막 두께 3㎛) 및 Cu막(114)(막 두께 400nm)이 도금법을 사용하여 성장하게 된다. 그 다음, 레지스트막을 벗겨 내어 UBM막(107)(도5)이 얻어진다.
연속적으로, UBM막(107)상에 패터닝(patterning)된 레지스트(109)가 형성된다. 그런 다음, 마스크(mask)로서 레지스트(109)를 가지고 Cu막(111) 및 배리어금속막(106)이 선택적으로 에칭 박리되어 그것들을 분리시킨다. 에칭에 관해서는 습식에칭을 사용할 수 있다. 또한, TiW막(113)과 Ti막(112)에 관해서는 건식에칭을 사용할 수 있다. 그러나, 여기서는 전 막에 대해 습식에칭이 사용된다. 도6은 에칭 후의 상태를 나타내는 공정단면도이다. 배리어금속막(106)을 구성하는 각 막은 에찬트(etchant)에 대해 서로 다른 에칭속도를 가지고 있다. 따라서, 도면에 도시된 바와 같이 끝면에 단차(段差)가 형성된다.
그 후, 레지스트(109)를 벗긴 후 UBM막(107)의 상면에 접해서 땜납볼(108)이 형성된다(도7). 땜납볼(108)의 재료는 여러 가지 종류를 사용할 수 있다. 이제, 본 실시형태에서는 땜납볼(108)은 Sn, Ag 및 Cu를 포함하는 무연땜납으로 구성된다. 먼저, 배리어금속막(106), Cu막(111) 및 UBM막(107)을 포함하여 패드부분이 노출되는 개구부를 가지는 마스크가 설치된다. 그런 다음, 스크린 인쇄법에 의해 땜납재료가 인쇄된다. 마스크를 벗긴 후, 예를 들면 220℃에서 265℃로 리플로우(reflow)를 행하여 구형의 땜납볼(108)이 형성된다. 이 리플로우 공정에서, UBM막(107)과 땜납볼(108)의 계면에서 땜납볼(108)에 포함되는 금속원소와 UBM막(107)에 포함되는 금속원소가 상호 확산해서 합금층이 형성된다. 본 실시형태에서는 땜납볼(108)의 Sn과, UBM막(107)의 Cu 및 Ni를 포함하는 합금층(110)이 형성된다. 도면에 도시된 바와 같이, 이 합금층(110)은 UBM막(107)의 상면으로부터 그 측면까지 가로질러 형성된다. 상기와 동일한 방식으로 Cu막(111)이 땜납볼(108)과 접하여 Cu막(111)과 땜납볼(108)에 포함되는 금속원소들이 상호 확산하여 합금층(110)이 형성된다.
이상의 공정에 의해 땜납볼(108)이 설치된 범프구조가 형성된다. 도7에 도시된 바와 같이, 땜납볼(108)은 UBM막(107)을 포함하는 패드 전체를 덮도록 형성된다. 이에 따라, 배리어금속막(106) 및 UBM막(107)의 끝면이 땜납볼(108)에 의해 피복된다. 상기 공정에서 땜납인쇄마스크의 개구부를 패드보다 더 넓게 설정함으로써 이런 구조가 실현된다.
도8은 땜납볼(108)의 단부 근방을 확대한 도면이다.
도8에 도시된 바와 같이 땜납볼(108)의 형성 공정에서 합금층(110)은 UBM막(107)의 끝면(107a)을 따라 형성되어 합금층(110)이 땜납볼(108)의 단부까지는 성장하지 않도록 한다. 또한, 이 때에 땜납볼(108)의 단부는 UBM막(107)의 단부보다도 10㎛이상 외측에 위치해도 좋다.
도9는 땜납볼(108)을 형성하기 위한 땜납인쇄마스크 치수와 양품률(%)간의 관계를 나타낸 도면이다. 도21에 도시된 바와 같이 UBM막(107)의 치수는 100㎛로 설정되는 것을 주목해야 한다. 따라서, 땜납볼(108)을 형성하기 위해 필요한 땜납인쇄마스크의 개구부(거의 원형)는 직경이 130㎛ 내지 150㎛일 수 있다.
이에 의해, 땜납볼(108)의 형성 공정에서 비록 합금층(110)이 성장하여 형성되더라도, 이러한 성장은 UBM막(107)의 끝면(107a)을 따른 지점에서 멈춘다. 즉, 도10에 도시된 바와 같이 합금층(110)이 땜납볼(108)보다도 외측에 노출되지 않는 형태가 된다. 이에 의해 합금층(110)의 노출에 의해 야기되는 계면 파단의 발생을 방지할 수 있다.
상기 실시형태에서는 도5에 도시된 단계 이후에 UBM막(107)상에 패터닝된 레지스트(109)가 형성된다. 그 후, 레지스트(109)를 마스크(mask)로서 Cu막(111) 및 배리어금속막(106)이 선택적으로 에칭 박리된다. 이 때 Cu막(111) 및 배리어금속막(106)을 벗기기 위해 습식에칭이 사용된다. 그러나, Cu막(111) 및 배리어금속막(106)을 벗기기 위해 건식에칭도 사용된다. 도11은 에칭 후의 상태를 나타내는 공정단면도이다. 도11에 도시된 바와 같이, 건식에칭 후에는 Cu막(111) 및 배리어금속막(106)을 구성하는 각 막의 끝면이 레지스트(109)의 끝면에 따라서 배열되도록 형성된다. 다른 조건은 상술한 것을 채용함으로써 도7과 유사한 구조가 실현된다.
또한, 상기 실시형태에서는 도3에 나타난 공정에서 패시베이션막(103)에 개구부가 구비된다. 그 후, 절연수지층(105)이 형성된다. 그 다음, 패드비아(104) 내에 단차를 구비한 개구부보다 더 넓게 절연수지층(105)을 개구하는 공정이 채용된 다. 패드비아(104)는 또 다른 공정에 의해 형성될 수도 있다. 예를 들면, 도12에 도시된 바와 같이, 패시베이션막(103)이 형성되고, 절연수지를 포함하는 도포액을 가한 다음, 도면에 도시되지 않은 마스크를 사용하여 노출이 수행되어 개구부를 가진 절연수지층(105)을 형성한다. 그 다음 절연수지층(105)을 마스크로 해서 패시베이션막(103)을 건식에칭시켜 패드비아(104)가 형성되어도 좋다. 그 후, 도13에 도시된 바와 같이 스퍼터링(sputtering)법에 의해 TiW막(113)과 Ti막(112)이 형성되어 배리어금속막(106)을 얻고, 또한 Cu막(111)이 스퍼터링(sputtering)법에 의해 형성된다. 상기와 같은 방식으로 패드비아(104)내에는 단차(段差)가 형성되지 않는 상태를 실현할 수 있다.
더욱이, 상술한 바와 같이 도금법을 사용하여 Ni막(115)과 Cu막(114)이 성장하게 된다. 그 다음, 패터닝된 레지스트(109)가 형성되고 나서 Cu막(111), Ti막(112) 및 TiW막(113)이 레지스트(109)를 마스크로 해서 에칭된다. 레지스트(109)를 벗겨 낸 후 UBM막(107)의 상면에 접하여 땜납볼(108)이 형성된다(도14). 땜납볼(108)에 사용되는 재료, 땜납볼(108)의 형성조건 등은 전술한 것을 들 수 있다. 이 경우에는 리플로우 공정에서 UBM막(107)과 땜납볼(108)의 계면 및 Cu막(111)과 땜납볼(108)의 계면에, 땜납볼(108)에 포함되는 금속원소와 UBM막(107) 및 Cu막(111)에 포함되는 원소들이 상호 확산하여 합금층(110)이 형성된다. 본 실시형태에서는 땜납볼(108)의 Sn, UBM막(107)의 Cu와 Ni 및 Cu막(111)의 Cu를 포함하는 합금층(110)이 형성된다.
이상의 공정에 의해, 땜납볼(108)이 설치된 범프구조가 형성된다. 도14에 도 시된 바와 같이 땜납볼(108)은 UBM막(107)을 포함하는 패드 전부를 덮도록 형성된다. 배리어금속막(106) 및 UBM막(107)의 끝면이 땜납볼(108)에 의해 피복된다. 상기 공정에서, 땜납인쇄마스크의 개구부를 패드보다 넓게 설정함으로써 이런 구조가 실현된다.
(제2실시형태)
전술한 도2 내지 도4까지의 공정을 행해 TiW막(113),Ti막(112) 및 Cu막(111)이 순차로 형성되고, 또한 Cu막(111)상에 도금법을 사용하여 Ni막(115)과 Cu막(114)이 순차로 형성된다(도15). 각 막의 두께는 예를 들면 다음과 같이 설정될 수 있다.
TiW막(113) : 100 내지 500nm
Ti막(112) : 10 내지 200㎚
Cu막(111) : 100 내지 500nm
Ni막(115) : 2 내지 5㎛
Cu막(114) : 200 내지 500nm
본 실시형태에서는 TiW막(113)의 두께는 200nm, Ti막(112)의 두께는 30㎚, Cu막(111)의 두께는 300nm, Ni막(115)의 두께는 3㎛, Cu막(114)의 두께는 400nm로 설정된다는 것을 주목해야 한다.
연속적으로 통상의 공정을 통해 Cu막(114)상에서 UBM막(107)으로 되는 부분을 덮도록 패터닝된 레지스트(109)가 형성된다(도16). 그런 다음, 레지스트(109)를 마스크로 해서 Cu막(114), Ni막(115), Cu막(111), Ti막(112), TiW막(113)이 선택적 으로 에칭 박리된다. 도17은 에칭 후의 상태를 나타내는 공정단면도이다.
게다가, 전술한 바와 같이 레지스트(109)를 벗긴 후 UBM막(107)의 상면에 접해서 땜납볼(108)이 형성된다(도18). 땜납볼(108)에 사용되는 재료, 땜납볼(108)의 형성조건 등은 전술한 것을 들 수 있다. 제2실시형태에서는 리플로우 공정에서 UBM막(107)과 땜납볼(108)의 계면에, 땜납볼(108)에 포함되는 금속원소와 Cu막(114) 및 Ni막(115)이 상호 확산하여 합금층(110)이 형성된다. 본 실시형태에서는 땜납볼(108)의 Sn 및 UBM막(107)의 Cu, Ni을 포함하는 합금층이 형성된다. 도면에 도시된 바와 같이 이 합금층(110)은 UBM막(107)의 상면으로부터 그 측면까지 가로질러 형성된다.
이상의 공정에 의해 땜납볼(108)이 설치된 범프구조가 형성된다. 도18에 도시된 바와 같이 땜납볼(108)은 UBM막(107)을 포함하는 패드 전부를 덮도록 형성된다. 배리어금속막(106), UBM막(107) 및 Cu막의 끝면이 땜납볼(108)에 의해 피복된다. 상기 공정에서, 땜납인쇄마스크의 개구부를 패드보다 넓게 설정함으로써 이런 구조가 실현된다.
도19는 땜납볼(108)의 단부 근방을 확대한 도면이다.
도19에 도시된 바와 같이 땜납볼(108)의 형성 공정에서 합금층(110)은 UBM막(107)의 끝면(107a)을 따라 형성되어 합금층(110)이 땜납볼(108)의 단부까지는 성장하지 않는다. 또한, 이 때에 땜납볼(108)의 단부는 UBM막(107)의 단부보다도 10㎛이상 외측에 위치해도 좋다. 이에 의해, 땜납볼(108)의 형성 공정에서 비록 합금층(110)이 성장하여 형성되더라도, 이러한 성장은 UBM막(107)의 끝면(107a)을 따른 지점에서 멈춘다. 즉, 도20에 도시된 바와 같이 합금층(110)이 땜납볼(108)보다도 외측에 노출되지 않는 형태가 된다. 이에 의해 합금층(110)의 노출에 의해 야기되는 계면 파단의 발생을 방지할 수 있다.
UBM막(107)을 형성하는 Ni막(115)에 상당하는 막이, 재료로서 Ni 대신에 니켈 바나듐합금(Ni-V)을 사용하여 스퍼터링법으로 형성된다는 것을 주목해야 한다. 그 후에, Cu를 스퍼터링하여 Cu막(114)이 형성되어도 좋다. 이와 같은 니켈 바나듐합금(Ni-V)막은 3000 내지 4000Å(300 내지 400nm)정도의 스퍼터링으로 형성될 수 있다.
이상, 본 발명의 실시형태에 관해서 설명하였다. 본 발명의 목적의 범위내에서 실시형태가 변경가능하다는 것은 말할 것도 없다. 예를 들면, 땜납볼을 형성하기 위한 땜납으로서 무연땜납이 사용되었지만, 납이 있는 땜납도 안전하게 사용된다.
또한, 본 실시형태에서는 땜납볼이 배리어금속막(106)을 봉지(封止)하는 상태를 설명하였다. 그러나, 본 실시형태에서 사용하고 있는 배리어금속막(106)의 재질과 같은, 땜납과 합금층이 형성되지 않는 재료로 배리어금속막이 형성되는 경우에는 땜납볼의 단부가 금속막보다 외측에 있기만 하면 땜납볼의 단부가 배리어금속막의 단부 내측에 위치해도 좋다. 즉, 배리어금속막의 단부가 땜납볼의 단부 외측에 위치해도 좋다.
[실시예1]
이하에서는, 본 발명에 관해 실시예를 사용하여 설명한다. 본 발명은 실시예 에 한정되지 않는다는 것은 말할 것도 없다.
본 실시예에서는 제1실시형태에서 설명된 공정에 근거하여 반도체 장치가 형성되었다. 여기에서, 도7을 참조하여 설명한 땜납볼(108) 형성공정에 있어서 도21에 도시된 마스크가 사용된다. 도21은 UBM막(107) 및 땜납인쇄마스크의 개구부(116)를 상면으로부터 본 도면이다. 도면에 도시된 바와 같이 UBM막(107)은 상면으로부터 보아서 팔각형상을 가진다. 대향하는 면 사이의 거리는 100㎛이다. 거의 원형인 땜납인쇄마스크의 개구부(116)의 직경은 150㎛로 설정된다.
이 마스크를 사용하여 스크린인쇄법에 의해 땜납재료를 인쇄하고, 리플로우공정을 통해 땜납볼(108)이 형성된다. 땜납볼(108)의 형성 조건은 다음의 하나로 한다.
땜납 재료 : Sn, Ag 및 Cu를 포함하는 무연땜납;
리플로우 조건 : 220 내지 260℃;
피크(peak) 온도 유지시간 : 1 내지 2분;
여기에서, 통상의 신뢰성을 나타내는 -45℃~+125℃보다도 더 엄격한 조건인 -55℃~+125℃로 열주기시험을 행하여 양품률이 얻어진다. 또한, 비교로서 합금층(금속간 화합물)이 노출되어 있는 반도체 장치를 제조하여 동일하게 열주기시험을 행하여 양품률을 구한다. 평가를 하기 위해 각각 50개의 표본들이 사용된다는 것을 주목해야 한다.
이러한 두 결과들이 도22에 나타나 있다.
도22에 의하면, 합금층이 노출된 반도체 장치에서는 1000주기를 초과할 때 양품률이 거의 0이다. 반면에, 합금층이 노출되지 않은 반도체 장치에서는 2500주기에 도달하더라도 양품률이 100%에서 감소되지 않는 상태가 된다.
또한, 도23은 본 실시예에서 제조된 반도체 장치에 있어서 합금층이 형성된 것을 확인한 그래프이다. 합금층의 형성은 SEM(주사형전자현미경:scanning electron microscope)으로 확인한다.
도23에 의하면, 땜납을 탑재하기 전에는 합금층이 검출되지 않는다. 반면에 땜납을 탑재한 후에는 약 2.3㎛의 합금층이 관측되고, 더욱이 플립칩(flip chip)형태에 따른 탑재처리(mounting processing) 후의 상태에 상당하는 열이력(heat hysteresis)을 고려한 관측에서는 5㎛의 합금층이 확인된다.
본 발명은 상기 실시예에 한정되는 것은 아니고 본 발명의 범위와 사상에서 벗어나지 않고 변경 및 수정될 수 있다는 것은 명백하다.
본 발명에 따르면, 땜납볼과 도전막 사이에 계면 파단의 발생 없이 높은 신뢰성을 유지할 수 있는 반도체 장치를 제공할 수 있다.

Claims (19)

  1. 전극상에 도전막을 개재하여 땜납볼이 구비되는 반도체 장치에 있어서,
    상기 도전막과 상기 땜납볼의 사이에 상기 땜납볼에 포함되는 금속원소와 상기 도전막에 포함되는 금속원소를 포함하는 합금층이 형성되고, 상기 땜납볼이 상기 합금층을 덮도록 형성되는 것을 특징으로 하는 반도체 장치.
  2. 배선;
    상기 배선상에 설치되고, 상기 배선에 도달하는 구멍을 제공하는 절연막;
    상기 구멍의 바닥에서 상기 배선에 접속되고 상기 구멍의 바닥을 가로질러 상기 구멍의 외부로 형성된 도전막; 및
    상기 도전막과 상기 절연막에 접하여 설치된 땜납볼을 포함하고,
    상기 도전막과 상기 땜납볼 사이에 상기 땜납볼에 포함되는 금속원소와 상기 도전막에 포함되는 금속원소를 포함하는 합금층이 형성되며, 상기 땜납볼이 상기 합금층을 덮도록 형성되는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 절연막은 상기 배선상에 설치된 보호층과, 상기 보호층상에 설치된 절연수지층이 이 순서대로 적층되어 구성되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 도전막은 적어도 구리와 니켈을 포함하고, 땜납볼과 접하는 면에 리플로우(reflow)시킨 땜납에 습윤성(wettability)을 나타내는 재질을 적어도 포함하는 볼하지금속막을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제2항에 있어서, 상기 도전막은 적어도 구리와 니켈을 포함하고, 땜납볼과 접하는 면에 리플로우시킨 땜납에 습윤성을 나타내는 재질을 적어도 포함하는 볼하지금속막을 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제4항에 있어서, 상기 볼하지금속막에는 땜납볼과 접하는 면에 구리, 금 및 크롬 중 적어도 한 종류의 금속이 포함되는 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서, 상기 볼하지금속막에는 땜납볼과 접하는 면에 구리, 금 및 크롬 중 적어도 한 종류의 금속이 포함되는 것을 특징으로 하는 반도체 장치.
  8. 제4항에 있어서, 상기 도전막은 상기 볼하지금속막과, 상기 볼하지금속막과 접하는 면에 리플로우시킨 땜납이 습윤성을 나타내는 재질을 적어도 포함하는 금속막과, 배리어금속막을 포함하여 이루어지는 것을 특징으로 하는 반도체 장치.
  9. 제5항에 있어서, 상기 도전막은 상기 볼하지금속막과, 상기 볼하지금속막과 접하는 면에 리플로우시킨 땜납이 습윤성을 나타내는 재질을 적어도 포함하는 금속 막과, 배리어금속막을 포함하여 이루어지는 것을 특징으로 하는 반도체 장치.
  10. 제8항에 있어서, 상기 금속막은 상기 볼하지금속막과 상기 배리어금속막의 사이에 형성되고, 상기 배리어금속막은 상기 금속막과 접하는 면에 적어도 티탄층을 가지고 있는 것을 특징으로 하는 반도체 장치.
  11. 제9항에 있어서, 상기 금속막은 상기 볼하지금속막과 상기 배리어금속막의 사이에 형성되고, 상기 배리어금속막은 상기 금속막과 접하는 면에 적어도 티탄층을 가지고 있는 것을 특징으로 하는 반도체 장치.
  12. 제8항에 있어서, 상기 배리어금속막은 상기 금속막과 접하는 면으로부터 적어도 티탄층과 티탄-텅스텐층을 순서대로 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제9항에 있어서, 상기 배리어금속막은 상기 금속막과 접하는 면으로부터 적어도 티탄층과 티탄-텅스텐층을 순서대로 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제8항에 있어서, 상기 배리어금속막과 상기 금속막이 상기 볼하지금속막보다도 단부측 외부에 노출되도록 형성되고, 상기 땜납볼이 상기 금속막과 상기 볼하지 금속막을 적어도 봉지(seal)하도록 형성되는 것을 특징으로 하는 반도체 장치.
  15. 제9항에 있어서, 상기 배리어금속막과 상기 금속막이 상기 볼하지금속막보다도 단부측 외부에 노출되도록 형성되고, 상기 땜납볼이 상기 금속막과 상기 볼하지금속막을 적어도 봉지(seal)하도록 형성되는 것을 특징으로 하는 반도체 장치.
  16. 제14항에 있어서, 상기 땜납볼의 단부는 상기 볼하지금속막의 단부보다도 10㎛이상 외측에 위치하는 것을 특징으로 하는 반도체 장치.
  17. 제15항에 있어서, 상기 땜납볼의 단부는 상기 볼하지금속막의 단부보다도 10㎛이상 외측에 위치하는 것을 특징으로 하는 반도체 장치.
  18. 제1항에 있어서, 상기 땜납볼은 주석을 포함하는 무연땜납(lead-free solder)으로 이루어지는 것을 특징으로 하는 반도체 장치.
  19. 제2항에 있어서, 상기 땜납볼은 주석을 포함하는 무연땜납으로 이루어지는 것을 특징으로 하는 반도체 장치.
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