KR100665441B1 - 반도체 칩의 수지 밀봉 방법 및 리드 프레임 등의 부착용점착 테이프 - Google Patents

반도체 칩의 수지 밀봉 방법 및 리드 프레임 등의 부착용점착 테이프 Download PDF

Info

Publication number
KR100665441B1
KR100665441B1 KR1020007014112A KR20007014112A KR100665441B1 KR 100665441 B1 KR100665441 B1 KR 100665441B1 KR 1020007014112 A KR1020007014112 A KR 1020007014112A KR 20007014112 A KR20007014112 A KR 20007014112A KR 100665441 B1 KR100665441 B1 KR 100665441B1
Authority
KR
South Korea
Prior art keywords
adhesive tape
semiconductor chip
resin sealing
resin
lead frame
Prior art date
Application number
KR1020007014112A
Other languages
English (en)
Other versions
KR20010052801A (ko
Inventor
후루타요시히사
와타나베요시노리
Original Assignee
닛토덴코 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 닛토덴코 가부시키가이샤 filed Critical 닛토덴코 가부시키가이샤
Publication of KR20010052801A publication Critical patent/KR20010052801A/ko
Application granted granted Critical
Publication of KR100665441B1 publication Critical patent/KR100665441B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H01L21/566—Release layers for moulds, e.g. release layers, layers against residue during moulding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01067—Holmium [Ho]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18165—Exposing the passive side of the semiconductor or solid-state body of a wire bonded chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

리드 프레임(1)에 점착 테이프(2)를 부착하고, 이 점착 테이프가 부착된 프레임(A)에 반도체 칩(3)을 본딩하고, 이어서 반도체 칩을 금형(4)에 의해서 수지 밀봉한 후, 점착 테이프(2)를 박리함으로써, 반도체 칩의 수지 밀봉 효율을 높이면서도 본딩 장소의 파손을 확실하게 방지한다.

Description

반도체 칩의 수지 밀봉 방법 및 리드 프레임 등의 부착용 점착 테이프{SEMICONDUCTOR CHIP RESIN-SEALING METHOD AND ADHESIVE TAPE FOR PASTING LEAD FRAMES OR THE LIKE}
본 발명은 반도체 칩의 수지 밀봉 방법 및 그 방법에서 사용하는 리드 프레임 등의 부착용 점착 테이프에 관한 것이다.
QFP 등의 패키지 반도체 장치를 제조하는 경우, 리드 프레임에 반도체 칩을 본딩하고, 이어서 금형의 캐비티(cavity)에 반도체 칩을 집어넣어, 트랜스퍼 사출 성형(transfer molding)에 의해서 반도체 칩을 수지 밀봉하고 있다.
그러나, 금형과 리드 프레임 사이의 접촉 계면으로부터의 수지 누설을 방지하기 위해서 그 접촉면을 어느 정도 넓힐 필요가 있고, 캐비티 공간에 대한 그 접촉면의 면적 비율을 상당히 크게 해야 해서, 동일 금형 치수에 기초하여 1 쇼트에서 밀봉할 수 있는 칩 개수가 적어, 작업 능률상 불리하다.
또한, 금형 내로의 주입 수지의 흐름으로 칩이 이동되어 본딩할 곳이 파손될 우려가 있고, 이 위험성을 배체하기 위해서는 금형 구조의 복잡화를 피할 수 없다.
본 발명의 목적은, 반도체 칩의 수지 밀봉 효율을 높이면서도 본딩 장소의 파손을 확실하게 방지할 수 있는 반도체 칩의 수지 밀봉 방법을 제공하는 것이다.
본 발명에 관한 반도체 칩의 수지 밀봉 방법은, 리드 프레임 또는 필름 캐리어 테이프에 점착 테이프를 부착하고, 이 점착 테이프가 부착된 프레임 또는 캐리어 테이프에 반도체 칩을 본딩하고, 이어서 반도체 칩을 금형에 의해서 수지 밀봉한 후, 점착 테이프를 박리하는 방법에 있어서, 점착 테이프에 수지 밀봉 시의 열수축률이 3% 이하의 점착 테이프를 사용하는 것을 특징으로 하는 구성이다. 다시 말하면, "수지 밀봉 시의 열수축률이 3% 이하"라는 것은, 밀봉 온도에 대하여 테이프의 종횡 방향의 적어도 어느 한 방향으로 수축률이 3% 이하로 되는 것이다.
도 1의 (a)∼(e)는 본 발명에 따른 반도체 칩의 수지 밀봉 방법의 일예를 도시한 도면,
도 2는 도 1의 (a)∼(e)에 따른 리드 프레임을 도시한 도면,
도 3은 도 1(c)에 따른 Ⅲ-Ⅲ 단면도이다.
이하, 도면을 참조해서 본 발명의 실시예에 대해서 설명한다.
도 1의 (a)∼(e)는 본 발명에 따른 반도체 칩의 수지 밀봉 방법의 일예를 도시한 도면이다.
도 1(a)는 점착 테이프가 부착된 리드 프레임(A)을 나타내고, (1)은 리드 프레임이며, 도 2에 도시된 바와 같이, 디바이스 홀의 안쪽 둘레에 다수 개의 스티치(stitch)(11)를 마련한 유닛 그룹을 일체화하고 있다. (2)는 리드 프레임(1)에 부착된 점착 테이프이며, 수지 밀봉 시의 열수축률을 3% 이하, 바람직하게는 2% 이하, 보다 바람직하게는 1% 이하로 억제한다. (21)은 점착제층을, (22)는 기재를 각각 나타내고 있다.
본 발명에 의해서 수지 밀봉 반도체 프레임을 제조하기 위해서는, 도 1(b)에 도시된 바와 같이 점착 테이프 부착 리드 프레임(A)의 각 디바이스 홀에 반도체 칩(3)을 배치하여 점착 고정하고, 이 칩(3)과 리드 프레임(1)의 스티치(11) 사이를 와이어 본딩(31)하고, 이어서 도 1(c)에 도시된 바와 같이, 수지 밀봉 공정에 있어서 금형(4)의 각 캐비티(41)에 반도체 칩(3)을 수용하고, 트랜스퍼 사출 성형에 의해서 수지 밀봉을 행한 후, 도 1(d)에 도시된 바와 같이 리드 프레임(1)으로부터 점착 테이프를 박리한 뒤에 리드 프레임을 트리밍(trimming)하여 도 1(e)에 도시된 수지 밀봉 반도체 칩을 얻는다.
도 3은, 금형과 리드 프레임과의 접촉 계면을 나타내고, 점착 테이프(2)의 점착제층(21)에 리드 프레임의 스티치(11)가 파고들어 점착제층(21)과 스티치(11)가 공통면으로 되고, 스티치 간의 점착제층(21)이 금형(4)에 점착하고 있어, 점착제가 밀봉제(sealant)로서 작용함으로써 높은 밀봉 특성을 보인다. 따라서, 점착제층(21)을 두껍게 하는 것에 의해서 밀봉 효과를 발휘시킬 수 있다. 또한, 스티치(11)의 옆의 깊숙이 까지 밀봉 수지가 채워지는 경우에도, 금형 압력이나 첨착력을 높게 함으로써 충분한 밀봉 효과를 발휘시킬 수 있어, 용도에 따라 조절이 가능하다.
상기 수지 밀봉 시, 금형열에 의해서 점착 테이프도 가열되고, 점착 테이프가 열수축된다. 이 점착 테이프의 열수축에 의해서 점착 테이프 부착 리드 프레임과 금형과의 접촉 계면에 전단 응력(shear stress)이 발생되고, 이 전단 응력이 커지게 되면 전단 변형(shearing strain)으로 인한 밀봉성 저하가 염려되지만, 본 발명에 있어서는, 수지 밀봉 시의 열수축률이 3% 이하, 바람직하게는 2% 이하, 보다 바람직하게는 1% 이하의 점착 테이프를 사용하고 있기 때문에, 수지 밀봉 중에 있더라도 상기의 높은 밀봉성을 유지할 수 있다.
따라서, 금형과 리드 프레임과의 접촉 계면의 면적을 작게 하더라도 충분히 밀봉(seal)할 수 있어, 그 접촉 계면의 면적을 작게 하여 캐비티 개수를 많게 함으로써, 1 쇼트에서 밀봉할 수 있는 칩 개수를 많게 할 수 있다. 또한, 점착제층에 의한 칩의 점착 고정을 위해서, 수지의 주입 흐름에 대해서 칩의 고정 상황을 안정하게 유지할 수 있어, 본딩 장소의 파손을 방지할 수 있다.
상기 점착 테이프의 점착력은, 금형과 리드 프레임과의 사이의 밀봉 측면에서는 가능한 한 높게 하는 것이 바람직하지만, 수지 밀봉 후에서의 리드 프레임으로부터의 점착 테이프의 박리 측면에서는 가능한 한 낮게 하는 것이 바람직하다. 그리고, 수지 밀봉 후에 23℃에서의 리드 프레임에 대한 접착력이 400gf/20㎜ 이하, 바람직하게는 300gf/20㎜이하이고 5gf/20㎜이상(5gf/20㎜미만에서는, 사용중에 쉽게 박리된다)의 점착 테이프를 사용하는 것이 바람직하다.
상기 수지 밀봉 시의 가열 조건은 통상 대략 180℃이고, 상기 점착 테이프에는 이 온도에 대한 내열성이 요구되는 것은 말할 것도 없다.
상기 점착 테이프의 지지 기재에는, 상기의 조건을 만족시킬 수 있는 내열 기재, 예를 들면, 폴리이미드 필름(polyimide film), 폴리페닐린 황화물(polyphenylene sulfide) 등의 내열성 플라스틱 필름, 글래스 클로스(glass cloth)의 사용도 가능하다. 수지 밀봉 시의 가열 조건이 150℃이하라면, 폴리에틸렌 테레프탈레이트 필름(polyethylene terephthalate film)의 사용도 가능하다.
상기 점착 테이프의 점착제에는, 상기 여러 가지 조건을 만족하는 것이라면, 아크릴계 점착제, 실리콘계 점착제 외에, 에폭시계 등의 사용도 가능하지만, 내열성이 우수한 실리콘계를 사용하는 것이 바람직하다. 상기 박리력의 요건을 충족시키기 위해서 필요에 따라 내열성의 충진제(예를 들면, 유리 구슬, 각종 무기 충진제, 내열 유기 충진제 등)를 첨가할 수 있다. 수지 밀봉 시의 가열로 발포하여 박리력이 400gf/20㎜ 테이프 폭 이하인 발포성 점착제를 사용하는 것도 가능하다.
상기 지지 기재의 두께는 5∼200㎛, 바람직하게는 5∼100㎛로 된다(5㎛ 미만에서는 파쇄(fracture), 찢김(torn) 또는 발포(blistered) 등이 발생되기 쉬워 작업성이 저하된다. 250㎛를 초과하면 금형으로부터 수지로의 열전달 효율이 저하된다).
상기 점착제층의 두께는 2∼100㎛, 바람직하게는 5∼75㎛로 된다(2㎛ 미만에서는 코팅이 어려우며, 접착 불량이나 발포가 발생되기 쉽다. 100㎛를 초과하면, 코팅이 어렵고, 측면에 접착제가 밀려나와 이 물질이 부착되기 쉬워지고, 가열 시에서의 가스 발생량이 많아진다).
상기 점착제층은, 응집 파괴로 인한 접착제 잔류물이 생기지 않게 계면 파괴로 접착제 잔류물이 없이 박리시키도록, 또한 접착력을 낮게 조정하기 위해서 적절히 가교(crosslink)될 수 있다.
상기 지지 기재와 점착제층과의 층간 박리를 방지하기 위해서, 필요에 따라 초벌 코팅을 실시하거나 표면 요철 처리, 예를 들면 스퍼터(sputter) 처리를 실시할 수도 있다.
상기 수지 밀봉 시의 가열 효율을 높이기 위해서, 점착제층에 열전도성 입자, 예를 들어 질화 붕소를 첨가할 수도 있다.
상기 반도체 장치의 제조 중에 마찰 정전기가 발생하지만, 정전기 쇼크에 의한 칩의 파괴가 염려되는 경우는, 지지체를 도전체로 하고, 점착제층을 도전성 입자, 예를 들어 카본니켈(carbonickel)이나 카본 블랙(carbon black)의 첨가에 의해서 도전성으로 할 수도 있다.
본 발명은 TAB 방식에도 적용될 수 있고, 필름 캐리어 테이프(예를 들어, 폴리이미드 필름에 동박 핑거(copper foil finger)를 마련한 것)의 후면측에 점착 테이프를 부착하고, 이 점착 테이프가 부착된 필름 캐리어 테이프의 각 디바이스 홀에 반도체 칩을 배치하여 점착 고정하고, 이 칩과 필름 캐리어 테이프의 핑거 사이를 Au-Sn 공융 본딩(eutectic bonding)하고, 이어서, 수지 밀봉 공정에서 금형의 각 캐비티에 반도체 칩을 수용하고, 트랜스퍼 사출 성형에 의해서 수지 밀봉을 행한 후, 필름 캐리어 테이프를 트리밍하여 수지 밀봉 반도체 칩을 얻는 것에 의해서 실시할 수도 있다.
이하, 실시예 및 비교예를 나타내는 본 발명을 보다 상세히 설명하지만, 본발명이 이것으로 한정되는 것은 아니다.
(비교예 1)
점착 테이프를 점착하지 않은 리드 프레임(Cu계, 스티치 수 100개) 단체에 칩을 본딩하여, 금형에 끼워 200℃×20㎏/㎠에서 수지 밀봉을 행한 경우, 수지 누설이 발생했다.
(실시예 1)
실리콘계 점착제(100) 중량부에 백금 촉매 0.5 중량부를 균일하게 혼합하고, 이것을 두께 25㎛의 폴리이미드 필름으로 도포하고, 130℃×5분으로 하여 가열 건조해서 점착제층 두께 10㎛의 점착 테이프를 만들었다.
이 점착 테이프의 200℃에서의 열수축률은 0.5% 이하, 23℃에서의 리드 프레임에 대한 초기 점착력은 60gf/20㎜, 200℃에서 1 시간후의 점착력은 180gf/20㎜, 200℃에서 5 시간 후의 점착력은 200gf/20㎜이었다. 또한, 열수축률은 테이프 길이 300㎜, 폭 19㎜, 표선간 거리 200㎜의 테이프 샘플을 200℃, 2시간 방치 후, 23℃로 복귀한 후의 표선 간격을 측정하여, [(수축전의 표선 간격-수축후의 표선 간격)/수축전의 표선 간격]×100(%)로하여 구했다.
이 점착 테이프를 비교예 1에서 사용한 것과 동일한 리드 프레임에 점착하고, 비교예 1과 마찬가지로 수지 밀봉하고, 이어서 점착 테이프를 박리한 경우, 수지 누설은 없었고, 또한 리드 프레임의 변형도 보이지 않았다.
(실시예 2)
점착 테이프에, 200℃에서의 열수축률이 0.5% 이하, 23℃에서의 리드 프레임에 대한 초기 점착력이 500gf/20㎜, 200℃에서 1 시간후의 점착력이 550gf/20㎜, 200℃에서 5 시간 후의 점착력이 550gf/20㎜의 기존의 실리콘 점착 테이프(점착제층 두께 30㎛, 기재 두께 25㎛)를 사용한 것 이외에는, 실시예 1과 마찬가지로 해서 수지 밀봉하였다.
점착 테이프의 점착력이 실시예 1과 비교해서 높은 점착 테이프의 박리 시, 리드 프레임이 약간 변형되었지만, 수지 누설은 발생하지 않았다.
이 실시예로부터, 점착 테이프에, 수지 밀봉 후에서의 접착력이 400gf/20㎜ 이하의 것을 사용하는 것이 유리함을 확인할 수 있다.
(실시예 3)
점착 테이프에, 200℃에서의 열수축률이 2% 이하, 23℃에서의 리드 프레임에 대한 초기 점착력이 220gf/20㎜, 200℃에서 1 시간 후의 점착력이 300gf/20㎜, 200℃에서 5 시간 후의 점착력이 300gf/20㎜의 실리콘 점착 테이프(점착제층 두께 10㎛, 기재 두께 25㎛)를 사용한 것 이외에는, 실시예 1과 마찬가지로 해서 수지 밀봉한 경우, 실시예 1과 마찬가지의 결과가 얻어졌다.
(비교예 2)
점착 테이프에, 200℃에서의 열수축률이 7.5% 이하, 23℃에서의 리드 프레임에 대한 초기 점착력이 700gf/20㎜, 200℃에서 1 시간 후의 점착력이 750gf/20㎜, 200℃에서 5 시간 후의 점착력이 750gf/20㎜의 기존 실리콘 점착 테이프(점착제층 두께 30㎛, 기재 두께 25㎛)를 사용한 것 이외에는, 실시예 1과 마찬가지로 해서 수지 밀봉한 경우, 수지 누설이 발생했다. 또한, 수지 밀봉 중에 리드 프레임에 변형이 발생했다.
이로부터, 본 발명에 있어서의 점착 테이프에, 수지 밀봉 시의 열수축률이 3% 이하인 것을 사용하는 것의 의미를 확인할 수 있었다.
본 발명에 의하면, 리드 프레임 또는 필름 캐리어 테이프에 반도체 칩을 본딩하고, 이어서 반도체 칩을 금형을 사용해서 수지 밀봉하는 경우, 리드 프레임 등과 금형의 접촉 계면의 면적을 충분히 적게할 수 있고, 그 만큼 캐비트 캐수를 많게 할 수 있으므로, 1 쇼트당 밀봉 칩 개수를 많게 할 수 있어, 수지 밀봉 효율을 향상시킬 수 있다.
또한, 수지 밀봉에서의 본딩 장소의 파손을 양호하게 방지할 수 있어, 우수 한 양품률로 수지 밀봉할 수 있다.
또한, 리드 프레임의 스티치로의 이물질 침입 방지, 손상 발생 방지, 수지 누설로 인한 오염물 발생 방지 등에 의해서 수지 밀봉 품질을 향상시킬 수 있다.

Claims (3)

  1. 리드 프레임에 점착 테이프를 부착하고, 이 점착 테이프 부착 프레임에 반도체 칩을 본딩하고, 이어서 반도체 칩을 금형에 의해서 수지 밀봉한 후, 점착 테이프를 박리하는 방법으로서, 점착 테이프의 수지 밀봉시의 열수축률이 3% 이하인 것을 특징으로 하는 반도체 칩의 수지 밀봉 방법.
  2. 제 1 항에 있어서,
    리드 프레임 대신에 테이프 캐리어 필름을 사용하는 반도체 칩의 수지 밀봉 방법.
  3. 청구항 1 또는 2에 기재된 반도체 칩의 수지 밀봉 방법에서 사용하는 점착 테이프로서, 수지 밀봉 시의 열수축률이 3% 이하인 리드 프레임 등의 부착용 점착 테이프.
KR1020007014112A 1999-04-12 1999-12-28 반도체 칩의 수지 밀봉 방법 및 리드 프레임 등의 부착용점착 테이프 KR100665441B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP99-103559 1999-04-12
JP11103559A JP2000294580A (ja) 1999-04-12 1999-04-12 半導体チップの樹脂封止方法及びリ−ドフレ−ム等貼着用粘着テ−プ

Publications (2)

Publication Number Publication Date
KR20010052801A KR20010052801A (ko) 2001-06-25
KR100665441B1 true KR100665441B1 (ko) 2007-01-04

Family

ID=14357182

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020007014112A KR100665441B1 (ko) 1999-04-12 1999-12-28 반도체 칩의 수지 밀봉 방법 및 리드 프레임 등의 부착용점착 테이프

Country Status (6)

Country Link
EP (1) EP1094512A4 (ko)
JP (1) JP2000294580A (ko)
KR (1) KR100665441B1 (ko)
MY (1) MY135733A (ko)
TW (1) TW464991B (ko)
WO (1) WO2000062338A1 (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4703842B2 (ja) * 2000-11-30 2011-06-15 日東電工株式会社 堰材、及びこの堰材を用いた封止電子部品の製造方法
KR100709007B1 (ko) * 2001-04-13 2007-04-18 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조 방법
JP2002343816A (ja) * 2001-05-18 2002-11-29 Lintec Corp 樹脂タイバー形成用テープ、樹脂タイバー、樹脂タイバー付リードフレーム、樹脂封止型半導体装置およびその製造方法
JP4001112B2 (ja) * 2002-03-29 2007-10-31 松下電器産業株式会社 熱伝導性基板の製造方法
US7061077B2 (en) 2002-08-30 2006-06-13 Fairchild Semiconductor Corporation Substrate based unmolded package including lead frame structure and semiconductor die
CN1698200A (zh) 2003-02-19 2005-11-16 日立化成工业株式会社 半导体用粘着薄膜 ,使用该粘着薄膜的附有粘着薄膜金属板 ,附有该粘着薄膜的配线电路及半导体装置 ,以及半导体装置的制造方法
JP4125668B2 (ja) 2003-12-19 2008-07-30 日東電工株式会社 半導体装置の製造方法
JP2005252142A (ja) * 2004-03-08 2005-09-15 Shin Etsu Polymer Co Ltd 薄型基板用固定治具
KR100635053B1 (ko) 2005-06-21 2006-10-16 도레이새한 주식회사 전자부품용 접착테이프
WO2006114825A1 (ja) * 2005-04-06 2006-11-02 Renesas Technology Corp. 半導体装置の製造方法
JP2008047558A (ja) * 2006-08-10 2008-02-28 Nitto Denko Corp 反り抑制ウエハ研削用粘着シート
JP2008207450A (ja) * 2007-02-27 2008-09-11 Towa Corp 発光素子の圧縮成形方法
JP5067927B2 (ja) * 2007-03-27 2012-11-07 日東電工株式会社 半導体装置製造用接着フィルム
JP5125702B2 (ja) * 2008-04-07 2013-01-23 株式会社デンソー 電子装置の製造方法
WO2012002446A1 (ja) * 2010-07-02 2012-01-05 独立行政法人産業技術総合研究所 微小機械システム
CN103064248A (zh) * 2011-10-21 2013-04-24 联胜（中国）科技有限公司 薄膜图案的制作方法及基板结构
CN103305138A (zh) * 2012-03-08 2013-09-18 日东电工株式会社 树脂密封用压敏粘合带和树脂密封型半导体器件的生产方法
SG11201601300TA (en) * 2013-08-29 2016-03-30 Mitsui Chemicals Tohcello Inc Adhesive film and method for manufacturing semiconductor device
CN108831839B (zh) * 2018-06-22 2020-03-24 苏州震坤科技有限公司 一种去除半导体塑封制程中所产生毛边的方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0210748A (ja) * 1988-06-29 1990-01-16 Toshiba Corp 電子部品の実装方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5366809A (en) * 1993-09-02 1994-11-22 Dow Corning Corporation Silicone pressure-sensitive adhesives
US5849397A (en) * 1995-10-03 1998-12-15 Ube Industries, Ltd. Aromatic polyimide film and polyimide/copper foil composite sheet
JPH10189626A (ja) * 1996-12-24 1998-07-21 Nippon Retsuku Kk 電子部品の製造方法
JP2971834B2 (ja) * 1997-06-27 1999-11-08 松下電子工業株式会社 樹脂封止型半導体装置の製造方法
JP3729992B2 (ja) * 1997-08-28 2005-12-21 株式会社ルネサステクノロジ 半導体装置の製造方法およびそれに使用されるテープキャリア

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0210748A (ja) * 1988-06-29 1990-01-16 Toshiba Corp 電子部品の実装方法

Also Published As

Publication number Publication date
KR20010052801A (ko) 2001-06-25
MY135733A (en) 2008-06-30
WO2000062338A1 (fr) 2000-10-19
EP1094512A4 (en) 2006-05-17
JP2000294580A (ja) 2000-10-20
TW464991B (en) 2001-11-21
EP1094512A1 (en) 2001-04-25

Similar Documents

Publication Publication Date Title
KR100665441B1 (ko) 반도체 칩의 수지 밀봉 방법 및 리드 프레임 등의 부착용점착 테이프
JP5718005B2 (ja) 半導体装置製造用耐熱性粘着テープ及びそのテープを用いた半導体装置の製造方法。
US6821815B2 (en) Method of assembling a semiconductor chip package
US4721994A (en) Lead frame for semiconductor devices
KR100222157B1 (ko) 반도체 패키지
TWI281220B (en) Method for manufacturing semiconductor device and heat-resistant pressure-sensitive adhesive tape for use therein
US5583370A (en) Tab semiconductor device having die edge protection and method for making the same
CN102061136A (zh) 树脂密封用粘合带及树脂密封型半导体装置的制造方法
KR102331226B1 (ko) 다이싱용 점착 테이프 및 반도체 칩의 제조 방법
US6613607B2 (en) Method for manufacturing encapsulated electronic components, particularly integrated circuits
US20020136872A1 (en) Lead frame laminate and method for manufacturing semiconductor parts
KR20050062385A (ko) 반도체장치 제조용 접착필름
KR20140107141A (ko) 반도체 칩의 제조 방법
JP2012064714A (ja) 樹脂封止用粘着テープ及び樹脂封止型半導体装置の製造方法
JP2002275435A (ja) 半導体装置組立用マスクシートおよび半導体装置の組み立て方法
CN103305138A (zh) 树脂密封用压敏粘合带和树脂密封型半导体器件的生产方法
JP3934041B2 (ja) 半導体装置の製造方法及びこれに用いる耐熱性粘着テープ
CN103305139A (zh) 半导体器件生产用耐热性压敏粘合带以及使用其生产半导体器件的方法
KR20030093247A (ko) 반도체 장치 조립용 마스크 시트 및 반도체 장치 조립 방법
KR20130103947A (ko) 반도체 장치 제조용 내열성 점착 테이프 및 그 테이프를 사용한 반도체 장치의 제조 방법
KR20130103950A (ko) 반도체 장치 제조용 내열성 점착 테이프 및 그 테이프를 사용한 반도체 장치의 제조 방법
JP2971349B2 (ja) シ−ト状回路材のワイヤ−ボンディング方法
JP2004179306A (ja) 樹脂封止工程用粘着テープ
JPH08111493A (ja) 半導体装置
JP2000150586A (ja) 半導体装置用テ−プキャリア及び半導体装置用テ−プキャリアの仮保護テ−プ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121130

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131210

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141205

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20151201

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee