JP5125702B2 - 電子装置の製造方法 - Google Patents

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Description

本発明は、一面側に部品を搭載したリードフレームを樹脂で封止するとともに、リードフレームの他面を樹脂から露出させてなる電子装置の製造方法に関する。
従来より、この種の電子装置としては、QFN(Quad Flat Non−Leaded Package)構造が提案されている(たとえば、特許文献1等参照)。これは、この構造は、SOP、QFPなどガルウイング形状のパッケージのアウターリード部を無くし、ハーフモールドをした構造であり、電子機器の小型化・高密度化に伴うパッケージの小型化のニーズに答えるものである。
このようなQFNは、リードフレームの一面側に部品を搭載し、リードフレームの他面にテープを貼り付けて当該他面をテープで被覆した後、部品とともにリードフレームを樹脂で封止し、次に、リードフレームからテープを剥がすことにより、リードフレームの他面を樹脂から露出させることにより製造される(たとえば、特許文献2、特許文献3、特許文献4等参照)。
ここでQFNは、ハーフモールド構造のため、モールド時にリードフレームの他面に樹脂バリが発生するなどの問題がある。そこで、従来では、この樹脂バリを防止するために、テープを露出面となるリードフレームの他面に貼り付けた状態で、モールド成形を実施するようにしている。
特許第3428591号公報 特開2003−336015号公報 特開2005−166943号公報 特開2006−319087号公報
しかし、上記従来の製造方法では、テープを貼り付けたリードフレームを用いても、リードフレームにおけるモールド樹脂からの露出面である他面では、特に端子部などでは、上記樹脂バリの発生を十分に抑制することは、困難であった。
また、この樹脂バリは、リードフレームにおける端子部の長さが長くなると、端子部の先端で極端に発生頻度が増加するものである。たとえば、端子部が0.6mm以上に長くなったり、端子部における長さと幅との比率が4:1以上になったりすると、樹脂バリが問題となってくる。
また、パッケージサイズが大きくなったり(たとえば1辺が10mm以上)、パッケージにおける長辺と短辺の長さの差が大きくなったり(たとえば長辺/短辺比:1.2以上)、あるいは、端子部を接続するダムバー部にハーフエッチングがされたりする場合などにおいても、樹脂バリが発生しやすくなる傾向がみられる。
これは、パッケージが大きくなったり、ダムバー部が細くなったりすると、モールド時の温度による熱応力やリードフレームを押さえつける力により、ダムバー及び端子部が変形を受け、この変形による力がリードフレーム先端に加わり、テープとリードフレームにおけるテープ被覆面としての他面との間で剥離を発生させるためである。
本発明は、上記問題に鑑みてなされたものであり、一面側に部品を搭載したリードフレームを樹脂で封止するとともに、リードフレームの他面を樹脂から露出させてなる電子装置の製造方法において、テープとリードフレームとの剥離を防止してリードフレームのテープ被覆面における樹脂バリの発生を極力防止することを目的とする。
上記目的を達成するため、請求項1に記載の発明では、樹脂(30)による封止を行う前に、テープ(200)を貼り付けたリードフレーム(10)を熱処理する工程を備え、この熱処理工程では、200℃以上の温度での熱処理を1.5時間以上行うとともに、当該200℃以上の温度での熱処理以外に、150℃以上200℃未満の温度での熱処理を1時間以上行うものであり、熱処理する工程を、樹脂(30)による封止を行う前の12時間以内に行うことを特徴としている。
本発明は、本発明者が実験的に見出したものであり、樹脂(30)による封止を行う前にテープ(200)付きのリードフレーム(10)を200℃以上の温度で1.5時間以上、熱処理すれば、後述する図3に示されるように、樹脂バリの発生率の大幅な低減が図れる。よって、本発明によれば、テープ(200)とリードフレーム(10)との剥離を防止してリードフレーム(10)のテープ被覆面における樹脂バリの発生を極力防止することができる。
また、発明のように、熱処理する工程では、200℃以上の温度での熱処理以外に、150℃以上200℃未満の温度での熱処理を1時間以上行うことが、好ましい。
この場合、さらに、発明のように、熱処理する工程を、樹脂(30)による封止を行う前の12時間以内に行うことが好ましい。
また、請求項に記載の発明のように、テープ(200)としては、ポリイミドを基材とし貼り付け面にシリコーン系接着剤を有するものを採用できる。また、請求項に記載の発明のように、リードフレーム(10)としては、銅の表面に、当該銅側よりNi、Pd、Auが順次積層されてなる3層のメッキが施されたものを採用できる。
なお、特許請求の範囲およびこの欄で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。
図1は、本発明の実施形態に係る電子装置100の概略断面構成を示す図である。この電子装置100は、一般的なQFN(クワッドフラットノンリードパッケージ)と同様の構成を有するものである。
すなわち、本実施形態の電子装置100は、大きくは、リードフレーム10のアイランド部11と、アイランド部11の一面側に搭載された部品としての半導体素子20と、アイランド部11の周囲に配置され半導体素子20と電気的に接続されたリードフレーム10のリード部12と、これらリードフレーム10および半導体素子20を封止するモールド樹脂30とを備えて構成されている。
アイランド部11とリード部12とは、1枚のリードフレーム10から分離形成されたものである。ここで、リードフレーム10は、基材としてのCuの表面に当該Cu側よりNi、Pd、Auの3層よりなるNi/Pd/Auメッキが施されてなるものであり、リードフレーム10に対してプレスやエッチング加工などを行うことによって、アイランド部11とリード部12とのパターンが形成されたものである。
たとえば、アイランド部11は矩形板状のものであり、リード部12は、アイランド部11の4辺の外周において複数本の短冊状のものが配列されている。そして、半導体素子20は、アイランド部11の一面側(図1の上面側)に、Agペーストや導電性接着剤などよりなる図示しないダイマウント材を介して搭載され、接着されている。
この半導体素子20は、シリコン半導体などの半導体基板を用いて半導体プロセスにより形成されたICチップなどである。そして、図1に示されるように、半導体素子20と各リード部12の一面(図1の上面)とは、Au(金)やアルミニウムなどからなるボンディングワイヤ40を介して結線されて互いに電気的に接続されている。ここで、半導体素子20およびワイヤ40は、リードフレーム10の一面(図1の上面)側に搭載された部品として構成されている。
そして、モールド樹脂30は、エポキシ系樹脂などの通常のモールド材料を用いてトランスファーモールド法などにより形成されるものであり、このモールド樹脂30によって、アイランド部11、リード部12、半導体素子20およびボンディングワイヤ40が包み込むように封止されている。
また、図1においてモールド樹脂30の下面では、アイランド部11の他面(図1中の下面)およびリード部12の他面(図1中の下面)、すなわちリードフレーム10の他面が露出している。
また、リード部12は、モールド樹脂30の下面における周辺部にて露出しており、さらに、リード部12はモールド樹脂30の外周端面より突出しておらず、本実施形態では、リードレス構造を有するQFN構造のパッケージとなっている。
そして、本実施形態の電子装置100は、たとえば、図示しない配線基板に搭載され、モールド樹脂30の下面から露出するアイランド部11の他面およびリード部12の他面にて、はんだなどを介して接合されるようになっている。
次に、本実施形態の電子装置100の製造方法について、図2を参照して述べる。図2は、本製造方法におけるモールド樹脂30による封止工程を示す概略断面図である。
本製造方法では、まず、リードフレーム10において部品20、40が搭載される一面とは反対の他面、すなわちリードフレーム10におけるテープ被覆面に、テープ200を貼り付け(図2参照)、リードフレーム10の他面をテープ200で被覆する。
このテープ200は、フィルム状のポリイミドを基材とし、その貼り付け面にシリコーン系接着剤を有するものである。厚さなどの寸法を特に限定するものではないが、基材の厚さは、たとえば25μm、接着剤の厚さは、たとえば5μmである。
そして、この接着剤を介してリードフレーム10の他面にテープ200を貼り付ける。なお、この接着剤によるリードフレーム10への密着力をピール試験による相対値として表すと、一般の方法で貼り付けを行った状態ではNi/Pd/Auメッキに対して0.37であり、Cuに対しては0.43である。
こうしてリードフレーム10の他面にテープ200を貼り付けた後、このテープ200付きのリードフレーム10をオーブンなどに入れ、熱処理する。ここでは、200℃以上の温度での熱処理を1時間以上、好ましくは1.5時間以上行う。以下、このリードフレーム10に対する200℃以上の温度での熱処理を第1の熱処理工程という。なお、この第1の熱処理工程の温度の上限は、テープ200の耐熱温度である。この耐熱温度は、具体的にはメーカーの保証温度である。
この後、リードフレーム10の一面側に部品20、40を搭載する(部品搭載工程)。この工程では、まず、アイランド部11の一面に上記ダイマウント材を介して半導体素子20を搭載し固定する。次に、半導体素子20とリード部12の一面との間でワイヤボンディングを行い、ボンディングワイヤ40による結線を行う。
ここで、半導体素子20を搭載する工程では、上記ダイマウント材を硬化させるために、150℃以上200℃未満で1時間以上の熱処理を行う。この熱処理は、同時にテープ200付きのリードフレーム10に対する熱処理にもなる。以下、このリードフレーム10に対する150℃以上200℃未満の温度での熱処理を第2の熱処理工程という。
こうして、部品搭載工程を終えた後、部品20、40とともにリードフレーム10をモールド樹脂30で封止する(樹脂封止工程)。この樹脂封止工程は、図2に示されるように、金型K1にワークを投入し、トランスファーモールド法により行う。このとき、リードフレーム10の他面、つまりアイランド部11およびリード部12の他面は、テープ200で被覆されているので、モールド樹脂30は密着しない。
次に、金型K1からワークを取り出し、リードフレーム10の他面からテープ200を剥がす。そうすることにより、リードフレーム10の他面をモールド樹脂30から露出させる。
なお、ここまでの工程は、通常、多連のリードフレーム10の状態で行われるものであり、この後、リードフレーム10をモールド樹脂30とともにカットすることで、個片化すれば、個片化されたものが、電子装置100としてできあがる。
上記した製造方法においては、モールド樹脂30による封止を行う前に、テープ200付きのリードフレーム10に対して、200℃以上の温度での熱処理である第1の熱処理工程を1時間以上行い、さらに、150℃以上200℃未満の温度での熱処理である第2の熱処理工程を1時間以上行うが、この根拠について述べる。
本発明者は、本実施形態に示したテープ200付きのリードフレーム100について、200℃の温度での熱処理を行った後、150℃の温度での熱処理を行い、その2時間後に樹脂封止を行うという流れで、各熱処理の時間を変えていき、樹脂バリの発生試験を行った。
200℃の温度での熱処理時間については、0、0.1時間、1時間、1.5時間と変えていき、150℃の温度での熱処理時間については、0、1時間、2時間と変えていき、これら各時間の組合せにより試験を行った。
樹脂バリについては、30個のテープ付きリードフレームについて、樹脂封止後にリードフレーム10の他面からテープ200を剥がし、当該他面にモールド樹脂が残存するかどうかを調べた。そして、樹脂が残存するものの個数を30で除した百分率として、これをバリ不良率(単位:%)とした。
図3は、この樹脂バリの発生試験の結果を示す図であり、200℃の温度での熱処理時間を変えたものについて、縦軸に150℃の温度での熱処理時間(単位:時間)、横軸にバリ不良率を表し、これらの関係を示している。
この図3に示されるように、200℃の温度での熱処理および150℃の温度での熱処理がともに0時間、つまり、これら両熱処理をまったく行わない場合には、バリ不良率は90%近くであり、非常に高い値を示した。
それに対して、200℃の温度での熱処理を1時間行えば、150℃の温度での熱処理を行わなくても、バリ不良率は25%近くまで大幅に低減された。さらに、200℃の温度での熱処理時間を1時間以上で増やしていけば、バリ不良率が減少していくことが確認され、1.5時間ならば、150℃の温度での熱処理を行わなくても、バリ不良率が0%となった。
また、図3に示されるように、200℃の温度での熱処理を1時間行い、さらに、150℃の温度での熱処理を1時間行えば、バリ不良率は0%となり、まったく樹脂バリが発生しない状態を実現できた。
さらに、150℃の温度での熱処理時間を1時間以上で増やしていけば、バリ不良率が減少していくことが確認される。これは、テープ200付きのリードフレーム10に対して上記したような適度の温度および時間にて熱処理を行うことによって、テープ200の密着力が向上し、樹脂封止中に剥離しにくくなったためと考えられる。
この図3に示される結果から、本実施形態の製造方法においては、モールド樹脂30による封止を行う前に、テープ200付きのリードフレーム10に対して、200℃以上の温度での第1の熱処理工程を1時間以上、好ましくは、1.5時間以上行うようにしている。
また、本実施形態の製造方法では、モールド樹脂30による封止を行う前に、テープ200付きのリードフレーム10に対して、上記第1の熱処理工程に加えて、150℃以上の温度での第2の熱処理工程を1時間以上行うが、これも上記図3に示される結果に基づいている。つまり、図3に示されるように、上記第1の熱処理工程を1時間以上行うとともに、150℃での第2の熱処理工程を1時間以上行えば、バリ不良率は0%となる。
この図3に示される結果からわかるように、本実施形態の製造方法では、樹脂封止前に、テープ200付きリードフレーム10を熱処理する工程としては、上記第1の熱処理工程のみでもよいが、さらに第2の熱処理工程を行うことで、バリ不良率をより低減するようにしている。
こうして、本実施形態の製造方法によれば、テープ200とリードフレーム10との剥離を防止してリードフレーム10のテープ被覆面における樹脂バリの発生を極力防止することができる。
なお、150℃の温度での熱処理を行った後、200℃の温度での熱処理を行うという流れで、上記同様の樹脂バリ発生試験を行った場合にも、上記図3と同様の結果が得られている。
また、上記した樹脂バリの発生試験において、200℃以上の温度での熱処理と、150℃以上200℃未満の温度での熱処理とを、ともに1時間以上行う場合について、これら両方の熱処理の直後から樹脂封止までの室温での放置時間と、バリ不良率との関係について調査した。その結果を図4に示す。
図4は、200℃以上の温度での熱処理と、150℃以上200℃未満の温度での熱処理とを、ともに1時間行ったときに、当該両方の熱処理後から樹脂封止までの放置時間(単位:時間)とバリ不良率(単位:%)との関係を調査した結果を示す図である。
この図4においても、上記両方の熱処理を両方ともまったく行わない場合のバリ不良率の結果(図4中の白丸プロット)を並記してある。この図4から、当該放置時間が増加するほど、バリ不良率が大きくなっていき、室温放置によって、加熱によるテープ200の密着力向上の効果が薄れていくことがわかる。
そして、図4に示されるように、当該放置時間が12時間以内までならば、バリ不良率:0%を実現できることが確認される。それゆえ、本製造方法においては、200℃以上の温度での熱処理と、150℃以上200℃未満の温度での熱処理とを、ともに1時間以上行熱処理する工程を、樹脂封止前の12時間以内に行うことが好ましい。
(他の実施形態)
なお、上記実施形態では、200℃での第1の熱処理工程を部品搭載工程前に行っているが、この第1の熱処理工程は、樹脂封止工程の前に行えばよく、その実行のタイミングは、上記実施形態に限定されない。
また、第1の熱処理工程に加えて、150℃での第2の熱処理工程を行う場合には、これら両熱処理工程の実行順序は問わない。また、上記実施形態では、当該第2の熱処理工程は、半導体素子20の搭載工程におけるダイマウント材の熱硬化により行われたが、これに限定されるものではない。
たとえば、当該ダイマウント材が紫外線照射により硬化するものである場合には、樹脂封止工程前の任意の時期に、好ましくは樹脂封止工程前の12時間以内に、別途、第2の熱処理工程を行えばよい。なお、部品搭載後に、第1の熱処理工程、第2の熱処理工程を行う場合には、部品の耐熱温度などについても留意する必要がある。
また、リードフレームは、上記実施形態に示した材質以外にも、42アロイなどの通常のリードフレーム材料からなるものであってもよい。また、テープについても、上記実施形態以外に、この種のテープとして採用可能な材質よりなるものを用いてよい。
本発明の実施形態に係る電子装置の概略断面図である。 実施形態の電子装置の製造方法における樹脂封止工程を示す概略断面図である。 樹脂バリの発生試験の結果を示す図である。 熱処理後の放置時間とバリ不良率との関係を調査した結果を示す図である。
符号の説明
10 リードフレーム
20 半導体素子
30 モールド樹脂
40 ボンディングワイヤ
200 テープ

Claims (3)

  1. リードフレーム(10)の一面側に部品(20、40)を搭載し、前記リードフレーム(10)の他面に当該他面を被覆するテープ(200)を貼り付けた後、
    前記部品(20、40)とともに前記リードフレーム(10)を樹脂(30)で封止し、
    次に、前記リードフレーム(10)から前記テープ(200)を剥がすことにより、前記リードフレーム(10)の前記他面を前記樹脂(30)から露出させるようにした電子装置の製造方法において、
    前記樹脂(30)による封止を行う前に、前記テープ(200)を貼り付けた前記リードフレーム(10)を熱処理する工程を備え、この熱処理工程では、200℃以上の温度での熱処理を1.5時間以上行うとともに、当該200℃以上の温度での熱処理以外に、150℃以上200℃未満の温度での熱処理を1時間以上行うものであり、
    前記熱処理する工程を、前記樹脂(30)による封止を行う前の12時間以内に行うことを特徴とする電子装置の製造方法。
  2. 前記テープ(200)は、ポリイミドを基材とし貼り付け面にシリコーン系接着剤を有するものであることを特徴とする請求項1に記載の電子装置の製造方法。
  3. 前記リードフレーム(10)は、銅の表面に、当該銅側よりNi、Pd、Auが順次積層されてなる3層のメッキが施されたものであることを特徴とする請求項1または2に記載の電子装置の製造方法。
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JP3575480B2 (ja) * 1999-11-10 2004-10-13 日立化成工業株式会社 半導体用接着フィルム
JP2005294443A (ja) * 2004-03-31 2005-10-20 Sony Corp 半導体装置及びその製造方法
JP4900244B2 (ja) * 2005-07-20 2012-03-21 日立化成工業株式会社 半導体用熱可塑性樹脂組成物、これを用いた接着フィルム、リードフレーム、半導体装置および半導体装置の製造方法

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