KR100662187B1 - 센서 컨트롤러 - Google Patents

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KR100662187B1
KR100662187B1 KR1020050017076A KR20050017076A KR100662187B1 KR 100662187 B1 KR100662187 B1 KR 100662187B1 KR 1020050017076 A KR1020050017076 A KR 1020050017076A KR 20050017076 A KR20050017076 A KR 20050017076A KR 100662187 B1 KR100662187 B1 KR 100662187B1
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히로유키 이노우에
마사히로 카와치
하지메 타케가와
코지 시마다
히토시 오바
켄지 호리에
요시노리 카와이
타케시 요시우라
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오므론 가부시키가이샤
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Abstract

본 발명의 목적은 파형 데이터나 화상 데이터와 같은 대용량 데이터를 짧은 시간에(예를 들면 빠른 주기로) 전송하고, 전송된 데이터를 이용하여 다양한 연휴 동작을 행하는 것을 가능하게 하는 센서 컨트롤러를 제공하기 위한 것으로서, 상기 목적을 달성하기 위한 수단에 있어서, 프로그램 가능한 논리 회로와 센서 컨트롤러의 동작을 제어하는 CPU를 갖는 제어부와, 다른 센서 컨트롤러와의 접속에 이용할 수 있는 유닛간 커넥터와, 제어부와 유닛간 커넥터 사이의 신호 전송 경로로서, 프로그램 가능한 논리 회로와 유닛간 커넥터 사이에 마련된 센싱 데이터 전송 경로를 포함하는 유닛간 경로를 구비한다. 유닛간 커넥터에 다른 센서 컨트롤러가 접속된 때에, 프로그램 가능한 논리 회로와 상기 다른 센서 컨트롤러의 프로그램 가능한 논리 회로 사이에서 센싱 데이터의 전송을 행할 수 있다.
센서 컨트롤러

Description

센서 컨트롤러{SENSOR CONTROLLER}
도 1은 센서 컨트롤러의 외관 사시도.
도 2는 센서 컨트롤러 연 연장상태의 외관 사시도.
도 3은 센싱 중의 센서 헤드의 외관 사시도.
도 4는 센서 컨트롤러 회로의 내부 구성을 도시한 블록도.
도 5는 센서 헤드 회로의 상세를 도시한 블록도.
도 6은 센서 헤드 인터페이스 회로의 상세를 도시한 블록도.
도 7은 다른 센서 헤드 인터페이스 회로의 상세를 도시한 블록도.
도 8은 FPGA 및 CPU와 유닛간 커넥터와의 접속 관계를 도시한 신호 계통도.
도 9는 FPGA 내부 회로의 상세를 도시한 블록도.
도 10은 타이밍 변환 회로의 상세를 도시한 블록도.
도 11은 데이터 경로 전환 회로의 상세를 도시한 블록도.
도 12는 CPU 블록의 상세를 도시한 블록도.
도 13은 입출력 인터페이스 회로 블록의 상세를 도시한 블록도.
도 14는 CPU의 제너럴 플로우 차트(단체 동작시).
도 15는 센서 컨트롤러 회로(연산 유닛)의 내부 구성을 도시한 블록도.
도 16은 센싱 시스템(A)의 구성도.
도 17은 촬상 소자의 수평 주사선상에 얻어지는 광강도 분포를 도시한 그래프.
도 18은 센싱 시스템(A)의 동작 플로우 차트(1).
도 19는 센싱 시스템(A)의 동작 플로우 차트(2).
도 20은 센싱 시스템(A)의 동작 플로우 차트(3).
도 21은 CPU에 의한 센싱 처리의 플로우 차트.
도 22는 데이터의 흐름(1).
도 23은 데이터의 흐름(2).
도 24는 데이터의 흐름(3).
도 25는 데이터의 흐름(4).
도 26은 데이터의 흐름(5).
도 27은 데이터의 흐름(6).
도 28은 센서 컨트롤러(확장 메모리 유닛)의 내부 구성을 도시한 블록도.
도 29는 센싱 시스템(B)의 구성도.
도 30은 촬상 소자의 수평 주사선상에 얻어지는 광강도 분포를 도시한 그래프.
도 31은 센싱 시스템(B)의 동작 플로우 차트(그 1).
도 32는 변위 센서 기능과 시각 센서 기능을 함께 갖는 센서 헤드의 구조도.
도 33은 센서 컨트롤러 회로의 내부 구성을 도시한 블록도.
도 34은 FPGA 내부 회로의 상세를 도시한 블록도.
도 35는 센싱 시스템(C)의 구성도.
도 36은 센서 컨트롤러 회로의 OK 신호에 관한 다른 실시예를 도시한 블록도.
도 37은 유닛간 I/F 회로를 갖는 센서 컨트롤러 회로의 내부 구성을 도시한 블록도.
도 38은 FPGA와 그 다른 회로 블록을 집적화한 집적 회로를 갖는 센서 컨트롤러 회로의 내부 구성을 도시한 블록도.
<도면의 부호의 간단한 설명>
1, 1a, 1b, 1c : 센서 컨트롤러 2 : 센서 헤드
3 : 외부 접속 코드 4 : 센서 케이블
4a : 센서 헤드 커넥터 5 : DIN 레일
6 : 대상 물체 7 : 중계 커넥터 편
7a : 제 1 포트(우) 7b : 제 2 포트(우)
8 : DIN 레일 클램퍼 10 : 케이스
10a : 정면 10b : 윗면
10c : 하면 11 : 표시부
11a : 세그먼트 표시기 11b : 액정식 캐릭터 표시기
12 : 조작부 덥개 13 : USB 커넥터
14 : RS-232C 커넥터 15 : 유닛간 커넥터 덥개(우)
16 : 센서 헤드 커넥터 17 : 조작부 18a : 제 1
유닛간 커넥터(우) 18b : 제 2 유닛간 커넥터(좌)
20 : 케이스 100 : 센서 컨트롤러 회로
110 : 센서 헤드 인터페이스 회로
110A : 센서 헤드 인터페이스 회로의 다른 예
111 : 시리얼/패러렐 변환 회로 111A : A/D 변환 회로
112 : 패러렐/시리얼 변환 회로 113 : 센서 헤드 인터페이스 발진기
112A 내지 116A : 버퍼 회로 117A : 센서 헤드 인터페이스 발진기
120 : 제어부 125 : 집적 회로
130 : FPGA 131 : 타이밍 변환 회로
132 : 데이터 경로 전환 회로 133 : 연산 처리 회로
133a : 파이프라인 처리 회로 134 : 레지스터
135 : 클록 전환 회로 136 : 타이밍 생성 회로
137 : 버퍼 138 : 트리거 제어 회로
140 : CPU 블록 141 : CPU
142 : 시리얼 통신 인터페이스 회로 143 : CPU-ROM
144 : CPU-RAM 150 : 입출력 인터페이스 회로 블록
151 : 조작부 입력 회로 152 : 표시부 출력 회로
153 : D/A 변환기 154 : 패러렐 인터페이스 회로
155 : RS-232C 인터페이스 회로 156 : USB 인터페이스 회로
160 : FPGA 발진기 170 : FPGA-RAM
180 : 플래시 메모리 190a : 제 1 유닛간 I/F 회로(우)
190b : 제 2 유닛간 I/F 회로(좌) 200 : 센서 헤드 회로
201 : 적색 레이저 다이오드 소자 202, 203, 205 : 렌즈 조립체
204 : 미러 206 : 2차원 CCD
210 : 시리얼/패러렐 변환 회로 220 : 반도체 레이저 다이오드(LD)
230 : 발광 다이오드(LED) 240 : 2차원 촬상 소자
250 : 촬상 소자 구동 회로 260 : 센서 헤드 발진기
270 : 패러렐/시리얼 변환 회로 280 : 센서 헤드(ROM)
1301 : AND 게이트 회로(Enable 신호용)
1302 : 풀업 저항(Enable 신호용) 1303 : AND 게이트 회로(OK 신호용)
1304 : 풀업 저항(OK 신호용) 1305 : AND 게이트 회로
1311 : 기록 제어 회로 1312 : 듀얼 포트 라인 메모리
1313 : 판독 제어 회로 1321 : 제어선 전환 회로(A)
1322 : 제어선 전환 회로(B) 1323 : 제어선 전환 회로(C)
1324 : 데이터선 전환 회로(A) 1325 : 데이터선 전환 회로(B)
1326 : 데이터선 전환 회로(C) L1 : 슬릿 광의 조사광
L2 : 슬릿 광의 반사광 IM : 슬릿 광의 조사광 상
P1a : 제 1 유닛간 경로 P1b : 제 2 유닛간 경로
P2 : 센서 헤드 경로
기술분야
본 발명은, 화상 데이터나 파형 데이터 등이라는 대용량 데이터를 취급하는 센싱 시스템의 구축에 알맞는 센서 컨트롤러에 관한 것이다.
종래기술
2차원 촬상 소자를 이용한 변위 센서로서는, 신호 처리 유닛과 센서 헤드 유닛이 분리 독립한 것이 알려져 있다(특허 문헌 1 참조). 센서 헤드에는 투광용의 레이저 다이오드와 수광용의 CCD가 포함되어 있다. CCD로부터 얻어지는 신호에 의거하여 생성된 영상 신호는 전기 코드를 통하여 신호 처리 유닛으로 보내진다. 신호 처리 유닛은 마이크로 프로세서를 주체로 하여 구성되는 CPU와 프로그램 가능한 논리 회로인 FPGA(Field Progra㎜able Gate Array)를 포함하고 있다. CPU는 주로 계측 처리나 표시 제어 처리를 담당한다. FPGA는 주로 화상 처리를 담당한다.
PSD(위치 검출 소자)를 이용한 변위 센서로서는, 신호 처리부와 검출부가 분리 독립한 것이 알려져 있다(특허 문헌 2 참조). 검출부는 투광용의 광원과 수광용의 PSD를 포함하고 있다. PSD로부터는 아날로그 검출 신호가 출력된다. 이 아날로그 검출 신호는, 전기 코드를 통하고, 신호 처리부로 보내진다. 신호 처리부의 중추는, 마이크로 프로세서를 주체로 한 CPU에 의해 구성되어 있다. CPU는, 검출부로부터 보내저 오는 아날로그 검출 신호에 의거하여 거리를 산출한다. 신호 처리부 끼리는, 인접 상태로서, 중계 유닛을 통하여 커넥터 접속된다. 신호 처리부는, 자기가 산출한 거리 데이터를, 인접하는 신호 처리부로, 커넥터를 통하여 전송한다. 인접하는 신호 처리부는, 보내어 온 거리 데이터와 자기가 산출한 거리 데이터를 이용하여 단차(段差) 거리 등을 연산한다.
[특허 문헌 1] 특개2002-357408, 특히 도 4
[특허 문헌 2] 특개2002-286413
특허 문헌 1에 기재된 변위 센서에 있어서는, 신호 처리 유닛에 FPGA가 포함되어 있기 때문에, 고도의 화상 처리도 행할 수 있다. 그러나, 인접하는 신호 처리 유닛간에 있어서의 데이터 전송의 기능은 존재하지 않는다. 그 때문에, 복수의 센서 헤드 또는 신호 처리 유닛의 상호 연휴(連携) 동작을 행할 수는 없다.
특허 문헌 2에 기재된 변위 센서에 있어서는, 인접 신호 처리부 사이에 있어서의 데이터 전송 기능은 갖지만, 이것은 CPU간 통신이기 때문에, 전송 용량이 한정된다. 검출 주기에 맞추는 등 때문에 빠른 주기로 데이터 전송하고 싶은 경우에, 거리의 산출 데이터와 같은 연산 결과의 값은 보낼 수 있지만, 데이터량이 많은 파형 데이터나 화상 데이터를 보낼 수는 없다.
본 발명은, 이와 같은 종래의 문제점에 착안하여 이루어진 것으로, 그 목적으로 하는 바는, 다른 센서 컨트롤러와의 사이에서 파형 데이터나 화상 데이터와 같은 대용량 데이터를 짧은 시간에(예를 들면 빠른 주기로) 상호 전송하고, 전송된 데이터를 이용하여 다양한 연휴 동작을 행할 수 있도록 한 센서 컨트롤러(예를 들 면, 센서의 신호 처리 유닛)를 제공하는 것에 있다.
본 발명의 센서 컨트롤러는, 하나의 유닛으로 구성된다. 이 센서 컨트롤러에는, 프로그램 가능한 논리 회로와 센서 컨트롤러의 동작을 제어하는 CPU를 갖는 제어부와, 다른 센서 컨트롤러와의 접속에 이용할 수 있는 유닛간 커넥터와, 제어부와 유닛간 커넥터 사이의 신호 전송 경로로서, 프로그램 가능한 논리 회로와 유닛간 커넥터 사이에 마련된 센싱 데이터 전송 경로를 포함하는 유닛간 경로를 구비하고 있다.
그것에 의해, 유닛간 커넥터에 다른 센서 컨트롤러가 접속된 때에, 프로그램 가능한 논리 회로와 상기 다른 센서 컨트롤러의 프로그램 가능한 논리 회로 사이에서 센싱 데이터의 전송을 행할 수 있도록 되어 있다.
이와 같은 구성에 의하면, 다른 센서 컨트롤러와의 사이에서 센싱 데이터의 전송을 고속으로 행하는 것이 용이하게 된다. 또한, 제어부에는 프로그램 가능한 논리 회로가 포함되어 있기 때문에, 개발 과정 있어서의 하드웨어 구성의 변경이 적어도 되고, 센서 컨트롤러의 메이커에 있어서 개발(시작(試作), 설계 변경)이 용이하게 된다. 또한, 메이커에 있어서는, 기능(특히, 하드웨어 처리에 의존하는 기능)이 다른 시리즈 제품의 다양한 상품화를 용이하게 하는 플랫폼이 제공된다.
여기서, 이 명세서에 있어서의 『프로그램 가능한 논리 회로』는, 하드웨어 회로를 프로그램할 수 있는 집적 회로이다. 집적 회로의 중에 회로를 프로그램할 수 있는 부분과 회로가 고 정적으로 형성되어 있는 부분이 있는 경우에는, 회로를 프로그램할 수 있는 부분이 프로그램 가능한 논리 회로이다. 프로그램 가능한 논리 회로는, 복수의 집적 회로에 의해 구성하여도 좋다. 하드웨어 회로를 프로그램할 수 있는 집적 회로는, PLD(Progra㎜able Logic Device), FPGA(Field Progra㎜able Gate Array), CPLD(Complex PLD) 등의 명칭으로 시장에 제공되어 있고, 어느것이나 본 발명에 이용할 수 있다. 이들의 집적 회로의 일예는, 곱합 회로, 로크 업 테이블, 플립플롭, 메모리, 배선 라인, 배선 사이의 스위치 등의 회로 요소를 조합시킴에 의해, 디바이스 사이의 접속, 데이터 통신, 시그널 프로세싱, 데이터 표시, 타이밍과 컨트롤 조작, 그 밖에 통상, 시스템에 포함되는 기능의 거의 전부를 실행하도록 프로그램할 수 있는 것이다.
상기 명세서에 있어서의 『센싱 데이터』는, 일반적으로 센서 헤드가 출력하는 영상 신호, 전압치, 전압 파형과 같은 생(生) 데이터와, 생 데이터를 연산 처리하여 얻어진 특징량, 판정 결과와 같은 가공이 끝난 데이터와의 어느 하나를 가리킨다.
본 발명의 센서 컨트롤러의 유닛간 커넥터는, 제 1 유닛간 커넥터 및 제 2 유닛간 커넥터로 이루어지는 것으로 할 수 있다. 또한, 유닛간 경로는, 제 1 유닛간 커넥터에 접속하는 제 1 유닛간 경로와 제 2 유닛간 커넥터에 접속하는 제 2 유닛간 경로로 이루어지는 것으로 할 수 있다. 이 경우에, 제 1 유닛간 경로에 포함되는 센싱 데이터 전송 경로와 제 2 유닛간 경로에 포함되는 센싱 데이터 전송 경로는, 프로그램 가능한 논리 회로의 외부에서 서로 분리하여 있도록 할 수 있다.
이와 같은 구성에 의하면, 필요에 응하여 제 1 유닛간 커넥터측의 센싱 데이터의 전송과 제 2 유닛간 커넥터측의 센싱 데이터의 전송을 독립으로 행할 수 있다.
본 발명의 센서 컨트롤러는, 센싱 데이터를 대상으로 한 처리 내용이 변화하도록, 프로그램 가능한 논리 회로의 회로 데이터의 적어도 일부를 변경하는 수단 또는 프로그램 가능한 논리 회로에 설정하는 파라미터를 변경하는 수단을 구비하고 있어도 좋다.
이와 같은 구성에 의하면, 센싱 목적에 응하여 센서 컨트롤러의 하드웨어 처리에 의존하는 센싱 데이터의 처리 내용(특히 데이터 전송 경로 및/또는 연산 처리 내용)을 변경할 수 있다. 특히, 복수의 센서 컨트롤러를 연계하고 동작시키는 센싱 시스템을 구축하는 경우에, 적은 기종 수의 센서 컨트롤러로 검출 목적에 응한 다양한 센싱 시스템을 구축하는 것이 가능해진다. 유저에 있어서, 센서 컨트롤러의 기능의 상세를 구입 전에 확정할 필요가 없고, 시행 착오하면서 센싱 시스템의 기능을 최적화하여 가는 것이 가능해진다.
본 발명의 센서 컨트롤러는, 제 1 클록 신호를 출력하는 발진기와, 유닛간 커넥터로부터 입력되는 제 2 클록 신호를 전송하는 클록 경로와, 제 1 클록 신호 및 제 2 클록 신호의 어느 하나를 선택하여 프로그램 가능한 논리 회로에 주는 클록 전환 회로를 또한 구비하는 것이라도 좋다.
이와 같은 구성에 의하면, 프로그램 가능한 논리 회로는, 자체 유닛의 발진기가 출력하는 클록 신호를 이용하여 동작하는 것이 가능하고, 접속된 다른 센서 컨트롤러로부터 얻어지는 클록 신호를 이용하여 동작하는 것도 가능하다. 자체 유 닛의 발진기가 출력하는 클록 신호를 이용하여 동작하는 경우의 센서 컨트롤러는, 다른 센서 컨트롤러와 접속하지 않고 단체(單體)로 동작할 수 있다. 다른 센서 컨트롤러로부터 얻어지는 클록 신호를 이용하는 경우는, 상기 다른 센서 컨트롤러와의 사이에서 프로그램 가능한 논리 회로의 클록이 동기하고 있기 때문에, 센싱 데이터를 고속으로 전송하는 것이 더욱 용이하게 된다. 클록 전환 회로를 프로그램 가능한 논리 회로의 중에 마련하고, 선택한 클록 신호를 프로그램 가능한 논리 회로 중의 필요한 부분에 주도록 하여도 좋다.
본 발명의 센서 컨트롤러는, 제 1 유닛간 커넥터 및 제 2 유닛간 커넥터를 구비하는 경우에 있어서, 제 1 클록 신호를 출력하는 발진기와, 제 1 유닛간 커넥터로부터 입력되는 제 2 클록 신호를 전송하는 제 1 클록 경로와, 제 1 클록 신호 및 제 2 클록 신호의 어느 하나를 선택하여 프로그램 가능한 논리 회로에 주는 클록 전환 회로와, 선택된 클록 신호를 제 2 유닛간 커넥터에 출력하기 위한 제 2 클록 경로를 또한 구비하도록 하여도 좋다.
이와 같은 센서 컨트롤러를 이용하면, 3대 이상의 센서 컨트롤러가 직렬로 접속된 센싱 시스템으로서, 모든 센서 컨트롤러의 프로그램 가능한 논리 회로에 공통의 클록 신호가 주어지는 센싱 시스템을 구축할 수 있다.
본 발명의 센서 컨트롤러는, 유닛간 경로 중에, CPU와 접속되는 데이터 전송 경로를 또한 구비하고, 그것에 의해, 유닛간 커넥터에 다른 센서 컨트롤러가 접속된 때에, CPU와 상기 다른 센서 컨트롤러의 CPU 사이에서 데이터 전송을 행할 수 있도록 하여도 좋다.
이와 같은 구성에 의하면, 프로그램 가능한 논리 회로 사이의 데이터 전송 경로와는 별도로, CPU 사이의 데이터 전송 경로를 마련함에 의해, 데이터 전송에 관한 역할 분담이 가능해진다.
본 발명의 센서 컨트롤러는, 센서 헤드와의 접속에 이용할 수 있는 센서 헤드 접속부와, 프로그램 가능한 논리 회로와 센서 헤드 접속부 사이를 연결하여 센싱 데이터를 전송하는 센서 헤드 경로를 또한 구비하고 있어도 좋다.
이와 같은 구성에 의하면, 자체 유닛에 접속되는 센서 헤드로부터 직접 데이터를 취득하고, 다양한 센싱 동작을 행할 수 있다. 여기서, 센서 헤드 접속부는, 센서 헤드 커넥터로서 구성할 수 있다. 센서 헤드 커넥터는, 센서 컨트롤러의 케이스에 고정하여 마련할 수 있고, 센서 컨트롤러의 케이스로부터 인출된 케이블의 끝에 마련할 수도 있다. 센서 헤드 커넥터를 마련하지 않고 센서 컨트롤러와 센서 헤드를 케이블로 직접 접속하는 경우에는, 센서 헤드 접속부는, 센서 컨트롤러와 센서 헤드를 연결하는 케이블이다. 센서 컨트롤러와 센서 헤드가 무선 통신에 의해 접속되는 경우에는, 센서 헤드 접속부는, 센서 컨트롤러에 마련되는 무선 통신의 송수신부이다.
이 때, 프로그램 가능한 논리 회로에 프로그램되는 회로로서는, 유닛간 경로 또는 센서 헤드 경로를 경유하여 취득된 센싱 데이터를 대상으로 하여 연산 처리를 행하기 위한 연산 처리 회로와, 유닛간 경로 및 센서 헤드 경로의 어느 하나를 선택적으로 연산 처리 회로에 접속하는 데이터 경로 전환 회로를 포함하고 있어도 좋다.
여기서, 『프로그램 가능한 논리 회로에 프로그램되는 회로』는, 센서 컨트롤러를 기동하고 있지 않은 때에도 프로그램 가능한 논리 회로에 프로그램된 상태가 유지되어 있는 회로와, 센서 컨트롤러가 기동한 후에 센서 컨트롤러가 가지는 기억 수단으로부터 프로그램 가능한 논리 회로에 회로 데이터가 로드됨에 의해 프로그램되는 회로와의, 양쪽을 포함하는 개념이다.
본 발명의 센서 컨트롤러는, 프로그램 가능한 논리 회로에 프로그램되는 회로로서는, 유닛간 경로를 경유하여 취득된 센싱 데이터를 대상으로 하여 연산 처리를 행하기 위한 연산 처리 회로를 또한 포함하고, 그것에 의해, 유닛간 커넥터에 다른 센서 컨트롤러가 접속된 때에, 상기 다른 센서 컨트롤러로부터 취득한 센싱 데이터를 대상으로 연산 처리를 행할 수 있도록 하여도 좋다.
본 발명의 센서 컨트롤러는, 프로그램 가능한 논리 회로에는 기억 수단이 접속되어 있고, 프로그램 가능한 논리 회로에 프로그램되는 회로는, 유닛간 경로를 경유하여 취득된 센싱 데이터를 상기 기억 수단에 격납하기 위한 데이터 경로를 포함하고, 그것에 의해, 유닛간 커넥터에 다른 센서 컨트롤러가 접속된 때에, 상기 다른 센서 컨트롤러로부터 취득한 센싱 데이터를 기억할 수 있도록 하여도 좋다.
다음에, 본 발명의 제 1의 센싱 시스템은, 각각 하나의 유닛으로서 구성된 복수의 센서 컨트롤러가 직렬로 접속된 것이다. 이 센싱 시스템에 있어서의 각 센서 컨트롤러는, 프로그램 가능한 논리 회로와 센서 컨트롤러의 동작을 제어하는 CPU를 갖는 제어부와, 다른 센서 컨트롤러와의 접속에 이용할 수 있는 유닛간 커넥터와, 제어부와 유닛간 커넥터 사이의 신호 전송 경로로서, 프로그램 가능한 논리 회로와 유닛간 커넥터 사이에 마련된 센싱 데이터 전송 경로를 포함하는 유닛간 경로를 구비하고, 그것에 의해, 유닛간 커넥터에 다른 센서 컨트롤러가 접속된 때에, 프로그램 가능한 논리 회로와 상기 다른 센서 컨트롤러의 프로그램 가능한 논리 회로 사이에서 센싱 데이터의 전송을 행할 수 있도록 한 것이다. 이 센싱 시스템에 있어서의 적어도 하나의 센서 컨트롤러는, 센서 헤드와의 접속에 이용할 수 있는 센서 헤드 접속부와, 프로그램 가능한 논리 회로와 센서 헤드 접속부 사이를 연결하여 센싱 데이터를 전송하는 센서 헤드 경로를 또한 구비하고, 그 센서 컨트롤러의 적어도 하나에는 센서 헤드가 접속된다. 이 센싱 시스템은, 센서 헤드가 접속된 센서 컨트롤러 내의 1대(台)인 제 1의 센서 컨트롤러로부터, 다른 센서 컨트롤러 내의 1대인 제 2의 센서 컨트롤러에 센싱 데이터가 전송되는 것이다.
제 1의 센싱 시스템에 있어서, 각 센서 컨트롤러의 유닛간 커넥터는, 제 1 유닛간 커넥터 및 제 2 유닛간 커넥터로 이루어지는 것으로 할 수 있다. 또한, 각 센서 컨트롤러의 유닛간 경로는, 제 1 유닛간 커넥터에 접속하는 제 1 유닛간 경로와 제 2 유닛간 커넥터에 접속하는 제 2 유닛간 경로로 이루어지는 것으로 할 수 있다. 이 경우에, 제 1 유닛간 경로에 포함되는 센싱 데이터 전송 경로와 제 2 유닛간 경로에 포함되는 센싱 데이터 전송 경로는, 프로그램 가능한 논리 회로의 외부에서 서로 분리하여 있도록 할 수 있다.
제 1의 센싱 시스템에 있어서, 제 1의 센서 컨트롤러로부터 제 2의 센서 컨 트롤러에 전송되는 센싱 데이터는, 제 1의 센서 컨트롤러에 접속된 센서 헤드로부터 출력되는 센싱 데이터라도 좋다.
또한, 제 1의 센서 컨트롤러는, 센서 헤드와의 접속에 이용할 수 있는 센서 헤드 접속부와, 프로그램 가능한 논리 회로와 센서 헤드 접속부 사이를 연결하여 센싱 데이터를 전송하는 센서 헤드 경로를 또한 구비하고, 프로그램 가능한 논리 회로의 중에, 센싱 데이터를 대상으로 하여 연산 처리를 행하기 위한 연산 처리 회로와, 센서 헤드 경로를 경유하여 취득된 센싱 데이터를 연산 처리 회로 및 유닛간 경로로 분기시켜 주는 데이터 경로를 포함하는 센서 컨트롤러이고, 제 2의 센서 컨트롤러의 프로그램 가능한 논리 회로에 프로그램되는 회로는, 유닛간 경로를 경유하여 취득된 센싱 데이터를 대상으로 하여 연산 처리를 행하기 위한 연산 처리 회로를 포함하고, 그것에 의해, 센싱 시스템은 동일한 센싱 데이터를 대상으로 병렬로 연산 처리할 수가 있도록 하여도 좋다.
제 1의 센싱 시스템에 있어서, 제 1의 센서 컨트롤러는, 센서 헤드와의 접속에 이용할 수 있는 센서 헤드 접속부와, 프로그램 가능한 논리 회로와 센서 헤드 접속부 사이를 연결하여 센싱 데이터를 전송하는 센서 헤드 경로를 또한 구비하고, 프로그램 가능한 논리 회로의 중에, 센싱 데이터를 대상으로 한 연산 처리를 행하기 위한 연산 처리 회로를 포함하는 센서 컨트롤러이고, 제 1의 센서 컨트롤러로부터 제 2의 센서 컨트롤러에 전송되는 센싱 데이터는, 제 1의 센서 컨트롤러에 접속된 센서 헤드로부터 출력된 센싱 데이터를, 제 1의 센서 컨트롤러가 연산 처리한 결과인 센싱 데이터라도 좋다.
제 1의 센싱 시스템에 있어서, 제 2의 센서 컨트롤러의 프로그램 가능한 논리 회로에 프로그램되는 회로는, 유닛간 경로를 경유하여 취득된 센싱 데이터를 대상으로 하여 연산 처리를 행하기 위한 연산 처리 회로를 포함하는 것이라도 좋다.
제 1의 센싱 시스템에 있어서, 제 2의 센서 컨트롤러의 프로그램 가능한 논리 회로에는 기억 수단이 접속되어 있고, 제 2의 센서 컨트롤러의 프로그램 가능한 논리 회로에 프로그램되는 회로는 유닛간 경로를 경유하여 취득된 센싱 데이터를 상기 기억 수단에 격납하기 위한 데이터 경로를 포함하는 것이라도 좋다.
제 1의 센싱 시스템에 있어서, 적어도 하나의 센서 컨트롤러는, 클록 신호를 출력하는 발진기와, 유닛간 경로 중의 클록 신호의 전송 경로를 구비하고, 클록 신호를 프로그램 가능한 논리 회로와 유닛간 경로 중의 클록 신호의 전송 경로에 대해 동시에 출력 가능하게 되고, 다른 모든 센서 컨트롤러는, 유닛간 경로 중에 프로그램 가능한 논리 회로에 접속할 수 있는 클록 신호의 전송 경로를 구비하고, 그것에 의해, 센싱 시스템 중의 모든 센서 컨트롤러가 공통의 클록 신호에 의해 프로그램 가능한 논리 회로를 구동할 수 있도록 하여도 좋다.
이와 같은 구성에 의하면, 센싱 데이터를 송신하는 센서 컨트롤러와 그 데이터를 수신하는 센서 컨트롤러 사이에서 프로그램 가능한 논리 회로의 클록이 동기하고 있기 때문에, 센싱 데이터를 고속으로 전송하는 것이 더욱 용이하게 된다.
제 1의 센싱 시스템에 있어서, 각 센서 컨트롤러는 제 1 유닛간 커넥터 및 제 2 유닛간 커넥터를 구비하는 경우에 있어서, 모든 센서 컨트롤러는, 제 1 클록 신호를 출력하는 발진기와, 제 1 유닛간 커넥터로부터 입력되는 제 2 클록 신호를 전송하는 제 1 클록 경로와, 제 1 클록 신호 및 제 2 클록 신호의 어느 하나를 선택하여 프로그램 가능한 논리 회로에 주는 클록 전환 회로와, 선택된 클록 신호를 제 2 유닛간 커넥터에 출력하기 위한 제 2 클록 경로를 또한 구비하고, 센서 컨트롤러의 열(列)의 단(短)에 위치하여 제 2 유닛간 커넥터에만 다른 센서 컨트롤러가 접속되어 있는 센서 컨트롤러에서는, 클록 전환 회로가 제 1 클록 신호를 선택하고, 다른 모든 센서 컨트롤러에서는, 클록 전환 회로가 제 2 클록 신호를 선택함에 의해, 센싱 시스템 중의 모든 센서 컨트롤러가 공통의 클록 신호에 의해 프로그램 가능한 논리 회로를 구동할 수 있도록 하여도 좋다.
이와 같은 구성에 의하면, 클록 신호를 센서 컨트롤러를 통하여 공통으로 이용하는 센싱 시스템에, 자체 유닛의 발진기를 이용하여 단체(單體)로도 동작할 수 있는 센서 컨트롤러를 조립할 수 있고, 센싱 시스템 전용의 (자체 유닛의 발진기를 갖지 않다) 센서 컨트롤러를 준비할 필요가 없다.
제 1의 센싱 시스템에 있어서, 모든 센서 컨트롤러는, 유닛간 경로 중에, CPU와 접속되는 데이터 전송 경로를 구비하고, 그것에 의해, 직접 접속된 센서 컨트롤러의 CPU 사이에서 데이터 전송을 행할 수 있도록 하여도 좋다.
본 발명의 제 2의 센싱 시스템은, 각각 하나의 유닛으로서 구성된 복수의 센서 컨트롤러가 직렬로 접속된 것으로서, 이 센싱 시스템에 있어서, 각 센서 컨트롤러는, 프로그램 가능한 논리 회로와 센서 컨트롤러의 동작을 제어하는 CPU를 갖는 제어부와, 다른 센서 컨트롤러와의 접속에 이용할 수 있는 유닛간 커넥터와, 제어부와 유닛간 커넥터 사이의 신호 전송 경로로서, 프로그램 가능한 논리 회로와 유닛간 커넥터 사이에 마련된 센싱 데이터 전송 경로를 포함하는 유닛간 경로를 구비하고, 유닛간 커넥터에 다른 센서 컨트롤러가 접속되는 경우, 프로그램 가능한 논리 회로와 상기 다른 센서 컨트롤러의 프로그램 가능한 논리 회로 사이에서 센싱 데이터의 전송을 행할 수 있고, 적어도 하나의 센서 컨트롤러는, 센서 헤드와의 접속에 이용할 수 있는 센서 헤드 접속부와, 프로그램 가능한 논리 회로와 센서 헤드 접속부 사이를 연결하여 센싱 데이터를 전송하는 센서 헤드 경로를 또한 구비하고, 그 센서 컨트롤러의 적어도 하나에는 센서 헤드가 접속되어 있고, 각 센서 컨트롤러의 상기 제어부는, 트리거 신호가 주어짐에 의해 어느 하나의 센서 헤드로부터 출력된 센싱 데이터를 대상으로 한 센싱 처리를 행하고, 센싱 처리가 완료한 때에 처리 완료 상태로 되고, 센싱 대상에 대한 판정 결과가 특정한 결과인 때에 특정 판정 상태로 되는 것이고, 각 센서 컨트롤러는, 처리 완료 상태인지의 여부 및 특정 판정 상태인지의 여부에 관련되는 신호를 접속된 다른 센서 컨트롤러와의 사이에서 송신 및/또는 수신하는 것이 가능하고, 그것에 의해, 적어도 하나의 특정 센서 컨트롤러는, 모든 센서 컨트롤러가 처리 완료 상태인 것 및 모든 센서 컨트롤러가 특정 판정 상태인 것을 검출 가능하게 되어 있고, 상기 특정 센서 컨트롤러는, 상기 검출이 이루어진 때에, 통합 판정 신호를 출력하는 것이다.
이와 같은 구성에 의하면, 각 센서 컨트롤러에 트리거 신호가 주어진 후, 각 센서 컨트롤러의 판정 결과가 전부 나온 후에, 모든 센서 컨트롤러의 판정 결과가 특정한 결과인 때에, 특정 센서 컨트롤러로부터 통합 판정 신호가 출력된다. 따라서 센싱 시스템으로부터 통합적인 판정 결과를 얻을 수 있다. 더구나, 센서 컨트롤러 사이에서 판정 결과가 나오는 타이밍이 어긋나는 경우에도, 판정 결과가 전부 나오기 까지의 과도기적인 시기에 있어서 통합적인 판정 결과가 불안정하게 되는 것을 피할 수 있다. 전형적으로는, 판정 결과는 합격 또는 불합격의 어느 하나이고, 특정 판정 상태는 합격의 상태이다. 이 경우에는, 통합 판정 신호가 출력되는 것은, 모든 센서 컨트롤러가 합격의 판정을 한 것을 의미한다. 트리거 신호는, 각 센서 컨트롤러에 공통으로 주어도 좋고, 개별로 주어도 좋다. 각 센서 컨트롤러는, 하나의 센싱 처리가 완료되면, 다음의 센싱 처리를 위한 트리거 신호를 접수하는 것이 가능한 대기 상태로 되도록 하여도 좋다. 이 경우는, 이 대기 상태를 처리 완료 상태로서 취급할 수 있다.
제 2의 센싱 시스템에 있어서, 트리거 신호는, 센싱 시스템의 외부로부터 센서 컨트롤러의 하나에 입력되고, 그 센서 컨트롤러로부터 유닛간 커넥터를 경유하여 다른 각 센서 컨트롤러에 입력되도록 하여도 좋다.
이와 같은 구성에 의하면, 센싱 시스템에 접속하는 트리거 신호선이 1개만이면 좋다. 트리거 신호를 입력하는 센서 컨트롤러를, 통합 판정 신호를 출력하는 센서 컨트롤러와 일치시키면, 배선 작업이 더욱 용이하게 된다.
제 2의 센싱 시스템에 있어서, 센서 컨트롤러의 열(列)의 제 1의 단(端)에 위치하는 센서 컨트롤러와, 제 2의 단에 위치하여 통합 판정 신호를 출력하는 특정 센서 컨트롤러를 포함하고, 제 1의 단에 위치하는 센서 컨트롤러는, 제 2의 단측에 접속되어 있는 센서 컨트롤러에 대해, 처리 완료 상태인 때에 완료 신호를 출력하고, 특정 판정 상태인 때에 특정 판정 신호를 출력하는 것이고, 센서 컨트롤러의 열의 제 2의 단에 위치하는 특정 센서 컨트롤러는, 제 1의 단측에 접속되어 있는 센서 컨트롤러로부터 완료 신호를 입력하는 것, 자체 유닛이 처리 완료 상태인 것, 제 1의 단측에 접속되어 있는 센서 컨트롤러로부터 특정 판정 신호를 입력하는 것, 및 자체 유닛이 특정 판정 상태인 것을 조건으로 하여 통합 판정 신호를 출력하는 것이라도 좋다.
이 센싱 시스템은, 또한 센서 컨트롤러의 열의 제 1의 단 및 제 2의 단 이외에 위치하는 센서 컨트롤러를 포함하고, 제 1의 단 및 제 2의 단 이외에 위치하는 센서 컨트롤러는, 제 1의 단측에 접속되어 있는 센서 컨트롤러로부터 완료 신호를 입력하며, 또한, 자체 유닛이 처리 완료 상태인 때에, 제 2의 단측에 접속되어 있는 센서 컨트롤러에 완료 신호를 출력함과 함께, 제 1의 단측에 접속되어 있는 센서 컨트롤러로부터 특정 판정 신호를 입력하며, 또한, 자체 유닛이 특정 판정 상태인 때에, 제 2의 단측에 접속되어 있는 센서 컨트롤러에 특정 판정 신호를 출력하는 것이라도 좋다.
이와 같은 구성에 의하면, 특정 센서 컨트롤러는, 자체 유닛에 접속되어 있는 센서 컨트롤러로부터 완료 신호를 입력함에 의해 다른 모든 센서 컨트롤러가 처리 완료 상태인 것을 알 수 있고, 또한 자체 유닛도 처리 완료 상태라면 모든 센서 컨트롤러가 처리 완료 상태라고 결정할 수 있다. 또한, 특정 센서 컨트롤러는, 자 체 유닛에 접속되어 있는 센서 컨트롤러로부터 특정 판정 신호를 입력함에 의해 다른 모든 센서 컨트롤러가 특정 판정 상태인 것을 알 수 있고, 또한 자체 유닛도 특정 판정 상태라면 모든 센서 컨트롤러가 특정 판정 상태라고 결정할 수 있다. 특정 센서 컨트롤러는, 모든 센서 컨트롤러가 처리 완료 상태이며, 또한, 모든 센서 컨트롤러가 특정 판정 상태인 때에, 통합 판정 신호를 출력한다.
제 2의 센싱 시스템에 있어서, 센서 컨트롤러의 열의 제 1의 단에 위치하는 센서 컨트롤러와, 제 2의 단에 위치하여 통합 판정 신호를 출력하는 특정 센서 컨트롤러와, 제 1의 단 및 제 2의 단 이외에 위치하는 센서 컨트롤러를 포함하고, 제 1의 단에 위치하는 센서 컨트롤러는, 제 2의 단측에 접속되어 있는 센서 컨트롤러에 대해, 특정 판정 상태인 때에 특정 판정 신호를 출력하고, 처리 완료 상태인 때에 완료 신호를 출력하는 것이고, 센서 컨트롤러 열의 제 1의 단 및 제 2의 단 이외에 위치하는 센서 컨트롤러는, 제 1의 단측에 접속되어 있는 센서 컨트롤러로부터 완료 신호를 입력하며, 또한, 자체 유닛이 처리 완료 상태인 때에, 제 2의 단측에 접속되어 있는 센서 컨트롤러에 완료 신호를 출력함과 함께, 제 1의 단측에 접속되어 있는 센서 컨트롤러로부터 입력한 하나 또는 복수의 특정 판정 신호를 제 2의 단측에 접속되어 있는 센서 컨트롤러에 중계하여 출력하고, 그것과 병렬로, 자체 유닛이 특정 판정 상태인 때에 제 2의 단측에 접속되어 있는 센서 컨트롤러에 특정 판정 신호를 출력하는 것이고, 센서 컨트롤러의 열의 제 2의 단에 위치하는 특정 센서 컨트롤러는, 제 1의 단측에 접속되어 있는 센서 컨트롤러로부터 완료 신호를 입력하는 것, 자체 유닛이 처리 완료 상태인 것, 제 1의 단측에 접속되어 있 는 센서 컨트롤러로부터 자체 유닛 이외의 모든 센서 컨트롤러에 관한 특정 판정 신호를 입력하는 것, 및 자체 유닛이 특정 판정 상태인 것을 조건으로 하여 통합 판정 신호를 출력하는 것이라도 좋다.
이와 같은 구성에 의하면, 특정 센서 컨트롤러는, 자체 유닛에 접속되어 있는 센서 컨트롤러로부터 완료 신호를 입력함에 의해 다른 모든 센서 컨트롤러가 처리 완료 상태인 것을 알 수 있고, 또한 자체 유닛도 처리 완료 상태라면 모든 센서 컨트롤러가 처리 완료 상태라고 결정할 수 있다. 또한, 특정 센서 컨트롤러는, 자체 유닛에 접속되어 있는 센서 컨트롤러로부터 자체 유닛 이외의 각 센서 컨트롤러의 특정 판정 신호를 입력함에 의해 자체 유닛 이외의 모든 센서 컨트롤러의 판정 결과를 알 수 있고, 또한 자체 유닛의 판정 결과와 합쳐서, 모든 센서 컨트롤러가 특정 판정 상태인지의 여부를 결정할 수 있다. 특정 센서 컨트롤러는, 모든 센서 컨트롤러가 처리 완료 상태이고, 또한, 모든 센서 컨트롤러가 특정 판정 상태인 때에, 통합 판정 신호를 출력한다.
제 2의 센싱 시스템을 구성하는 센서 컨트롤러로서는, 제 1 유닛간 커넥터 및 제 2 유닛간 커넥터를 구비하는 본 발명의 센서 컨트롤러로서, 또한 이하의 특징을 갖는 것을 이용할 수 있다.
센싱 시스템에 있어서의 센서 컨트롤러의 위치에 관계없이 공통되는 특징으로서, 센서 컨트롤러의 제어부는, 트리거 신호가 주어짐에 의해 센싱 처리를 행하고, 센싱 처리가 완료한 때에 처리 완료 상태로 되고, 센싱 대상에 대한 판정 결과가 특정한 결과인 때에 특정 판정 상태로 되는 것이다.
또한 다음의 특징을 갖는 센서 컨트롤러는, 센싱 시스템의 일단에 배치되고, 통합 판정 신호를 출력하는 특정 센서 컨트롤러로서 이용할 수 있다. 즉, 센서 컨트롤러의 제어부는, 제 1 유닛간 커넥터를 통하여 다른 센서 컨트롤러가 처리 완료 상태인 것을 나타내는 완료 신호를 입력하는 것, 자체 유닛이 처리 완료 상태인 것, 제 1 유닛간 커넥터를 통하여 다른 센서 컨트롤러가 특정 판정 상태인 것을 나타내는 특정 판정 신호를 입력하는 것, 및 자체 유닛이 특정 판정 상태인 것을 조건으로 하여 통합 판정 신호를 출력하는 처리를 행하는 것인, 또는 센서 컨트롤러는 제어부에 그와 같은 처리를 행하게 하도록 설정하기 위한 수단을 구비하는 것이다.
다음의 특징을 갖는 센서 컨트롤러는, 센싱 시스템의 양단 이외의 위치에 배치되는 센서 컨트롤러로서 이용할 수 있다. 즉, 센서 컨트롤러의 제어부는, 제 1 유닛간 커넥터를 통하여 제 1 완료 신호를 입력하는 것 및 자체 유닛이 처리 완료 상태인 것을 조건으로 하여, 제 2 유닛간 커넥터를 통하여 제 2 완료 신호를 출력하고, 또한, 제 1 유닛간 커넥터를 통하여 제 1 특정 판정 신호를 입력하는 것 및 자체 유닛이 특정 판정 상태인 것을 조건으로 하여, 제 2 유닛간 커넥터를 통하여 제 2 특정 판정 신호를 출력하는 처리를 행하는 것인, 또는 센서 컨트롤러는 제어부에 그와 같은 처리를 행하게 하도록 설정하기 위한 수단을 구비하는 것이다.
다음의 특징을 갖는 센서 컨트롤러는, 센싱 시스템의 특정 센서 컨트롤러와 반대측의 단에 배치되는 센서 컨트롤러로서 이용할 수 있다. 즉, 센서 컨트롤러의 제어부는, 처리 완료 상태인 때에, 제 2 유닛간 커넥터를 통하여 완료 신호를 출력하고, 또한, 특정 판정 상태인 때에, 제 2 유닛간 커넥터를 통하여 특정 판정 신호를 출력하는 처리를 행하는 것인, 또는 센서 컨트롤러는 제어부에 그와 같은 처리를 행하게 하도록 설정하기 위한 수단을 구비하는 것이다.
어느 위치에 배치되는 센서 컨트롤러도, 외부로부터 유닛간 커넥터를 통하지 않고 외부 트리거 신호를 입력 가능하게 되며, 또한, 유닛간 커넥터를 통하여 유닛간 트리거 신호를 입력 가능하게 된 것이라도 좋고, 외부 트리거 신호 및 유닛간 트리거 신호의 어느 하나를 선택하고, 선택한 트리거 신호에 의거하여, 상기 제어부에 내부 트리거 신호를 출력하는 트리거 제어 회로를 또한 구비한 것으로 할 수 있다.
또한, 센서 컨트롤러의 내부에, 한쪽의 유닛간 커넥터에 입력된 유닛간 트리거 신호를 다른쪽의 유닛간 커넥터에 전송하는 신호 경로를 마련하여도 좋다.
트리거 제어 회로는, 또한, 외부 트리거 신호를 선택한 때는, 외부 트리거 신호에 의거하여 유닛간 트리거 신호를 출력하는 것이라도 좋다.
제 2의 센싱 시스템을 구성하는 센서 컨트롤러로서는, 제 1 유닛간 커넥터 및 제 2 유닛간 커넥터를 구비하는 본 발명의 센서 컨트롤러로서, 또한 다음의 특징을 갖는 것을 이용할 수 있다. 즉, 센서 컨트롤러의 제어부는, 트리거 신호가 주어짐에 의해 센싱 처리를 행하고, 센싱 대상에 대한 판정 결과가 특정한 결과인 때에 특정 판정 상태로 되는 것이고, 또한, 제 1 유닛간 커넥터를 통하여 제 1 특정 판정 신호를 입력하는 것 및 자체 유닛이 특정 판정 상태인 것을 조건으로 하여, 제 2 유닛간 커넥터를 통하여 제 2 특정 판정 신호를 출력하는 처리를 행하는 것인, 또는 센서 컨트롤러는 제어부에 그와 같은 처리를 행하게 하도록 설정하기 위한 수단을 구비하는 것이다.
이상 기술한 중에서, 『그와 같은 처리를 행하게 하도록 설정하는』것에는, 프로그램 가능한 논리 회로 중의 회로를 그와 같은 처리를 행하도록 설정하는 것, 그와 같은 처리를 행하는 프로그램을 선택하는 것, 및 그와 같은 처리를 행하도록 프로그램에 주어지는 파라미터를 설정하는 것이 포함된다. 『설정하기 위한 수단』에는, 설정의 지시를 주기 위한 센서 컨트롤러에 마련된 조작 스위치, 설정을 위해 센서 컨트롤러가 제시하는 메뉴, 센서 컨트롤러의 외부로부터 설정의 지시를 주기 위한 신호를 접수하는 것이 포함된다.
이하에, 본 발명의 알맞는 하나의 실시예를 첨부 도면에 의거하여 상세히 설명한다. 또한, 본 발명이 미치는 범위는, 이하의 실시예의 기재로 한정되지 않는 것은 말할 필요도 없고, 본 발명이 미치는 범위는 특허청구의 범위의 기재에 의해 특정되는 것은 말할 필요도 없다.
센서 컨트롤러의 외관 사시도가 도 1에 도시되어 있다. 동 도면에 도시된 바와 같이, 센서 컨트롤러(1)는 케이스(10)를 갖는 하나의 유닛으로서 구성된다. 케이스(10)의 정면(10a)은 상하로 개략 2분할되어 있고, 상부 영역에는 표시부(11)가 마련되어 있다. 이 예에서는, 표시부(11)는, 세그먼트 표시기(11a)와 액정식 캐릭 터 표시기(11b)로 구성되어 있다.
케이스(10)의 정면(10a)의 하부 영역은, 조작부 배치 영역으로 되어 있다. 이 조작부 배치 영역에는, 하단연(下端緣)을 지점으로 하여 앞으로 열리는 조작부 덥개(12)가 마련되어 있다. 조작부 덥개(12)를 열면, 그 중부에는, 수치 키, 펑션 키, 슬라이드 스위치 등이라는 각종의 조작자가 배치되어 있다.
케이스(10)의 좌우의 측면(도면에서는 우측면(10d)만을 도시한다)에는, 유닛간 커넥터가 마련되어 있다. 이들 좌우의 유닛간 커넥터의 각각에는 유닛간 커넥터 덥개(도면에서는, 우측의 덥개(15)만을 도시한다)가 마련되어 있다. 도면에서는, 유닛간 커넥터 덥개(우)(15)는, 닫혀진 상태에 있고, 이것이 슬라이드식으로 열리면, 내부에는 제 1의 포트와 제 2의 포트가 존재한다. 후술하는 바와 같이, 이들 제 1 및 제 2의 포트는, 중계 커넥터 편(片)(7)의 제 1 포트(7a)와 제 2 포트(7b) 에 대응한다.
케이스(10)의 하면(10c)에는, USB 커넥터(13)와 RS-232C 커넥터(14)가 마련되어 있다. 이들의 커넥터(13, 14)는 센서 컨트롤러(1)와 퍼스널 컴퓨터(PC) 등과의 통신을 행하기 위해 사용된다. 케이스(10)의 하면(10c)으로부터는 외부 접속 코드(3)가 인출되어 있다. 이 외부 접속 코드(3) 내에는 전원선, 외부 입력선, 외부 출력선 등이 포함되어 있다. 이들의 외부 입출력선은 예를 들면 프로그래머블·컨트롤러(PLC) 등에 접속된다. 후술하는 바와 같이, 케이스(10)는 DIN 레일(5)에 장착 가능하게 되고, DIN 레일 클램퍼(8)는 그 때에 사용된다.
센서 컨트롤러 연속장착(連裝) 상태의 외관 사시도가 도 2에 도시되어 있다. 동 도면에 도시된 바와 같이, 이 예에 있어서는, 3대의 센서 컨트롤러(1a, 1b, 1c)가, 횡일렬로 정렬된 상태에서, DIN 레일(5)을 통하여, 제어반 내의 부착판 등에 장착되어 있다. 이 장착 상태에 있어서의 각 케이스의 윗면(10b)에는, 센서 헤드 커넥터(16)가 각각 마련되어 있다. 이 센서 헤드 커넥터(16)에는, 후술하는 바와 같이, 센서 헤드(2)로부터 인출된 케이블(4)의 선단에 부착된 센서 헤드 커넥터(4a)가 장착된다.
센싱 중의 센서 헤드의 외관 사시도가 도 3에 도시되어 있다. 동 도면에 도시된 바와 같이, 센서 헤드(2)의 케이스(20)로부터는 센서 케이블(4)이 인출되고, 그 선단에는 센서 헤드 커넥터(4a)가 부착되어 있다. 이 센서 헤드 커넥터(4a)가, 센서 컨트롤러(1)의 케이스(10)의 센서 헤드 커넥터(16)에 결합된다.
센서 헤드(2)의 케이스(20) 내에는, 투광용의 반도체 레이저 다이오드(LD)와 수광용의 2차원 촬상 소자(예를 들면, CCD 이미지 센서, CMOS 이미지 센서 등)가 마련되어 있다. 센서 헤드(2)는, 반도체 레이저 다이오드(LD)로부터 발하여지는 레이저 광을 슬릿 광의 상태로 하여 대상 물체(6)에 조사한다. 도면에 있어서, L1은 슬릿 광의 조사광이다. 대상 물체(6)상의 조사광 상(像)(IM)은 센서 헤드(2) 내에 마련된 렌즈에 의해 2차원 촬상 소자의 수광면상에 결상된다. 도면 중, L2는 슬릿 광의 반사광이다. 여기서, 투광 광축과 수광 광축은 소정의 각도를 이루고 있다. 슬릿 광의 진행 방향과 수직한 면에 관한 슬릿 광의 단면(斷面)의 길이 방향은, 투광 광축과 수광 광축이 이루는 면에 대해 수직으로 되어 있다. 센서 헤드(2)로부터 대상 물체(6)까지의 거리가 변화하면, 2차원 촬상 소자의 수광면상의 슬릿 광의 상 은, 슬릿 광의 길이 방향과 직교하는 방향으로 이동한다. 2차원 촬상 소자의 수평 주사 방향은, 슬릿 광의 상의 이동 방향에 맞추어져 있다. 2차원 촬상 소자의 수평 주사선상의 광강도의 피크 위치가 대상 물체까지의 거리를 나타내고 있다. 슬릿 광을 이용하고 있기 때문에, 슬릿 광의 길이 방향에 관한 거리의 분포를 단번에 측정할 수 있다.
센서 컨트롤러 회로의 내부 구성을 도시한 블록도가 도 4에 도시되어 있다. 동 도면에 도시된 바와 같이, 센서 컨트롤러 회로(100)는, 센서 헤드 커넥터(16)와, 제 1 유닛간 커넥터(우)(18a)와, 제 2 유닛간 커넥터(좌)(18b)와, 외부 I/F 커넥터(19)로 이루어지는 4계통의 커넥터를 갖고 있다. 센서 헤드 커넥터(16)에는, 앞서 도 3을 참조하여 설명한 바와 같이, 센서 헤드(2)로부터 인출된 센서 케이블(4)의 선단에 부착된 센서 헤드 커넥터(4a)가 접속된다. 제 1 유닛간 커넥터(우)(18a) 및 제 2 유닛간 커넥터(좌)(18b)에는, 각각 오른쪽 이웃 또는 왼쪽 이웃에 각각 인접하는 다른 유닛이, 도 1에 도시된 중계 커넥터 편(7)을 통하여 접속된다. 외부 I/F 커넥터(19)는, 도 1에 도시된 USB 커넥터(13), RS-232C 커넥터(14), 및 외부 접속 코드(3)를 총칭하는 것이고, 이 외부 I/F 커넥터(19)를 통하여 퍼스널 컴퓨터(PC)나 프로그래머블·컨트롤러(PLC) 등에의 접속이 행하여진다.
센서 컨트롤러(100)의 내부에는, 센서 헤드 I/F 회로(110)와, 제어부(120)와, 입출력 I/F 회로 블록(150)과, FPGA 발진기(160)와, FPGA-RAM(170)이 포함되어 있다.
제어부(120)와 제 1 유닛간 커넥터(우)(18a) 사이에는, FPGA(130)와 제 1 유닛간 커넥터(우)(18a) 사이의 센싱 데이터 전송 경로를 포함하는 제 1 유닛간 경로(P1a)가 마련되어 있고, 제어부(120)와 제 2 유닛간 커넥터(좌)(18b) 사이에는, FPGA(130)와 제 2 유닛간 커넥터(좌)(18b) 사이의 센싱 데이터 전송 경로를 포함하는, 제 2 유닛간 경로(P1b)가 마련되어 있다. 또한, 센서 헤드 커넥터(16)와 FPGA(130) 사이에는 센싱 데이터를 전송하는 센서 헤드 경로(P2)가 마련되고, 그 도중에 센서 헤드 I/F 회로(110)가 마련되어 있다.
제어부(120)는, 프로그램 가능한 논리 회로인 FPGA(130)와 센서 컨트롤러의 동작을 제어하는 CPU 블록(140)을 갖는다. CPU 블록(140)에는, 마이크로 프로세서(CPU)나 그 주변 회로가 포함되어 있다. FPGA(130)는, 회로 데이터를 다운로드함에 의해 회로 구성을 프로그램(콘피규레이션)하는 것이 가능한 LSI(대규모적 집적 회로)이다.
FPGA(130)는, 논리 블록, 스위치 매트릭스, 크로스 포인트 스위치의 조합에 의해, 임의의 논리 회로를 의사적으로 실현한다. 논리 블록은, 메모리와 멀티플렉서를 조합시킨 LUT(Look Up Table)에 의해, 다양한 논리를 실현한다. 스위치 매트릭스와 크로스 포인트 스위치는, 각각의 논리 블록 사이의 접속을 행하는데, 이 접속 자체도 메모리에 의해 제어된다. 또한, FPGA(130)는, 외부와 데이터의 교환을 하기 위해 I/O 블록을 이용한다.
FPGA에는, 안티퓨즈 타입, EEPROM 타입, 플래시 ROM 타입, SRAM 타입 등이 있다. 안티퓨즈 타입은, 속의 회로의 접속점이 퓨즈로 만들어저 있어서, 불필요한 부분을 태워서 끊어서 회로를 구성하고, 다른 것은 반도체 스위치의 온/오프 데이터를 메모리의 데이터에 의해 결정하는 타입이다.
본 실시예의 FPGA(130)는 SRAM 타입이고, 전원을 넣을 때마다 FPGA 칩에 회로 데이터를 다운로드할 필요가 있다. SRAM 타입에 대신하여 EEPROM 타입이나 플래시 ROM 타입의 FPGA를 이용하면, 회로 데이터의 소거나 별도의 회로 데이터의 다운로드를 하기 까지는, 전원을 끊어도 프로그램한 회로 구성을 유지할 수 있다.
FPGA-RAM(170)은, 프로그램 가능한 논리 회로에 접속된 『기억 수단』에 상당한다. 본 실시예에서는, FPGA(130)의 중의 연산 처리 회로의 워킹 메모리로서의 고속성을 중시하여 SRAM이 이용되고 있다. 이 기억 수단으로서는, 고속성보다도 대용량인 것이 중시되는 경우에는, 플래시 메모리와 같은 재기록 가능한 반도체 메모리나 하드 디스크 장치 등을 이용할 수도 있다.
이 예에서는, 유닛간 커넥터(18a,18b) 및 유닛간 경로(P1a, P1b)는 좌우 양측에 마련되어 있지만, 어느 한쪽만이라도 무방하다. 특히, 센싱 데이터의 전송 방향을 고정한 설계에 있어서는, 기능적으로 데이터 전송의 최상류나 최하류에 마련되는 것이 예정되는 기종의 경우에는, 접속이 필요한 측에만 유닛간 커넥터 및 유닛간 경로를 마련하는 것이 생각된다.
이하, 센서 헤드 회로(200) 및 센서 컨트롤러 회로(100)의 내부 상세 설명을 행하지만, 그들의 설명은 다음 사항을 전제로 하고 있다. 도시된 신호 또는 데이터의 전송 경로는, 1개의 선으로 표시되어 있어도 복수의 선을 의미하는 경우도 있다. 『제어 신호』라는 용어는, 회로의 동작을 제어하기 위해 이용되는 신호라는 넓은 의미이고, 이네이블 신호, 리드/라이트 신호, 어드레스 신호, 인터럽트 신호, 전환 신호, 타이밍 지시 신호 등을 포함한다.
센서 헤드 회로의 상세를 도시한 블록도가 도 5에 도시되어 있다. 이 센서 헤드 회로(200)는, 도 3에 도시된 센서 헤드(2) 내의 전기 회로이다. 동 도면에 도시된 바와 같이, 센서 헤드 회로(200)는, 시리얼/패러렐 변환 회로(210)와, 반도체 레이저 다이오드(LD)(220)와, 발광 다이오드(LED)(230)와, 2차원 촬상 소자(240)와, 촬상 소자 구동 회로(250)와, 센서 헤드 발진기(260)와, 패러렐/시리얼 변환 회로(270)와, 센서 헤드 ROM(280)을 포함하고 있다. 또한, 이 센서 헤드 회로(200)는, 센서 케이블(4)을 통하여 센서 컨트롤러(1)로부터 공급되는 전원(＋12V, 0V)을 받아서 동작한다.
시리얼/패러렐 변환 회로(210)는, 센서 컨트롤러로부터 보내저 오는 설정 신호 및 투광 제어 신호를 시리얼/패러렐 변환함에 의해, LD_ON(레이저 제어 신호), LED(센서 LED 제어 신호), DATA_OUT(센서 설정 신호)을 생성 출력한다.
LD_ON(레이저 제어 신호)을 받아서, 센싱용의 투광에 이용하는 광원인 LD(220)가 구동된다. LED(센서 LED 제어 신호)를 받아서, 센서 헤드(2)에 마련된 도시하지 않은 표시기인 LED(230)가 구동된다. DATA_OUT(센서 설정 신호)은 촬상 소자 구동 회로(250)에 보내진다.
센서 설정 신호는, CMOS 2차원 촬상 소자가 판독한 화소의 영역의 지정, 셔터 스피드(전하 축적 시간)의 지정, 일정 주기로 연속적으로 촬상하는지 센서 컨트롤러로부터의 트리거를 받아서 촬상하는지의 촬상 모드 지정 등을 행하기 위한 신 호이다.
2차원 촬상 소자(240)는 이 예에서는 CMOS형이 사용되고 있다. 또한, 2차원 촬상 소자(240)로서는 CCD형을 이용할 수도 있다. 앞서 도 3을 참조하여 설명한 바와 같이, LD(220)로부터의 광은 슬릿 광으로 변환된 후, 대상 물체(6)에 조사된다. 대상 물체(6)상의 조사광 상(IM)은 센서 헤드 내에 마련된 렌즈(도시 생략)에 의해 2차원 촬상 소자(240)상에 결상된다. 투광 광축과 수광 광축은 소정의 각도를 이루고 있다.
슬릿 광의 진행 방향과 수직한 면에 관한 슬릿 광의 단면의 길이 방향은, 투광 광축과 수광 광축이 이루는 면에 대해 수직으로 되어 있다. 센서 헤드로부터 대상 물체까지의 거리가 변화하면, 2차원 촬상 소자(240)상의 슬릿 광의 상은, 슬릿 광의 길이 방향과 수직한 방향으로 이동한다. 2차원 촬상 소자(240)의 수평 주사 방향은, 슬릿 광의 상의 이동 방향에 맞추어저 있다. 2차원 촬상 소자(240)의 수평 주사선상의 광강도의 피크 위치가 대상 물체까지의 거리를 나타내고 있다. 슬릿 광을 이용하고 있기 때문에, 슬릿 광의 길이 방향에 관한 거리의 분포를 단번에 측정할 수 있다.
2차원 촬상 소자(240)에 있어서의 촬상 동작은, 촬상 소자 구동 회로(250)로부터 공급되는 제어 신호에 의거하여 행하여지고, 촬상의 결과 얻어진 출력은 촬상 소자 구동 회로(250)로 보내진다.
촬상 소자 구동 회로(250)에서는, 2차원 촬상 소자(240)로부터 얻어진 출력에 의거하여, DATA_IN(디지털 영상 신호), HD(수평 동기 신호) 및 VD(수직 동기 신 호)를 생성한다. 이들 3개의 신호는, 패러렐/시리얼 변환 회로(270)를 통하여 패러렐/시리얼 변환된 후, 영상 신호로서 센서 컨트롤러(1)로 보내진다.
이상 기술한, 시리얼/패러렐 변환 회로(210), 2차원 촬상 소자(240), 촬상 소자 구동 회로(250), 패러렐/시리얼 변환 회로(270)의 동작은, 센서 헤드 발진기(260)로부터 주어지는 클록에 동기하여 행하여진다. 또한, 센서 헤드 ROM(280)에는, 센서 헤드의 형식 데이터가 기억되어 있다.
다음에, 센서 컨트롤러 회로(100)측의 상세에 관해 설명한다. 센서 헤드 I/F 회로의 상세를 도시한 블록도가 도 6에 도시되어 있다. 동 도면에 도시된 바와 같이, 센서 헤드 I/F 회로(110)는, 시리얼/패러렐 변환 회로(111)와, 패러렐/시리얼 변환 회로(112)와, 센서 헤드 I/F 발진기(113)를 포함하고 있다.
시리얼/패러렐 변환 회로(111)는, 센서 케이블(4)을 통하여 센서 헤드(2)로부터 보내저 오는 영상 신호를, 시리얼/패러렐 변환함에 의해, DATA_IN(센싱 데이터), HD(수평 동기 신호), VD(수직 동기 신호)를 생성 출력한다.
패러렐/시리얼 변환 회로(112)는, 제어부(120)로부터 보내저 오는 DATA_OUT(센서 설정 신호), LED(센서 LED 제어 신호), LD_ON(레이저 제어 신호)을, 패러렐/시리얼 변환함에 의해, 설정 신호, 투광 제어 신호를 생성한다. 이렇게 생성된 설정 신호, 투광 제어 신호는, 센서 케이블(4)을 통하여 센서 헤드(2)로 보내진다.
또한, 전원(＋12V, 0V)은, 이 센서 헤드 I/F 회로(110)를 경유하여 센서 헤드 회로(200)로 보내진다. 센서 헤드 회로(200)의 센서 헤드 ROM(280)으로부터 판독된 형식 데이터는, 센서 헤드 I/F 회로(110)를 경유하여, 제어부(120)로 보내진 다.
다른 센서 헤드 I/F 회로의 상세를 도시한 블록도가 도 7에 도시되어 있다. 이 센서 헤드 I/F 회로(110A)는, 센서 헤드가 아날로그 영상 신호를 출력하는 경우에 채용된다. 도면에 있어서, A/D 변환 회로(111A)는, 센서 케이블(4)을 통하여 센서 헤드(2)로부터 보내저 오는 아날로그 영상 신호를, A/D 변환함에 의해, DATA_IN(센싱 데이터)을 생성한다.
버퍼(112A, 113A)는, 센서 케이블(4)을 통하여 센서 헤드(2)로부터 보내저 오는 HD (수평 동기 신호) 및 VD(수직 동기 신호)를, 센서 컨트롤러 회로(100) 내의 제어부(120)로 중계한다.
버퍼(114A, 115A, 116A)는, 센서 컨트롤러 회로(100)의 제어부(120)로부터 보내저 오는 DATA_OUT(센서 설정 신호), LED(센서 LED 제어 신호), LD_ON(레이저 제어 신호)을, 센서 헤드(2)로 중계한다.
디지털 제어용 센서 헤드 I/F 회로(110)와 마찬가지로, 센서 헤드 I/F 회로(110A)는, 형식 데이터 및 전원(＋12V, 0V)을 중계한다.
FPGA 및 CPU와 유닛간 커넥터의 접속 관계를 도시한 신호 계통도가 도 8에 도시되어 있다. 유닛간 데이터의 전송 경로(센싱 데이터 전송 경로)는, 8개의 패러렐 데이터선이다. 이로써 고속의 데이터 전송이 실현된다.
유닛간 제어 신호에는, 통신처(예를 들면 데이터의 출력을 요구하는 상대)의 유닛을 특정하기 위한 유닛 번호를 나타내는 신호가 포함된다. 유닛간 데이터의 전송 경로와 유닛간 제어 신호의 전송 경로를 복수세트 마련함에 의해, 데이터 전송을 더욱 고속화하거나, 다른 데이터를 병행하여 전송하는 것을 가능하게 하여도 좋다.
본 실시예에서는, 유닛간 데이터의 전송은 쌍방향이지만, 예를 들면 우측을 입력 전용, 좌측을 출력 전용(또는 그 반대)이라는 것과 같이, 전송 방향을 고정하여도 좋다. 그와 같이 전송 방향이 정해저 있으면, 센서 컨트롤러를 복수 접속한 경우의 전송 설정이 용이하게 된다. 센서 컨트롤러 내의 회로의 간소화도 도모할 수 있다.
CPU 사이 통신은 시리얼 통신이다. 유닛간 데이터의 전송에 비하여 통신 속도가 느리기 때문에, 화상 데이터를 연산 처리하여 얻어진 연산 결과의 값과 같이 데이터 량이 적은 센싱 데이터의 송신이나, 센서 컨트롤러의 유닛 번호 설정과 같은 초기 설정이나, 동작중의 여러가지의 설정 변경을 위한 통신에 적합하고 있다. 통신 속도가 느린 대신에, 소프트웨어에 의해 자유롭게 통신 내용을 정할 수 있기 때문에, 통신 내용의 유연성이 풍부하다. 이와같은 통신을, 유닛간 데이터의 고속 전송을 방해하는 일 없이 행할 수 있다. 또한, CPU 사이 통신의 전송 경로는, FPGA(130) 중을 경유하도록 하여도 좋다.
FPGA 내부 회로의 상세를 도시한 블록도가 도 9에 도시되어 있다. 동 도면에 도시된 바와 같이, FPGA(130)에는, 타이밍 변환 회로(131)와, 데이터 경로 전환 회로(132)와, 연산 처리 회로(133)와, 레지스터(134)와, 클록 전환 회로(135)와, 타이밍 생성 회로(136)와, 버퍼(137)가 포함되어 있다.
레지스터(134)는, FPGA(130) 내의 회로나 FPGA(130)의 입출력선과 CPU 버스 사이의 데이터 전송에 이용되는 메모리이다.
클록 전환 회로(135)는, FPGA 발진기(160)가 출력하는 클록 신호(제 1 클록 신호)나, 다른 센서 컨트롤러로부터 제 1 유닛간 커넥터(18a)를 경유하여 입력되는 유닛간 클록 신호(제 2 클록 신호)나의 어느 하나를 CPU 블록(140)으로부터의 클록 전환 신호에 의한 지시에 따라 선택하여 FPGA(130) 내부에 내부 클록 신호로서 공급한다. 또한, 선택된 클록 신호는 제 2 유닛간 커넥터(18b)에 출력된다.
타이밍 생성 회로(136)는, 타이밍 변환 회로(131), 데이터 경로 전환 회로(132), 연산 처리 회로(133)의 각각에 대해 제어 신호를 출력함에 의해, 이들의 회로가 협조(協調)한 타이밍에 동작할 수 있도록, 각각의 회로의 동작을 조정한다.
연산 처리 회로(133)는, 센싱 목적에 응하여 그 내용이 설계된다. 센싱 데이터가 화상 데이터인 경우는, 노이즈 제거, 에지 강조, 계조 변환, 2치화, 평균치 연산, 피크 위치 추출, 면적 추출, 중심(重心) 위치 추출 등을 행하는 연산 회로 블록을 조합시켜서 구성된다. 연산 대상으로 하는 센싱 데이터는 화상 데이터로는 한하지 않고, 시계열적으로 취득되는 다치(多値) 데이터라도 좋다. 예를 들면, PSD(Position Sensitive Device)를 이용한 변위 센서의 출력은, 시계열적으로 변화하는 아날로그 신호로서 얻어지는데, 이것을 일정 주기로 디지털 변환한(샘플링 한) 데이터를 대상으로 하여, 노이즈 제거, 특징량 추출 등을 행하는 연산 회로 블록을 조합시킨 연산 처리 회로를 구성하여도 좋다.
이 경우에도, FPGA(130)는 연산 내용에 응하여 배선된 하드웨어에 의해 연산 처리를 행하기 때문에, CPU와 프로그램에 의해 연산을 행하는 경우에 비하여 고속의 연산이 가능하기 때문에, 샘플링 주기를 작게 하는 것이 가능해지고, 이로서 짧은 시간중에 발생하는 현상을 센싱의 대상으로 할 수 있다.
연산 처리 회로에 있어서의 연산은, FPGA(130)에 접속된 FPGA-RAM(170)을 워킹 메모리로서 이용하면서 행하도록 하여도 좋다. 연산 처리 회로(133)에 있어서의 연산은, 예를 들면 1프레임의 화상과 같은 어떤 모아진 량의 데이터를 단위로 하여 행하도록 하여도 좋고, 주사선 몇개분의 라인 버퍼를 이용하는 등으로, 연속적으로 취득되는 데이터에 대해 순차적으로 처리를 행하고, 그 결과를 연속적으로 출력하는 파이프라인 방식의 연산으로 할 수도 있다.
FPGA 내부 회로에 포함되는 타이밍 변환 회로의 상세를 도시한 블록도가 도 10에 도시되어 있다. 동 도면에 도시된 바와 같이, 타이밍 변환 회로(131)는, 기록 제어 회로(1311)와, 듀얼 포트 라인 메모리(1312)와, 판독 제어 회로(1313)를 포함하고 있다. 이 타이밍 변환 회로(131)의 기능은, 센서 헤드(2)측의 클록의 속도와 센서 컨트롤러(1)측의 클록의 속도의 차이를 허용하면서, 센서 컨트롤러에 대해 최적의 타이밍에서 데이터의 판독을 가능하게 하는 것이다. 즉, 이 타이밍 변환 회로(131)에 있어서는, 듀얼 포트 라인 메모리(1312)에의 기록은 센서 헤드 I/F 회로(110)와 공통의 클록 신호(CLK_IN)에 의해 제어되고, 듀얼 포트 라인 메모리(1312)로부터의 판독은 FPGA(130)의 내부 클록 신호에 의해 제어된다.
데이터 경로 전환 회로의 상세를 도시한 블록도가 도 11에 도시되어 있다. 동 도면에 도시된 바와 같이, 데이터 경로 전환 회로(132)는, 제어선 전환 회로 (A)(1321)와, 제어선 전환 회로(B)(1322)와, 제어선 전환 회로(C)(1323)와, 데이터선 전환 회로(A)(1324)와, 데이터선 전환 회로(B)(1325)와, 데이터선 전환 회로(C)(1326)를 포함하고 있다.
각 데이터선 전환 회로(1324 내지 1326) 및 각 제어선 전환 회로(1321 내지 1323)는, CPU 블록(140)으로부터의 데이터 경로 전환 신호에 의해, 그 입력과 출력의 접속 관계가 결정된다.
예를 들면, 데이터선 전환 회로(A)(1324)는, 유닛간 데이터(우)의 선(이 실시예로는 8개의 패러렐 데이터선)을, 데이터선 전환 회로((B)(1325) 및 (C)(1326))에 접속하는 선(데이터선 전환 회로(A)하방 최우단의 선, 실제로는 이것도 8개의 패러렐 데이터선)에 접속할 수 있고, 또한, 어디에도 접속하지 않을 수도 있다. 또한, 데이터선 전환 회로(A)(1324)의 하방으로부터 입력하는 3개의 선(실제로는 각각 8개의 패러렐 데이터선) 의 어느 하나를 유닛간 데이터선(우)의 선에 접속할 수 있다.
데이터선 전환 회로((A), (B), (C)(1324 내지 1326))를 적절하게 제어함에 의해, 타이밍 변환 회로(131)로부터, 즉 센서 헤드(2)로부터 입력한 데이터를 유닛간 데이터(우), 유닛간 데이터(좌), 연산 처리 회로(133)중의 1개, 2개, 또는 3개 전부에 출력할 수 있다. 또한, 어디에도 출력하지 않을 수도 있다.
유닛간 데이터(우)로부터 입력한 데이터는, 유닛간 데이터(좌) 및 연산 처리 회로(133)의 양쪽 또는 한쪽에 출력할 수 있고, 어느 쪽에도 출력하지 않을 수도 있다. 유닛간 데이터(좌)로부터 입력한 데이터는, 유닛간 데이터(우) 및 연산 처리 회로(133)의 양쪽 또는 한쪽에 출력할 수 있다. 어느 쪽에도 출력하지 않을 수도 있다. 연산 처리 회로(133)로부터 입력한 데이터는, 유닛간 데이터(우) 및 유닛간 데이터(좌)의 양쪽 또는 한쪽에 출력할 수 있다. 어느 쪽에도 출력하지 않을 수도 있다.
제어선 전환 회로((A), (B), (C)(1321 내지 1323))에 대해서도 마찬가지이지만, 제어선 전환 회로(1321 내지 1323)에 관해서는 타이밍 변환 회로(131)로부터, 즉 센서 헤드(2)로부터 데이터를 입력하는 경로가 존재하지 않는다.
CPU 블록의 상세를 도시한 블록도가 도 12에 도시되어 있다. 동 도면에 도시된 바와 같이, CPU 블록(140)은, 마이크로 프로세서를 주체로 하여 구성되는 CPU(141)와, 시리얼 통신 I/F 회로(142)와, CPU-ROM(143)과, CPU-RAM(144)이 포함되어 있다.
CPU-ROM(143)에는, CPU에 센서 컨트롤러의 동작을 제어시키기 위한 프로그램 및 전원 투입 직후에 FPGA(130)에 로드하기 위한 회로 데이터가 격납되어 있다.
CPU(141), 시리얼 통신 I/F 회로(142), CPU-ROM(143), CPU-RAM(144)은, CPU 버스를 통하여 연결되어 있다. CPU 버스는 FPGA와 입출력 I/F 회로 블록의 쌍방에 접속되어 있다. 시리얼 통신 I/F 회로(142)는, 우측에 인접하는 센서 컨트롤러의 CPU 블록과 좌측에 인접하는 센서 컨트롤러의 CPU 블록에 각각 유닛간 커넥터를 통하여 접속된다.
입출력 I/F 회로 블록의 상세를 도시한 블록도가 도 13에 도시되어 있다. 동 도면에 도시된 바와 같이, 입출력 I/F 회로 블록(150)은, 조작부 입력 회로(151) 와, 표시부 출력 회로(152)와, D/A 변환기(153)와, 패러렐 I/F 회로(154)와, RS-232C 인터페이스 회로(155)와, USB 인터페이스 회로(156)를 포함하고 있다.
조작부 입력 회로(151)는 조작부(17)를 구성하는 수치 키, 펑션 키, 슬라이드 스위치로부터의 출력을 입력하기 위한 인터페이스로서 기능한다. 표시부 출력 회로(152)는, 표시부(11)에 대한 표시 데이터 출력을 위한 인터페이스로서 기능한다. D/A 변환기(153)는, 외부 접속 코드(3)에 포함되는 출력선상에 아날로그 신호를 출력하기 위한 인터페이스로서 기능한다. 패러렐 인터페이스 회로(154)는, 외부 접속 코드(3)에 포함되는 신호선과의 사이에서 패러렐 데이터의 교환을 행하기 위한 인터페이스로서 기능한다. RS-232C 인터페이스 회로(155)는, RS-232C 커넥터(14) 사이에서 데이터를 교환하기 위한 인터페이스로서 기능한다. USB 인터페이스 회로(156)는, USB 커넥터(13) 사이에서 데이터의 교환을 행하기 위한 인터페이스로서 기능한다.
이들의 조작부 입력 회로(151), 표시부 출력 회로(152), D/A 변환기(153), 패러렐 인터페이스 회로(154), RS-232C 인터페이스 회로(155) 및 USB 인터페이스 회로(156)는, CPU 블록(140)에 연결되는 CPU 버스에 접속되어 있다. 또한, 입출력 인터페이스 회로 블록(150)에는, 메모리 카드를 접속하기 위한 인터페이스를 마련할 수도 있다.
CPU(141)의 제너럴 플로우 차트(단체(單體) 동작시)가 도 14에 도시되어 있다. 동 도면에 도시된 바와 같이, 이 제너럴 플로우 차트에 도시된 처리의 전체는, 루틴 처리와 인터럽트 처리로 구성된다. 루틴 처리로서는, FPGA(130)에 회로 데이 터를 로드하는 처리(스텝 1401), 조작 입력 처리(스텝 1402), 외부 입력 처리(스텝 1403), 외부 출력 처리(스텝 1404) 및 표시 처리(스텝 1405)를 포함하고 있다. 또한, 인터럽트 처리로서는, 센싱 처리(스텝 1411)를 포함하고 있다.
루틴 처리는, 전원 투입부터 스타트한다. 처리가 시작되면, 우선 FPGA(130)에 회로 데이터를 로드한 후(스텝 1401), 조작 입력 처리(스텝 1402), 외부 입력 처리(스텝 1403), 외부 출력 처리(스텝 1404), 표시 처리(스텝 1405)를 반복하여 실행하면서, 무한 루프 상태로 된다.
전원 투입에 의해 처리가 스타트하면, FPGA(130)에 회로 데이터를 로드한 후는(스텝 1401), CPU는 전원 오프까지 무한 루프를 반복한다(스텝 1402 내지 1405). FPGA(130)로부터의 인터럽트나 외부 입력으로부터의 인터럽트가 있으면, CPU는 FPGA(130)로부터 센싱 데이터에 관한 연산 처리 결과를 취득하여 소정의 센싱 처리를 실행한다(스텝 1411).
FPGA(130)에의 회로 데이터의 로드는, CPU-ROM(143)에 압축 격납되어 있는 회로 데이터를 CPU-RAM(144)에 해동(解凍) 전개하고, CPU-RAM(144)으로부터 FPGA(130)에 회로 데이터를 전송함에 의해 행하여진다.
이 밖에, RS-232C나 USB 등의 인터페이스를 경유하여 외부로부터 회로 데이터를 입력하거나, 또는 다른 센서 컨트롤러 사이의 통신에 의해 다른 센서 컨트롤러로부터 회로 데이터를 입력하여, CPU-RAM(144)에 격납하고, 이것을 FPGA(130)에 전송함에 의해, 전원 투입시에 한하지 않고, 동작중에 있어서도 회로 데이터의 변경을 가능하게 할 수 있다.
FPGA(130)에 설정되는 파라미터의 변경은, RS-232C나 USB 등의 인터페이스를 경유하여 외부에서의 지시에 의해 행할 수 있다. 조작부(17)로부터의 키 입력에 의해 행할 수도 있다. 다른 센서 컨트롤러 사이의 통신에 의해 다른 센서 컨트롤러로부터의 지시에 의해 행할 수도 있다.
외부로부터의 회로 데이터나 설정 파라미터의 입력과 FPGA(130)에의 반영은, 검출 대상물(6)의 상황이나 검출 환경이 변화함에 응하여 행할 수 있다.
FPGA(130)의 회로 데이터나 설정 파라미터를 복수 준비하여 두고, 상황에 응하여 FPGA(130)에 로드하는 회로 데이터나 설정 파라미터를 선택하도록 하여도 좋다. 이와 같은 선택도, 검출 대상물(6)의 상황이나 검출 환경이 변화한 것에 응하여 행할 수 있다. 이와 같은 변화는, 외부로부터 알려지는 경우 외에, 센싱 데이터에 의거하여 센서 컨트롤러가 스스로 판단하도록 할 수도 있다.
회로 데이터나 설정 파라미터의 선택을 행하는 다른 예로서, 센서 헤드(2)로부터 센서 헤드(2)의 기종을 특정하는 형식 데이터를 취득하고, 취득한 형식 데이터에 응하여, 회로 데이터를 변경할 수 있다. 이와 같이 하면, 형식 데이터가 다른 기종을 복수 준비하고(이 경우 센서 헤드의 그 밖의 구성은 같아도 상관없다), 형식 데이터에 응하여 계측 정밀도가 특히 높아지는 연산 처리 회로의 구성으로 하거나, 계측 소요 시간이 특히 짧아지는 연산 처리 회로의 구성으로 하거나, 처리의 내용(예를 들면 투명판인 대상물의 겉면만을 대상으로 한 거리 계측을 하는지, 겉면과 이면의 양쪽의 거리 계측을 하는지)이 다른 연산 처리 회로의 구성으로 하거나 할 수 있다.
그렇게 하면, 유저는 센싱의 목적과 센서 헤드의 형식을 대응시켜서 관리하고(목적 자체를 센서 헤드에 표시하여도 좋다), 목적에 응한 센서 헤드를 접속하면 센서 컨트롤러의 회로가 목적에 맞도록 변화한다는 사용 방법을 할 수 있다. 또한, 센서 헤드에 회로 데이터나 설정 파라미터를 격납하여 두고, 센서 헤드로부터 센서 컨트롤러에 회로 데이터나 설정 파라미터를 전송하도록 하여도 좋다.
센서 컨트롤러 회로(연산 유닛)의 내부 구성을 도시한 블록도가 도 15에 도시되어 있다. 동 도면에 도시된 바와 같이, 이 센서 컨트롤러 회로(100A)는, 도 4에서 앞서 설명한 센서 컨트롤러 회로(100)에 비하면, 센서 헤드 커넥터(16), 센서 헤드 인터페이스 회로(110), 및 센서 헤드 경로(P2)가 존재하지 않는다. 이 센서 컨트롤러 회로(100A)(연산 유닛)는, 센서 컨트롤러가 복수 접속된 센싱 시스템에 있어서, 다른 센서 컨트롤러로부터 센싱 데이터를 취득하고, 그것에 대한 연산 처리를 행하는 경우 등에 사용된다.
다음에, 본 발명의 센서 컨트롤러(100, 100A)를 이용하여 구성된 센싱 시스템(A)의 구성도가 도 16에 도시되어 있다. 동 도면에 있어서, 컨트롤러(A)는, 도 15에 도시된 것이고, 컨트롤러(B 및 C)는 도 4에 도시된 것이다. 컨트롤러(B 및 C)에는 센서 헤드(2)가 각각 접속된다. 이들의 센서 헤드(2)의 구성은, 앞서, 도 3 및 도 5에 도시된 것이다. 이들의 컨트롤러(A 내지 C)에는, 도 18 내지 도 20의 처리를 실행함에 의해, 도시한 유닛 번호 『0』 내지 『2』가 부여되어 있다.
다음에, 촬상 소자의 수평 주사선상에 얻어지는 광강도 분포가 도 17에 도시되어 있다. 도면에 있어서, 광강도의 피크에 대응하는 화소의 위치가 대상물까지의 거리에 대응하고 있다. 도 16에 도시된 컨트롤러(C)에 접속된 센서 헤드(2)는, 수평으로 놓여진 판형상 대상 물체의 상방에 설치되고, 그 상면(겉면)까지의 거리를 계측하고 있다. 컨트롤러(B)에 접속된 센서 헤드(2)는, 같은 대상 물체의 하방에 설치되고, 그 하면(이면)까지의 거리를 계측하고 있다. 컨트롤러(B, C)에서 각각 계측된 거리 데이터(센싱 데이터)는, 컨트롤러(A)에 보내진다. 컨트롤러(A)에는, 2개의 센서 헤드 사이의 거리가 설정되어 있고, 그 정보와, 컨트롤러(A 및 B)로부터 취득한 거리 데이터를 이용하여, 대상 물체의 두께를 산출한다. 산출 결과는, 컨트롤러(C)의 입출력 인터페이스 회로 블록(150)을 경유하여 유저 소망의 인터페이스에 의해 외부로 출력된다. 두께가 규정 범위 내에 있는지의 여부를 판정하고, 그 판정 결과를 출력하여도 좋다.
도 16에 도시된 센싱 시스템(A)은, 센서 헤드(2)를 대상 물체(6)의 같은 측에 병렬 배치하고, 각각의 계측 대상 위치의 높이의 차(단차)의 계측에 이용할 수도 있다.
다음에, 센싱 시스템(A)의 동작 플로우 차트(그 1 내지 그 3)가 도 18 내지 도 20에 도시되어 있다. 도 18에서 처리가 시작되면, 우선 각 컨트롤러(A 내지 C)에서는, 우측 유닛 유무의 확인 처리를 행한다(스텝 101, 201, 301). 도 16에 도시된 센싱 시스템(A)의 구성도를 전제로 하면, 컨트롤러(A)에서의 확인 결과는 『우측 유닛 있음』, 컨트롤러(B)에서의 확인 결과는 『우측 유닛 있음』으로 됨에 대해, 컨트롤러(C)에서의 확인 결과는 『우측 유닛 없음』으로 된다.
계속해서, 좌측 유닛 유무의 확인 처리가 행하여진다(스텝 102, 202, 302). 마찬가지로, 센싱 시스템(A)의 구성도를 전제로 하면, 컨트롤러(A)에서의 확인 결과는 『좌측 유닛 없음』으로 됨에 대해, 컨트롤러(B)에서의 확인 결과는 『좌측 유닛 있음』, 컨트롤러(C)에서의 확인 결과는 『좌측 유닛 있음』으로 된다.
계속해서, 클록 전환 회로의 설정 처리가 행하여진다(스텝 103, 203, 303). 이 때, 컨트롤러(A)에서는, 우 유닛으로부터의 클록 입력을 사용하도록 클록 전환 회로의 설정이 행하여지고, 컨트롤러(B)에서도, 우 유닛으로부터의 클록 입력을 사용하도록 클록 전환 회로의 설정이 행하여진다. 이에 대해, 컨트롤러(C)에서는, 자체 유닛의 발진기를 사용하도록 클록 전환 회로의 설정이 행하여진다.
계속해서, 센서 헤드의 유무와 형식 확인 처리가 행하여진다(스텝 104, 204, 304). 이 때, 컨트롤러(A)에서의 확인 결과는 『센서 헤드 없음』으로 됨에 대해, 컨트롤러(B)에서의 확인 결과는 『센서 헤드 있음』으로 되고, 컨트롤러(C)에서의 확인 결과도 『센서 헤드 있음』으로 된다.
계속해서, 계측 준비 설정 처리가 행하여진다(스텝 105, 205, 305). 컨트롤러(A)에서의 계측 준비 설정 처리에서는, (1) 2개의 계측 결과를 이용한 연산 처리를 위한 CPU 프로그램 파라미터를 설정하는 처리, (2) 데이터 경로 전환 회로를, 우측 유닛으로부터 입력한 계측 결과를 CPU에 송출하도록 설정하는 처리를 실행한다. 컨트롤러(B)에서의 계측 준비 설정 처리에서는, (1) 센서 헤드의 형식에 응하여, 연산 처리 회로 파라미터 및 CPU 프로그램 파라미터를 설정하는 처리, (2) 거리 계측을 설정하는 처리, (3) 데이터 경로 전환 회로를, (a) 센서 헤드로부터 입력한 데이터에 관해서는 연산 처리 회로로, (b) CPU가 출력한 계측 결과에 관해서 는 좌측 유닛으로, (c) 우측 유닛으로부터 입력한 계측 결과는 좌측 유닛으로, 설정하는 처리를 실행한다. 컨트롤러(C)에서의 계측 준비 설정 처리에서는, (1) 센서 헤드의 형식에 응하여, 연산 처리 회로 파라미터 및 CPU 프로그램 파라미터를 설정하는 처리, (2) 거리 계측을 설정하는 처리, (3) 데이터 경로 전환 회로를, (a) 센서 헤드로부터 입력한 데이터를 연산 처리 회로로, (b) CPU가 출력한 계측 결과에 관해서는 좌측 유닛으로, 설정하는 처리를 실행한다.
도 19로 이전하여, 각 컨트롤러(A 내지 C)에서, 계측 준비 설정 처리(스텝 105, 205, 305)가 완료하였으면, 계속해서, 컨트롤러(A, B, C) 사이에서 적절하게 교신함에 의해, 컨트롤러(A 내지 C)의 각각에 유닛 번호를 붙이는 처리가 실행된다.
우선, 컨트롤러(A)에서는, 자신의 유닛 번호를 0으로 한다(스텝 106). 계속해서, 자신의 유닛 번호＋1(=1)의 번호를 우측의 유닛에 출력한다(스텝 107). 컨트롤러(A)에서는, 유닛 번호를 좌측의 유닛으로부터 취득할 때까지 대기한다(스텝 206). 대기중에 유닛 번호를 좌측의 유닛으로부터 취득하였으면, 이 예에서는, 취득한 유닛 번호 『1』을 자신의 유닛 번호로 한다(스텝 207). 계속해서, 자신의 유닛 번호＋1(=2)의 번호를 우측의 유닛에 출력한다(스텝 208). 컨트롤러(C)에서는, 유닛 번호를 좌측의 유닛으로부터 취득할 때까지 대기한다(스텝 306). 대기중에 유닛 번호를 좌측의 유닛으로부터 취득하였으면, 이 예에서는 취득한 유닛 번호 『2』를 자신의 유닛 번호로 한다(스텝 307).
계속해서, 최대 유닛 번호인 『2』를 좌측의 유닛으로 출력한다(스텝 308). 컨트롤러(B)에서는, 최대 유닛 번호를 우측의 유닛으로부터 취득할 때까지 대기한다(스텝 209). 대기중에 최대 유닛 번호를 우측의 유닛으로부터 취득하였으면, 이 예에서는, 최대 유닛 번호인 『2』를 좌측의 유닛으로 출력한다(스텝 210). 컨트롤러(A)에서는, 최대 유닛 번호를 우측의 유닛으로부터 취득할 때까지 대기한다(스텝 108).
이상의 처리를 실행한 결과, 컨트롤러(A, B, C)에는 각각 자신의 유닛 번호가 설정되고, 동시에 컨트롤러(A, B, C)는, 시스템을 구성한 최대 유닛 번호를 알 수 있다.
도 20으로 이전하여, 이와 같이 하여, 각 컨트롤러(A, B, C)에서, 클록 전환 회로의 설정 처리, 센서 헤드의 유무와 형식 확인 처리, 계측 준비 설정 처리, 유닛 번호 결정 처리 등이 종료되었으면, 이후 3대의 컨트롤러(A 내지 C)를 상호 연계하면서, 계측 동작이 실행된다.
즉, 우선 컨트롤러(A)로부터 컨트롤러(B)에 대해, 유닛 번호 『2』의 계측 결과의 취득 요구가 발행된다(스텝 109). 계속해서, 컨트롤러(B)에서는, 컨트롤러(A)로부터의 취득 요구를 컨트롤러(C)로 중계한다(스텝 211). 계속해서 컨트롤러(C)에서는, 취득 요구를 수신한 후(스텝 309), 자체 유닛의 계측 결과를 좌측 유닛인 컨트롤러(B)로 출력한다(스텝 310). 계속해서 컨트롤러(B)에서는, 계측 결과를 컨트롤러(C)로부터 컨트롤러(A)로 중계한다(스텝 212). 계속해서, 컨트롤러(A)에서는, 유닛 번호 『2』의 계측 결과를 취득한다(스텝 110).
계속해서 컨트롤러(A)로부터 컨트롤러(B)에 대해, 유닛 번호 『1』의 계측 결과의 취득 요구가 발행된다(스텝 111). 계속해서, 컨트롤러(B)에서는, 취득 요구를 수신함과 함께(스텝 213), 계측 결과를 좌측 유닛인 컨트롤러(A)로 출력한다(스텝 214). 계속해서, 컨트롤러(A)에서는, 유닛 번호 1의 계측 결과를 취득한다(스텝 112). 계속해서, 컨트롤러(A)에서는, 유닛 번호 『1』 및 『2』의 계측 결과로부터 두께를 연산한다(스텝 113). 이상 일련의 처리가, 소정의 종료 지령이 주어질 때까지(스텝 114,215,311), 반복하여 실행된다.
이와 같이, 도 19의 플로우 차트를 실행함에 의해, 컨트롤러(C)는, 자체 유닛의 발진기를 사용하는 클록 전환 회로가 설정되고, 컨트롤러(A 및 B)는, 우 유닛으로부터의 클록 입력을 사용하도록 클록 전환 회로가 설정된다. 즉, 모든 컨트롤러의 FPGA는 컨트롤러(C)의 발진기가 출력하는 클록 신호를 이용하여 동작한다. 이로써, 각 컨트롤러의 FPGA 사이에 동기 통신을 행한 것이 용이하게 된다. 더구나, 통신을 위한 클록 신호가 FPGA에 프로그램되어 있는 연산 처리 회로 등의 내부 회로의 클록 신호와도 동기하고 있기 때문에, FPGA 내부 회로에 대한 센싱 데이터의 입출력을 효율 좋게 행할 수 있다.
상기 센싱 시스템에 의하면, 전(全) 컨트롤러에 클록 신호를 공급하는 컨트롤러의 발진기의 발진 주파수를 변경하면, 시스템 전체의 FPGA의 클록 주파수를 변경할 수 있다. 이와 같은 시스템의 클록 주파수의 변경은, 클록 신호를 공급하는 컨트롤러의 발진기의 주파수를 조정 가능하게 함에 의해 실현할 수 있다. 또는, 클록 신호를 공급한 컨트롤러를, 다른 발진 주파수의 발진기를 갖는 컨트롤러로 치환함에 의해 실현할 수 있다. 예를 들면, 센싱 시스템(A)의 컨트롤러(C)를, 보다 빠 른 발진 주파수의 발진기를 갖는 컨트롤러로 치환함에 의해, 시스템 전체의 처리 속도를 향상시킬 수 있다.
다음에, CPU에 의한 센싱 처리의 플로우 차트가 도 21에 도시되어 있다. FPGA(130)는, 센서 헤드(2)로부터 화상 데이터를 주기적으로 취득하여 연산 처리하고 있다. FPGA(130)는, 1화면분의 연산 처리가 완료하면, 결과를 레지스터에 격납하고, CPU(141)에 인터럽트를 걸 수 있다. CPU(141)는 이 인터럽트가 있으면, 도 21의 플로우 차트의 동작을 시작한다.
도 21에서 처리가 시작되면, 우선 CPU(141)는, FPGA(130)로부터 화소 단위로 표시된 계측 결과를 취득한다(스텝 2101). 계속해서, CPU(141)는, 계측 결과를 ㎜ 단위의 실(實) 좌표로 변환한다(스텝 2102). 계속해서, CPU(141)는, 실 좌표로 변환한 계측 결과를 CPU-RAM(144)에 격납한다(스텝 2103). 계속해서 CPU(141)는, 실 좌표로 변환한 계측 결과를 FPGA(130)에 출력한다(스텝 2104). 이, 실 좌표로 변환한 계측 결과를 FPGA(130)에 출력하는 스텝에서, 필요하면 데이터 경로 전환 회로(132)에 지시를 내어서, 실 좌표로 변환한 계측 결과가 적절한 유닛간 커넥터, 즉 접속된 다른 센서 컨트롤러를 향하여 전송되도록 한다. 계속해서, CPU(141)는, CPU-RAM(144)에 격납되어 있는 계측 결과를 임계치와 비교하고, 비교 판정 결과를 CPU-RAM(144)에 격납한다(스텝 2105).
CPU-RAM(144)에 격납된 계측 결과와 비교 판정 결과는, 외부에서의 요구가 있으면 입출력 인터페이스 회로 블록(150)을 경유하여, 어느 하나의 인터페이스에 의해 출력된다. 외부에서의 요구가 없어도, 주기적으로 또는 항상 출력하도록 하여 도 좋다.
도 22 내지 27에는, 데이터의 흐름(그 1 내지 그 6)이 도시되어 있다. 이들의 데이터의 흐름을 실현하도록, CPU(141)로부터의 지시에 의해, 데이터 경로 전환 회로(132)가 설정된다. 이 설정은, 필요에 응하여 시계열적으로 변화한다.
데이터의 흐름(그 1)이 도 22에 도시되어 있다. 도면에 있어서, () 내의 아라비아 숫자는 데이터가 보내지는 순번을 나타내고 있다. 도면에 있어서, 데이터(2)는 센서 헤드 I/F 회로(110)로부터 입력된 데이터(1)가 연산 처리 회로(133)에 의해 연산 처리된 결과이다. 데이터(3)는 데이터(2)가 CPU(141)에 의해 연산 처리된 결과이다. 데이터(4)는 데이터(3)가 연산 처리 회로(133)를 빠져 나간 것이고, 유닛간 커넥터(좌)(18b)에 출력된다.
도 22에 도시된 데이터의 흐름(그 1)은, 센싱 시스템(A)의 컨트롤러(C)에 접속된 센서 헤드로부터 출력되는 센싱 데이터의, 컨트롤러(C)에 있어서의 데이터의 흐름이 해당한다. 컨트롤러(B)에 대해서도 마찬가지이다. 도면 중 파선으로 도시한 바와 같이, 센서 헤드로부터 출력되는 센싱 데이터가 분기되어 다른 컨트롤러에 동시에 보내도록 할 수도 있다. 이것은, 후술하는 도 29의 센싱 시스템(B)의 컨트롤러(A)에 있어서의 데이터의 흐름이 해당한다. 또한, 데이터(3), 데이터(4)에 대신하여 CPU 사이 통신을 이용할 수도 있다.
데이터의 흐름(그 2)이 도 23에 도시되어 있다. 도 23에 도시된 데이터의 흐름(그 2)은, 센싱 시스템(A)의 컨트롤러(B)가, 컨트롤러(C)로부터 출력되는 연산 결과의 센싱 데이터를 컨트롤러(A)로 중계하는 경우가 해당한다.
데이터의 흐름(그 3)이 도 24에 도시되어 있다. 이 데이터의 흐름(그 3)은, 후술하는 도 29의 센싱 시스템(B)의 컨트롤러(B)에 있어서의 데이터의 흐름이 해당한다. 데이터(1)는 접속된 다른 센서 컨트롤러로부터의 센싱 데이터이다. 예를 들면, 도 29에 도시된 컨트롤러(B)의 경우에는, 컨트롤러(C)에 접속된 센서 헤드로부터 출력되는 센싱 데이터이다. 그 후의 데이터의 흐름은 도 22와 마찬가지이다.
데이터의 흐름(그 4)이 도 25에 도시되어 있다. 이 데이터의 흐름(4)은, 연산 처리 회로(133)에 입력된 센싱 데이터가 일단 FPGA-RAM(170)에 격납되고, 격납된 데이터를 이용하면서 연산 처리 회로(133)에서 연산 처리가 행하여진다. 그 밖은 도 22와 마찬가지이다.
데이터의 흐름(그 5)이 도 26에 도시되어 있다. 이 데이터의 흐름(5)은, 도 25와 마찬가지로, FPGA-RAM(170)에 격납된 데이터를 이용하여 연산 처리가 행하여진 후, 연산 결과가 FPGA-RAM(170)에 격납된다. 연산 결과는 CPU(141)에도 보내진다. 예를 들면, FPGA-RAM(170)에 격납되는 연산 결과는 화상 데이터이고, CPU(141)에 보내지는 연산 결과는 특징량의 값이라는 것과 같이, 양 연산 결과가 서로 다른 것이라도 좋다. FPGA-RAM(170)에 격납된 연산 결과는, 다른 센서 컨트롤러를 향하여 송출된다.
데이터의 흐름(그 6)이 도 27에 도시되어 있다. 이 데이터의 흐름(그 6)은, 연산 처리 회로(133)에 입력되는 센싱 데이터(도면에서는 센서 헤드로부터이지만, 다른 센서 컨트롤러로부터라도 좋다)를 파이프라인 처리 회로(133a)에 의해 파이프라인 처리하여 출력한다. 파이프라인 처리의 결과는, 연산 처리 회로(133)에 있어 서의 다른 처리에 이용하여도 좋다. 예를 들면, 복수의 센서 컨트롤러에서 분담하여 서로 다른 내용의 파이프라인 처리를 행함에 의해, 복잡한 화상 처리를 리얼타임으로 행할 수 있다. 데이터 경로 전환 회로(132)를 경유하는 연산 처리 회로(133)에 대한 입력과 출력을 동시에 행하기 때문에, 도 11에 도시된 데이터 경로 전환 회로(132)를 다시 1세트 증설할 필요가 있다. 단, 파이프라인 처리 전용으로 된 센서 컨트롤러의 경우에는, 1세트의 데이터 경로 전환 회로는 연산 처리 회로로의 입력 전용, 또 1세트는 연산 처리 회로로부터의 출력 전용이기 때문에, 각 데이터 경로 전환 회로를 필요한 배선뿐으로 간소화할 수 있다.
다음에, 센서 컨트롤러(확장 메모리 유닛)의 내부 구성을 도시한 블록도가 도 28에 도시되어 있다. 동 도면에 도시된 바와 같이, 이 센서 컨트롤러(확장 메모리 유닛)(100B) 내에는, 플래시 메모리(180)가 포함되어 있고, 이 플래시 메모리(180)가 FPGA(130)에 접속되어 있다. 또한, 센서 헤드 인터페이스 회로나 입출력 인터페이스 회로 블록 등은 존재하지 않는다. 이 센서 컨트롤러(100B)에 의하면, 다른 센서 컨트롤러로부터 입력한 센싱 데이터를 플래시 메모리(170)에 격납하고, 격납한 센싱 데이터를 다른 센서 컨트롤러에 출력하는 기능을 갖는다. 즉, 데이터 로거로서 사용할 수 있다.
센싱 시스템의 다른 실시예인 센싱 시스템(B)의 구성도가 도 29에 도시되어 있다. 이 센싱 시스템(B)은 투명판의 두께 계측을 목적으로 하는 센싱 시스템이다. 센싱 시스템(A)의 경우와 동일한 센서 헤드(2)가 컨트롤러(C)에만 접속되어 있다.
촬상 소자의 수평 주사선상에 얻어진 광강도 분포가 도 30에 도시되어 있다. 센서 헤드의 촬상 소자상에는, 투명판의 겉면(센서 헤드가 마련되어 있는 측의 면)으로부터의 반사광에 의한 광강도 분포의 피크와, 투명판의 이면으로부터의 반사광에 의한 광강도 분포의 피크를 얻을 수 있다.
센싱 시스템(B)에서는, 컨트롤러(C)의 데이터 경로 전환 회로(132)는, 센서 헤드(2)로부터의 센싱 데이터를 분기하여, 컨트롤러(C)의 연산 처리 회로와, 컨트롤러(B)의 양쪽에 보낸다. 컨트롤러(C)는, 거리가 작은 측으로부터 최초의 피크, 즉, 겉면에 대응하는 피크에 대해 거리 계측을 행한다. 컨트롤러(B)는, 거리가 작은 측으로부터 2번째의 피크, 즉, 이면에 대응하는 피크에 대해 거리 계측을 행한다. 컨트롤러(A)는, 컨트롤러(B, C)로부터 계측 결과를 취득하고, 그들의 값의 차로부터 투명판의 두께를 구한다. 투명판의 굴절율을 고려한 보정 연산도 행하여진다.
센싱 시스템(B)의 동작 플로우 차트(그 1)가 도 31에 도시되어 있다. 또한, 동 플로우 차트(그 2, 그 3)에 관해서는, 도 19 및 도 20의 각 플로우 차트와 마찬가지이다. 도 18과의 상위점은, 컨트롤러(B) 및 컨트롤러(C)에서의 계측 준비 설정 처리(스텝 205B, 305C)뿐이다.
즉, 컨트롤러(B)에서의 계측 준비 설정 처리(스텝 205B)에서는, (1) 컨트롤러(C)에 접속되어 있는 센서 헤드의 형식에 응하여, 연산 처리 회로 파라미터 및 CPU 프로그램 파라미터를 설정하는 처리, (2) 이면까지의 거리 계측을 설정하는 처리, (3) 데이터 경로 전환 회로를, (a) 우측 유닛으로부터 입력한 데이터를 연산 처리 회로 에, (b) CPU가 출력한 계측 결과를 좌측 유닛으로, (c) 우측 유닛으로부 터 입력한 계측 결과를 좌측 유닛에, 각각 설정한다.
또한, 컨트롤러(C)에서의 계측 준비 설정 처리(스텝 305C)에서는, (1) 센서 헤드의 형식에 응하여, 연산 처리 회로 파라미터 및 CPU 프로그램 파라미터를 설정하는 처리, (2) 겉면까지의 거리 계측을 설정하는 처리, (3) 데이터 경로 전환 회로를, (a) 센서 헤드로부터 입력한 데이터를 연산 처리 회로 및 좌측 유닛에, (b) CPU가 출력한 계측 결과를 좌측 유닛에, 설정하는 처리를 실행한다.
다음에, 변위 센서 기능과 시각(視覺) 센서 기능을 함께 갖는 센서 헤드의 구조도가 도 32에 도시되어 있다. 이 센서 헤드는, 센싱 시스템(B)의 센서 헤드로서 사용할 수 있다. 도면은, 센서 헤드 유닛의 케이스 측면을 개구하여 그 내부를 도시한 것이다. 도면에 있어서, 201은 계측용 광원을 구성하는 적색 레이저 다이오드 소자, 202는 계측용 투광 광학계를 구성하는 렌즈 조립체, 203은 계측 대상 물체상의 계측 위치를 포함하는 그 주변 영역을 비스듬히 본 화상을 취득하기 위한 사시(斜視) 화상 취득 광학계를 구성하는 렌즈 조립체, 204는 렌즈 조립체(203)의 광축을 절곡하기 위한 미러, 205는 계측 대상 물체상의 계측 위치를 포함하는 그 주변 영역을 정면에서 본 화상을 취득하기 위한 정시(正視) 화상 취득 광학계를 구성하는 렌즈 조립체, 206은 사시 화상 취득 광학계를 통하여 취득되는 비스듬히 본 화상과 정시 화상 취득 광학계를 통하여 취득되는 정면에서 본 화상을 각각 광전 변환하여 각 화상에 대응하는 영상 신호를 생성하는 촬상 수단으로서의 2차원 CCD 소자이다.
상기 센서 헤드(2)에서는, 레이저 점등시에 렌즈 조립체(203)를 경유하는 광 로에 의해 거리측정용(測距用)의 레이저 광 조사광 상(像)이, 레이저 소등시에 렌즈 조립체(205)를 경유하는 광로에 의해 계측 위치 주변을 포함하는 정시 화상을 얻을 수 있다. 정시 화상은, 대상 물체상의 마크의 위치를 특정하는, 통상의 카메라에서 취득한 화상을 대상으로 하는 것과 같은 화상 처리의 대상으로 할 수 있다. 이 센서 헤드는, 거리측정용의 화상과 정시 화상을 교대로 출력한다. 거리측정용의 화상 데이터는 센싱 시스템(B)의 컨트롤러(C)에서 연산 처리되고, 마크 위치 특정용의 정시 화상은 컨트롤러(B)에서 연산 처리된다. 대상물의 표면이 거의 평탄하다고 하면, 컨트롤러(A)에서는, 마크 위치의 3차원 좌표를 특정할 수가 있다.
센싱 시스템(A)에 있어서, 컨트롤러(C)에 변위 센서를 접속하고, 컨트롤러(B)에 카메라를 접속함에 의해서도, 마찬가지로, 마크 위치의 3차원 좌표의 측정을 행할 수 있다.
센싱 시스템(B)의 다른 응용예로서, 센서 헤드로서 카메라를 접속하고, 컨트롤러(C 와 B)에서 다른 내용의 화상 처리를 행할 수 있다. 예를 들면, 촬상된 화상에 문자와 바코드가 찍혀 있는 경우에, 컨트롤러(C)에서 문자의 특정을, 컨트롤러(B)에서 바코드의 복호(復號)를 행할 수 있다.
센싱 시스템(B)의 다른 응용예로서, 컨트롤러(B)에 있어서, 센서 헤드로부터의 센싱 데이터와, 컨트롤러(C)에서 처리된 결과의 센싱 데이터의 양쪽을 이용하여 연산 처리할 수가 있다. 이 경우는, 컨트롤러(B)에서 컨트롤러(C)의 연산 결과를 단지 중계하는 것이 아니라, 컨트롤러(B)의 연산 처리 회로에 입력하도록 변경이 행하여진다. 예를 들면, 센서 헤드로서 카메라를 접속하고, 촬상된 화상에 바코드 가 찍혀 있는 경우에, 컨트롤러(C)에서 파이프라인 처리를 이용하여 화상의 입력 완료와 동시에 바코드의 위치와 회전각을 산출하고, 이 결과를 즉각 컨트롤러(B)에 보낸다. 컨트롤러(B)에서는 화상 입력 완료 후 즉각 바코드의 위치와 회전각의 정보를 얻기 때문에, 이 정보를 이용하여 즉각 바코드의 복호를 시작할 수 있다.
센싱 시스템(A)에 있어서, 컨트롤러(B)를 증설하여, 센싱 대상 개소를 늘릴 수 있다. 예를 들면, 직사각형의 판형상 대상물의 4개의 모서리 부근과 중심의 5개소에서 동시에 거리측정을 행하고, 그 결과로부터 컨트롤러(A)에서, 대상물의 평탄도를 산출할 수 있다.
센서 컨트롤러에 접속하는 센서 헤드로서는, 2차원 촬상 소자를 이용하는 것에 한하지 않고, 1차원 촬상 소자를 이용하는 센서나, 아날로그 신호(또는 그것이 디지털화된 신호)를 출력하는 센서를 널리 채용할 수 있다.
이상, 센서 컨트롤러의 실시예를 FPGA에 프로그램되는 회로의 내용이 결정되어 있는 것으로 하여 설명하여 왔다. 실제로 센서 컨트롤러를 센싱에 이용하기 위해서는, 이와 같이 FPGA의 회로 내용이 결정되어 있는 것이 필요하다.
그런데, 도 4, 도 15, 또는 도 28에 도시한 바와 같은 내부 구성을 갖지만, FPGA에 프로그램되는 회로 내용이 아직 결정되어 있지 않은 유닛도 본 발명의 실시예이다. 이와 같은 유닛은, 말하자면 센서 컨트롤러의 플랫폼 제품이다. 플랫폼 제품은, 그 메이커 자신에 의해, FPGA에 프로그램되는 회로의 내용이 결정된 센서 컨트롤러를 생산하기 위해 이용할 수 있을 뿐만 아니라, 플랫폼 제품인 채로 유통시킬 수도 있다. 이 경우, FPGA에 프로그램되는 회로의 내용의 결정은, 센싱을 행하 는 유저나, 유저를 위해 센싱 시스템을 구축하는 사업자나, 센서 컨트롤러를 조립하는 장치의 제조업자에 의해 행하여진다. 이들의 메이커 이외의 사람이 결정 또는 선택하는 FPGA의 회로 데이터는, 플랫폼 제품의 메이커가 제공하여도 좋고, 제삼자가 개발하는 것도 생각된다.
본 발명의 센서 컨트롤러의 유닛간 경로는, 좌우의 유닛간 커넥터의 사이를 직결하는 관통 버스 라인으로서 구성할 수 있고, 이 버스 라인에 프로그램 가능한 논리 회로를 접속하도록 하여도 좋다. 그러나, 실시예로서 설명한 바와 같이, 유닛간 경로를, 프로그램 가능한 논리 회로 및 한쪽의 유닛간 커넥터의 사이의 경로와, 프로그램 가능한 논리 회로 및 다른쪽의 유닛간 커넥터의 사이의 경로로 나누어 둠에 의해, 다음과 같은 이점을 얻을 수 있다.
즉, 유닛간 경로를 관통 버스 라인으로 한 경우는, 복수의 센서 컨트롤러를 연결한 센싱 시스템 전체에서 하나의 공통의 버스 라인이 형성되는 것에 대해, 프로그램 가능한 논리 회로를 사이에 두고 유닛간 경로를 나눈 경우는, 센서 컨트롤러의 한쪽측과 다른쪽측에서 동시에 다른 내용의 데이터 전송을 행하는 것이 가능해진다. 예를 들면, 복수의 센서 컨트롤러를 연결하여 다단의 파이프라인 처리를 행할 수 있다. 그뿐만이 아니라, 필요한 때에 프로그램 가능한 논리 회로의 내부에서 양측의 유닛간 경로를 접속시키면, 관통 버스 라인을 형성하여, 인접하지 않은 센서 컨트롤러 사이에서 시간 지연이 없는 데이터 전송을 행하는 것도 가능해진다. 이와 같이, 센서 컨트롤러의 내부에서 프로그램 가능한 논리 회로를 사이에 두고 유닛간 경로를 나누는 구성은, 센싱 시스템에 유연성을 가져온다.
센싱 시스템의 유연성에는, 센서 컨트롤러가 프로그램 가능한 논리 회로 외에 CPU를 내장하고 있는 것도 공헌하고 있다. CPU를 내장함에 의해, 구체적인 사용 장면에 응하여 각 센서 컨트롤러 및 센싱 시스템의 기능을 변경하는 것이 용이하게 된다. 특히, 도 4의 실시예의 센서 컨트롤러와 같이, 센서 헤드를 접속 가능하고, 외부와의 전기적 인터페이스(외부 접속 코드, 외부 I/F 커넥터) 및 사람과의 인터페이스(조작부, 표시부)를 구비한 것은, 다른 센서 컨트롤러와 연결하지 않고 단체의 센서로서도 사용이 가능하다는 고도의 유연성을 구비한다.
본 발명의 실시예인 플랫폼 제품은, 다양한 구성의 센서 헤드와의 조합에 적용할 수 있는 것도 특징적이다. 특히, 촬상 소자를 구비한 센서 헤드를 데이터원으로 하는 화상 데이터의 처리에도, 아날로그 출력의 물리량 변환기(포토 다이오드, PSD, 검지 코일 등의 디바이스나 그것들에 앰프, 발진 회로 등을 부가한 것)를 구비한 센서 헤드를 데이터원으로 하는 파형 데이터의 처리에도 적용할 수 있다. 이 플랫폼 제품은, 유닛간에서 화상 데이터를 전송하는 능력을 갖고 있기 때문에, 아날로그 데이터를 디지털화한 다치(多値) 데이터를 취급하는 경우에는, 어던 시간 범위에 걸치는 다치 데이터의 시계열 집합인 파형 데이터를, 유닛간에서 일괄하여 전송할 수 있다.
다음에, 센서 컨트롤러 회로의 다른 실시예의 내부 구성을 도시한 블록도가 도 33에 도시되어 있다. 이 센서 컨트롤러 회로(100C)에는, 도 4의 센서 컨트롤러 회로(100)에 대해, 외부 I/F 커넥터(19)로부터 FPGA(130)에 외부 트리거 신호를 전송하는 외부 트리거 신호선, 및 FPGA(130)로부터 외부 I/F 커넥터(19)로 통합 OK 신호(통합 판정 신호)를 전송하는 통합 OK 신호선이 추가되어 있다. 외부 트리거 신호 및 통합 OK 신호의 외부 사이의 전송에는, 외부 접속 코드(3)에 포함되어 있는 패러렐 신호선 내의 2개가 이용된다. 이 센서 컨트롤러에 접속되어 있는 센서 헤드(2)는, 2차원 촬상 소자를 내장한 카메라이다. 표시부(11)에는, 고정밀한 컬러 액정 표시 화면이 포함되어 있고, 센서 헤드(2)에서 촬상한 화상이나 화상 처리 후의 화상을 표시할 수 있다. 또한, 계측 범위를 나타내는 도형 등도 이 화면에 표시함에 의해 계측 조건의 설정 조작을 용이하게 하고 있다.
센서 컨트롤러 회로(100C)에 포함되어 있는 FPGA(130)의 내부 회로의 상세를 도시한 블록도가 도 34에 도시되어 있다. 도 34의 FPGA 내부 회로는, 이하의 점에서 도 9의 FPGA 내부 회로와 다르다.
센서 헤드에 대한 LED(센서 LED 제어 신호) 및 LD_ON(레이저 제어 신호)의 출력이 포함되어 있지 않다.
타이밍 생성 회로(136)에 대신하여, 트리거 제어 회로(138)가 마련되어 있다. 도 9의 FPGA가 자발적으로 주기적인 센싱 동작을 행함에 대해, 도 34의 FPGA는 트리거 신호의 입력에 의거하여 센싱 동작을 행한다. 트리거 제어 회로(138)에 입력되는 트리거 신호에는, 외부 트리거 신호와 유닛간 트리거 신호의 2종류가 있다. 외부 트리거 신호는 외부 접속 코드(3)를 통하여 센서 컨트롤러의 외부로부터 주어진다. 유닛간 트리거 신호선은 제 1 유닛간 커넥터(18a)와 제 2 유닛간 커넥터(18b)를 연결하고 있고, 유닛간 트리거 신호는, 어는 하나의 유닛간 커넥터에 접속된 다른 센서 컨트롤러로부터 주어진다. 트리거 제어 회로(138)는, 레지스터(134)를 통한 CPU로부터의 설정(도시 생략)에 의해, 외부 트리거 신호와 유닛간 트리거 신호의 어느 하나를 선택한다. 트리거 제어 회로(138)는, 선택한 트리거 신호의 입력에 의거하여, 몇개의 내부 트리거 신호를 출력한다. 내부 트리거 신호의 출력처는, 센서 헤드(2)(센서 헤드 I/F 회로(110)를 경유), 타이밍 변환 회로(131), 데이터 경로 전환 회로(132), 연산 처리 회로(133), 및 CPU(141)이다. CPU(141)에 대해 내부 트리거 신호는 인터럽트 신호로서 작동한다. 이들의 내부 트리거 신호가 출력되는 타이밍은, 각 회로 블록이 협조(協調)하여 센싱 동작을 행할 수 있도록 적절히 조정되어 있다. 또한, 외부 트리거 신호가 주어지고 나서 소정의 지연 시간이 경과한 후에 센싱 동작을 시작하도록, 지연 시간을 설정할 수도 있다.
CPU(141)는, 1회의 센싱 처리가 종료하여 처리 완료 상태로 되면, Enable 신호와 OK 신호를 FPGA(130)에 대해 출력한다. 이들의 신호를 위해서는, 전달의 시간 지연을 피하기 위해, 레지스터(134)를 경유하지 않는 직통 경로가 마련되어 있다. Enable 신호는, 센싱 처리가 완료하여 다음회의 센싱 처리를 위한 대기 상태에 있는 것을 나타내는 신호이고, 전압 레벨 하이가 대기 상태(이네이블 상태), 전압 레벨 로우가 처리중 상태(비지 상태)를 나타낸다. OK 신호는, 판정 결과가 특정한 판정 상태인 것, 즉 이 실시예에서는 판정 결과가 합격인 것을 나타내는 신호이고, 전압 레벨 하이가 합격(OK), 전압 레벨 로우가 불합격(NG)을 나타낸다. OK 신호의 상태는, 다음회의 센싱 처리가 완료하기 까지의 동안 유지된다.
AND 게이트 회로(1301)는, CPU(141)로부터 FPGA(130)에 입력된 Enable 신호 및 제 1 유닛간 커넥터(18a)로부터 FPGA(130)에 입력된 유닛간 Enable 신호(제 1 완료 신호)를 입력하고, 논리 연산의 결과인 유닛간 Enable 신호(제 2 완료 신호)를 제 2 유닛간 커넥터(18b)에 출력한다. 제 1 유닛간 커넥터(18a)로부터 입력된 유닛간 Enable 신호의 신호선은, 제 1 유닛간 커넥터(18a)에 다른 센서 컨트롤러가 접속되어 있지 않은 때에 AND 게이트 회로(1301)에의 입력이 하이 레벨로 되도록, 풀업 저항(1302)에 의해 풀업되어 있다. AND 게이트 회로(1301)의 출력인 유닛간 Enable 신호는, 분기되어 CPU(141) 및 외부 접속 코드 중의 패러렐 신호선의 하나에도 접속되어 있다. 이로서, CPU(141) 및 외부의 신호 수신자는, 센서 컨트롤러가 복수 직렬로 접속된 센싱 시스템에 있어서, 자체 유닛 및 자체 유닛보다도 제 1 유닛간 커넥터(18a)측에 접속된 모든 유닛이 처리 완료 상태인 것을 알 수 있다.
AND 게이트 회로(1303)는, CPU(141)로부터 FPGA(130)에 입력된 OK 신호 및 제 1유닛간 커넥터(18a)로부터 FPGA(130)에 입력된 유닛간 0K 신호(제 1 특정 판정 신호)를 입력하고, 논리 연산의 결과인 유닛간 OK 신호(제 2 특정 판정 신호)를 제 2 유닛간 커넥터(18b)에 출력한다. 제 1 유닛간 커넥터(18a)로부터 입력된 유닛간 OK 신호의 신호선은, 제 1 유닛간 커넥터(18a)에 다른 센서 컨트롤러가 접속되어 있지 않은 때에 AND 게이트 회로(1303)에의 입력이 하이 레벨로 되도록, 풀업 저항(1304)에 의해 풀업되어 있다. AND 게이트 회로(1303)의 출력인 유닛간 OK 신호는, 분기되어 CPU(141) 및 외부 접속 코드 중의 패러렐 신호선의 하나에도 접속되어 있다. 이로써, CPU(141) 및 외부의 신호 수신자는, 센서 컨트롤러가 복수 직렬로 접속된 센싱 시스템에 있어서, 자체 유닛 및 자체 유닛보다도 제 1 유닛간 커넥터(18a)측에 접속된 모든 유닛이 특정 판정 상태인 것을 알 수 있다. 자체 유닛이, 센싱 시스템에 있어서의 유닛간 OK 신호의 하류측(이 경우는 제 2 유닛간 커넥터(18b)측)의 단(端)에 위치할 때는, 외부 접속 코드에 출력되는 유닛간 OK 신호는, 즉 센싱 시스템의 모든 센서 컨트롤러에 의한 판정 결과가 특정한 결과(이 실시예에서는 합격)인 것을 나타내는 통합 판정 신호(이 실시예로는 통합 OK 신호)이다.
상기 센서 컨트롤러를 3대 직렬로 접속하여 구성한 센싱 시스템(C)의 구성도가 도 35에 도시되어 있다. 도 16의 센싱 시스템(A)의 구성도와 달리, 도 35에서는 트리거 신호 및 OK 신호에 관한 구성만을 도시하고 있다. 센싱 시스템(A)의 경우와 같은 동작에 의해, 각 센서 컨트롤러에는 유닛 번호가 부여된다. 카메라인 센서 헤드(2)가 각 센서 컨트롤러에 접속되어 있고, 각 센서 컨트롤러는 접속된 센서 헤드(2)로부터 입력한 화상에 대해 처리를 행하고, 처리의 결과를 미리 설정된 기준과 비교함에 의해, 합격인지의 여부의 판정을 행한다. 그리고, 센싱 시스템 전체로서는, 예를 들면 하나의 워크를 각 센서 헤드(2)로 서로 다른 각도에서 촬영하고, 또는 하나의 워크의 서로 다른 개소를을 촬영하고, 모든 촬영 화상을 대상으로 한 판정 결과가 합격인 때에 통합 판정 결과가 합격이라고 한다.
센서 헤드(2)를 일부의 센서 컨트롤러에만 접속하고, 센서 헤드(2)가 접속되지 않은 센서 컨트롤러는, 다른 센서 컨트롤러로부터 처리하여야 할 센싱 데이터를 수신하도록 하여도 좋다. 예를 들면, 컨트롤러(A)에만 센서 헤드(2)를 접속하고, 센서 컨트롤러(B 및 C)에는 컨트롤러(A)로부터 화상을 전송한다. 그리고, 각 센서 컨트롤러에서, 공통의 화상의 서로 다른 부분을 대상으로 하여 처리를 행하고, 또는 공통의 화상에 대해 서로 다른 종류의 화상 처리를 행하고, 처리의 결과를 각각 미리 설정된 기준과 비교함에 의해, 합격인지의 여부의 판정을 행한다. 그리고, 센싱 시스템 전체로서는, 모든 센서 컨트롤러에 의한 판정 결과가 합격인 때에 통합 판정 결과가 합격이라고 한다.
도 35에서, 실선으로 표시된 신호선은, 시스템의 동작상 유효하게 사용되고 있는 신호가 전송되고 있는 신호선이고, 파선으로 표시된 신호선은, 존재는 하고 있지만 시스템의 동작상 유효하게 사용되고 있는 신호가 전송되지 않는 신호선이다.
외부 트리거 신호는 컨트롤러(A)에 입력된다. 컨트롤러(A)의 트리거 제어 회로(138)는 외부 트리거 신호를 선택하고, 외부 트리거 신호에 의거하여 유닛간 트리거 신호를 출력한다. 단, 센싱 시스템(C) 중의 어느 하나의 센서 컨트롤러가 처리중 상태(비지 상태)로 있는 때에 외부 트리거 신호를 입력한 경우는, 컨트롤러(A)는 그 외부 트리거 신호를 무효인 것으로서 취급하고, 유닛간 트리거 신호를 출력하지 않는다. 외부 트리거 신호가 무효로 된 것을 CPU(141)가 외부에 통지하도록 하여도 좋다. 컨트롤러(B 및 C)의 트리거 제어 회로(138)는 유닛간 트리거 신호를 선택한다. 그 결과, 외부 트리거 신호는, 센싱 시스템(C)의 전체에 대해 센싱 처리의 트리거를 걸게 된다. 유닛간 트리거 신호를 이용하지 않고, 각 컨트롤러에 개별적으로 외부 트리거 신호를 주도록 하여도 좋다.
각 센서 컨트롤러의 AND 게이트 회로(1303)에 관계되는 배선으로 부터 알 수 있는 바와 같이, 모든 CPU(141)가 OK 신호를 출력한 때에, 통합 OK 신호가 출력된다.
도시를 생략하고 있지만, Enable 신호에 대해서도 0K 신호와 같은 배선으로 되며, 모든 CPU(141)가 Enable 신호를 출력한 때에, 컨트롤러(A)로부터 유닛간 Enable 신호가 외부로 출력된다.
그러나, 각 센서 컨트롤러가 센싱 처리에 필요로 하는 시간은 동일하다고는 한하지 않고, 또한, 각 센서 컨트롤러의 내부 트리거 신호의 지연 시간이 다르거나, 각 센서 컨트롤러에 서로 다른 타이밍으로 외부 트리거 신호가 주어지거나 하는 경우가 있다. 따라서 각 센서 컨트롤러가 센싱 처리를 완료하여 처리 완료 상태로 되는 시각은 서로 다른 경우가 있다. 한편, 센서 컨트롤러가 처리 완료 상태로 될 때까지는, 전회의 센싱 처리가 완료한 때에 출력된 OK 신호의 상태가 유지되어 있기 때문에, 센싱 시스템 전체에 대한 하나의 외부 트리거 신호 또는 각 센서 컨트롤러에 개별적으로 서로 관련된 타이밍에서 입력되는 한 무리의 외부 트리거 신호에 의거한 센싱 처리가, 일부의 센서 컨트롤러에서는 완료하고 있지만 모든 센서 컨트롤러에서는 완료하고 있지 않은 과도기적인 기간에 있어서는, 통합 OK 신호가 센싱 시스템 전체의 판정 결과를 올바르게 나타내고 있지 않게 된다. 그래서, 컨트롤러(A)로부터 외부로 출력되는 유닛간 Enable 신호를 모니터함에 의해, 모든 센서 컨트롤러가 처리 완료 상태로 된 것을 확인한 다음, 그 때의 통합 OK 신호를 이용하도록 하면, 센싱 시스템 전체의 판정 결과를 올바르게 이용할 수 있다. 또는, 센싱 시스템에 외부 트리거 신호를 주고 나서, 센싱 처리가 완료하는데 충분한 시간이 경과하는 것을 기다리고 나서 통합 OK 신호를 이용함에 의해서도, 센싱 시스템 전체의 판정 결과를 올바르게 이용할 수 있다.
그러나, 본 실시예에서는, 센싱 시스템의 이용을 보다 용이하게 하기 위해, 모든 센서 컨트롤러가 처리 완료 상태인 때에 한하여, 통합 OK 신호를 출력하도록 하고 있다. 이와 같이 하면, 통합 OK 신호는, 항상 센싱 시스템 전체의 판정 결과를 올바르게 나타내고 있다. 구체적으로는, 유닛 번호 0으로 정하여진 컨트롤러(A)의 CPU(141)는, CPU(141)에 입력되는 유닛간 Enable 신호(도 34의 AND 게이트 회로(1301)의 출력)를 모니터하고, 이 신호가 하이 레벨인 때에 한하여, 판정 결과에 따라 OK 신호를 출력하도록 하고 있다.
마찬가지 기능은, 컨트롤러(A)의 AND 게이트 회로(1303)를 3입력 타입의 것으로 변경하고, CPU(141)로부터의 OK 신호 및 제 1 유닛간 커넥터(18a)로부터의 유닛간 OK 신호에 더하여, AND 게이트 회로(1301)의 출력 신호도 AND 게이트 회로(1303)에 입력하도록 FPGA(130) 내의 회로 구성을 변경함에 의해서도 실현할 수 있다. 이와 같은 회로 구성의 변경은, 유닛 번호가 0으로 된 것을 조건으로 하여, CPU(141)로부터 레지스터(134)를 경유하여 회로 변경의 지시를 줌에 의해 행할 수 있다. 이 경우에는, CPU(141)는, 모니터 입력하고 있는 유닛간 Enable 신호의 상태에 관계없이, 센싱 처리가 완료되면 즉시, 판정 결과에 따라 AND 게이트 회로(1303)에 입력되는 OK 신호를 출력한다.
센서 컨트롤러 회로의 OK 신호에 관한 다른 실시예를 도시한 블록도가 도 36에 도시되어 있다. 이 실시예에서는, 유닛간 OK 신호는 패러렐 신호선에 의해 전송된다. 단, 제 1 유닛간 커넥터(18a)로부터 제 2 유닛간 커넥터(18b)에 달하는 신호선은, 단자(a)로부터 단자(b)로, 단자(b)로부터 단자(c)로, 라는 바와 같이, 하나씩 접속하는 단자가 비켜놓여저 있다. 그리고, 제 2 유닛간 커넥터(18b)의 단자(a)에는, CPU(141)가 출력하는 0K 신호가 주어진다. 이 실시예에서는, 통합 OK 신호를 출력하는 특정 센서 컨트롤러 외에, 유닛간 OK 신호의 패러렐 신호선의 수 이내의 센서 컨트롤러를 접속하여 센싱 시스템을 구성할 수 있다. 이 실시예에서는, 유닛간 OK 신호의 패러렐 신호선을 3개로 하였지만, 이 신호선의 수는 임의로 정할 수 있다.
제 1 유닛간 커넥터(18a)로부터 입력된 모든 유닛간 OK 신호는 AND 게이트 회로(1305)에 의해 AND 연산되고, 그 출력이 CPU(141)에 입력된다. CPU(141)는, AND 게이트 회로(1305)의 출력이 하이 레벨인 것(OK 신호가 입력되는 것) 및 자체 유닛의 판정 결과가 합격인 것을 조건으로, 통합 OK 신호를 외부로 출력한다. 이 실시예에서도 Enable 신호에 관해서는 앞의 실시예와 같고, CPU(141)는, 유닛간 Enable 신호가 하이인 경우에 한하여, 통합 OK 신호를 출력 가능하게 함에 의해, 각 센서 컨트롤러의 판정 결과가 전부 나오기 까지의 과도기적인 기간에 있어서 잘못된 통합 OK 신호를 출력하는 것을 방지하고 있다.
AND 게이트 회로(1305)를 마련하는 대신에, 제 1 유닛간 커넥터(18a)로부터 입력된 모든 유닛간 0K 신호를 직접 CPU(141)에 입력하고, 프로그램의 처리에 의해 AND 연산하도록 하여도 좋다. 이와 같이 하면, 통합 OK 신호를 출력하는 특정 센서 컨트롤러는, 각 센서 컨트롤러의 판정 결과를 개별적으로 알 수 있고, 그 정보를 이용하여, 통합 OK 신호 외에, 판정 결과에 관한 보다 상세한 정보를 출력할 수도 있다.
통합 판정 신호를 얻기 위한 구성은, 이상 설명하여 온 바와 같은 논리 게이트 회로를 이용하는 구성에 한하지 않고, CPU(141)에서의 프로그램 처리에 의해 마찬가지 기능을 실행하여도 좋다. 그 경우에는, 처리 완료 상태나 특정 판정 상태의 전달을 CPU 사이 통신에 의해 행하는 것도 가능하다. 단지, 통합 판정 신호를 빨리 출력하기 위해서는 논리 게이트 회로를 이용하는 구성의 쪽이 유리하다.
통합 판정 신호를 출력하는 특정 센서 컨트롤러를 센싱 시스템의 단(端) 이외의 위치에 두는 것도 가능하다. 그를 위해서는, 논리 게이트 회로를 이용하는 경우도, 프로그램 처리에 의한 경우도, 처리 완료 상태나 특정 판정 상태의 전달을 센싱 시스템의 양단의 센서 컨트롤러로부터 특정 센서 컨트롤러를 향하여 행하도록 하면 좋다.
그런데, 이하에 열거하는 발명은, 프로그램 가능한 논리 회로와 CPU를 포함하는 제어 회로를 갖는 센서 컨트롤러에 한하지 않고, 다양한 제어 회로의 구성을 갖는 센서 컨트롤러에 적용할 수 있다. 이 경우의 제어 회로는, 예를 들면, CPU를 갖지만 프로그램 가능한 논리 회로를 갖지 않는 것, 전용으로 설계된 집적 회로인 것 등이라도 좋다.
(1) 하나의 유닛으로서 구성된 센서 컨트롤러로서, 센싱 처리를 행하는 제어 회로와, 다른 센서 컨트롤러와의 접속에 이용할 수 있는 제 1 유닛간 커넥터 및 제 2 유닛간 커넥터와, 제 1 클록 신호를 출력하는 발진기와, 제 1 유닛간 커넥터로부터 입력되는 제 2 클록 신호를 전송하는 제 1 클록 경로와, 제 1 클록 신호 및 제 2 클록 신호의 어느 하나를 선택하여 제어 회로의 적어도 데이터 전송에 관여하는 부분에 주는 클록 전환 회로와, 선택된 클록 신호를 제 2 유닛간 커넥터에 출력하기 위한 제 2 클록 경로를 구비한 센서 컨트롤러.
이와 같은 구성에 의하면, 종래의 센서 컨트롤러에서는 센서 컨트롤러 사이에서 충분히 고속의 데이터 전송을 행할 수 없다는 과제를 해결할 수 있다. 이와 같은 구성에 의하면, 제어 회로의 적어도 데이터 전송에 관여하는 부분은, 자체 유닛의 발진기가 출력하는 클록 신호를 이용하여 동작하는 것이 가능하고, 접속된 다른 센서 컨트롤러로부터 얻어지는 클록 신호를 이용하여 동작하는 것도 가능하다. 다른 센서 컨트롤러로부터 얻어지는 클록 신호를 이용하는 경우는, 상기 다른 센서 컨트롤러와의 사이에서 제어 회로의 클록이 동기하고 있기 때문에, 센싱 데이터를 고속으로 전송하는 것이 용이하게 된다. 이와 같은 센서 컨트롤러를 이용하면, 3대 이상의 센서 컨트롤러가 직렬로 접속된 센싱 시스템으로서, 모든 센서 컨트롤러의 제어 회로의 적어도 데이터 전송에 관여하는 부분에 공통의 클록 신호가 주어지는 센싱 시스템을 구축할 수 있다.
(2) 하나의 유닛으로서 구성된 센서 컨트롤러로서, 센싱 처리를 행하는 제어 회로와, 센서 헤드와 접속하기 위한 커넥터를 구비하고, 상기 제어 회로는, 센서 헤드로부터 형식 데이터와 같은 센서 헤드를 특정하는 정보 또는 회로 데이터, 설정 파라미터와 같은 센서 컨트롤러의 기능 또는 성능을 규정하는 정보를 취득하고, 취득한 정보에 응하여 센싱 데이터의 처리에 관한 상기 제어 회로의 기능 또는 성능을 변화시키는 것인, 센서 컨트롤러.
이와 같은 구성에 의하면, 종래의 센서 컨트롤러가 갖고 있던, 센서 컨트롤러의 기능이나 성능을 변화시키거나 또는 설정하기 위해서는 조작 스위치에 의한 설정 조작을 행하던지 외부의 컴퓨터 등에 접속하여 설정 조작을 행하더지 하여야 하였다는 과제를 해결할 수 있고, 보다 간단하게 센서 컨트롤러의 기능 또는 성능을 설정할 수 있다. 또한, 센서 헤드의 출력에 나나타는 개체차를 보정하기 위한 정보를 센서 헤드로부터 취득하여 단지 센서 헤드 출력의 보정을 행하는 것은, 여기서 말한 센서 컨트롤러의 기능 또는 성능을 변화시키는 것에 해당하지 않는다. 본 발명(2)에서는, 유닛간 커넥터는 필수의 요소가 아니다.
(3) 각각 하나의 유닛으로서 구성된 복수의 센서 컨트롤러가 직렬로 접속된 센싱 시스템으로서, 각 센서 컨트롤러는, 센싱 처리를 행하는 제어 회로와, 다른 센서 컨트롤러와의 접속에 이용할 수 있는 유닛간 커넥터를 구비하고, 각 센서 컨트롤러의 상기 제어 회로는, 트리거 신호가 주어짐에 의해 센싱 처리를 행하고, 센싱 처리가 완료한 때에 처리 완료 상태로 되고, 센싱 대상에 대한 판정 결과가 특정한 결과인 때에 특정 판정 상태로 되는 것이고, 각 센서 컨트롤러는, 처리 완료 상태인지의 여부 및 특정 판정 상태인지의 여부에 관련되는 신호를 접속된 다른 센서 컨트롤러와의 사이에서 송신 및/또는 수신하는 것이 가능하고, 그것에 의해, 적어도 하나의 특정 센서 컨트롤러는, 모든 센서 컨트롤러가 처리 완료 상태인 것 및 모든 센서 컨트롤러가 특정 판정 상태인 것을 검출 가능하게 되어 있고, 상기 특정 센서 컨트롤러는, 상기 검출이 이루어진 때에, 통합 판정 신호를 출력하는 것인, 센싱 시스템.
이와 같은 구성에 의하면, 종래의 센싱 시스템에서는, 그것에 포함되는 모든 센서 컨트롤러가 특정 판정 상태로 된 것을 외부에서 알기가 용이하지 않았던 과제를 해결할 수 있다. 이와 같은 구성에 의하면, 각 센서 컨트롤러에 트리거 신호가 주어진 후, 각 센서 컨트롤러의 판정 결과가 전부 나온 후에, 모든 센서 컨트롤러의 판정 결과가 특정한 결과인 때에, 특정 센서 컨트롤러로부터 통합 판정 신호가 출력된다. 따라서 센싱 시스템으로부터 통합적인 판정 결과를 얻을 수 있다. 더구나, 센서 컨트롤러 사이에서 판정 결과가 나오는 타이밍이 어긋나는 경우에도, 판정 결과가 전부 나오기 까지의 과도기적인 시기에 있어서 통합 판정 신호가 불안정하게 되는 것을 피할 수 있다. 전형적으로는, 판정 결과는 합격 또는 불합격의 어느 하나이고, 특정 판정 상태는 합격의 상태이다. 이 경우에는, 통합 판정 신호가 출력되는 것은, 모든 센서 컨트롤러가 합격의 판정을 한 것을 의미한다. 트리거 신호는, 각 센서 컨트롤러에 공통으로 주어도 좋고, 개별적으로 주어도 좋다. 각 센서 컨트롤러는, 하나의 센싱 처리가 완료하면, 다음의 센싱 처리를 위한 트리거 신호를 접수하는 것이 가능한 대기 상태로 되도록 하여도 좋다. 이 경우는, 이 대기 상태를 처리 완료 상태로서 취급할 수 있다.
이와 같은 센싱 시스템을 구성하는 센서 컨트롤러로서는, 제 1 유닛간 커넥터 및 제 2 유닛간 커넥터를 구비하고, 또한 이하의 특징을 갖는 것을 이용할 수 있다.
센싱 시스템에 있어서의 센서 컨트롤러의 위치에 관계없이 공통되는 특징으로서, 센서 컨트롤러의 제어 회로는, 트리거 신호가 주어짐에 의해 센싱 처리를 행하고, 센싱 처리가 완료한 때에 처리 완료 상태로 되고, 센싱 대상에 대한 판정 결과가 특정한 결과인 때에 특정 판정 상태로 되는 것이다.
또한 다음의 특징을 갖는 센서 컨트롤러는, 센싱 시스템의 일단에 배치되고, 통합 판정 신호를 출력하는 특정 센서 컨트롤러로서 이용할 수 있다. 즉, 센서 컨트롤러의 제어 회로는, 제 1 유닛간 커넥터를 통하여 다른 센서 컨트롤러가 처리 완료 상태인 것을 나타내는 완료 신호를 입력하는 것, 자체 유닛이 처리 완료 상태인 것, 제 1 유닛간 커넥터를 통하여 다른 센서 컨트롤러가 특정 판정 상태인 것을 나타내는 특정 판정 신호를 입력하는 것, 및 자체 유닛이 특정 판정 상태인 것을 조건으로 하여 통합 판정 신호를 출력하는 처리를 행하는 것인, 또는 센서 컨트롤러는 제어 회로가 그와 같은 처리를 행하도록 설정하기 위한 수단을 구비하는 것이다.
다음의 특징을 갖는 센서 컨트롤러는, 센싱 시스템의 양단 이외의 위치에 배치되는 센서 컨트롤러로서 이용할 수 있다. 즉, 센서 컨트롤러의 제어 회로는, 제 1 유닛간 커넥터를 통하여 제 1 완료 신호를 입력하는 것 및 자체 유닛이 처리 완료 상태인 것을 조건으로 하여, 제 2 유닛간 커넥터를 통하여 제 2 완료 신호를 출력하고, 또한, 제 1 유닛간 커넥터를 통하여 제 1 특정 판정 신호를 입력하는 것 및 자체 유닛이 특정 판정 상태인 것을 조건으로 하여, 제 2 유닛간 커넥터를 통하여 제 2 특정 판정 신호를 출력하는 처리를 행하는 것인, 또는 센서 컨트롤러는 제어 회로가 그와 같은 처리를 행하도록 설정하기 위한 수단을 구비하는 것이다.
다음의 특징을 갖는 센서 컨트롤러는, 센싱 시스템의 특정 센서 컨트롤러와 반대측의 단에 배치되는 센서 컨트롤러로서 이용할 수 있다. 즉, 센서 컨트롤러의 제어 회로는, 처리 완료 상태인 때에, 제 2 유닛간 커넥터를 통하여 완료 신호를 출력하고, 또한, 특정 판정 상태인 때에, 제 2 유닛간 커넥터를 통하여 특정 판정 신호를 출력하는 처리를 행하는 것인, 또는 센서 컨트롤러는 제어 회로가 그와 같은 처리를 행하도록 설정하기 위한 수단을 구비하는 것이다.
(4) 하나의 유닛으로서 구성된 센서 컨트롤러로서, 센싱 처리를 행하는 제어 회로와, 다른 센서 컨트롤러와의 접속에 이용할 수 있는 제 1 유닛간 커넥터 및 제 2 유닛간 커넥터를 구비하고, 상기 제어 회로는, 트리거 신호가 주어짐에 의해 센싱 처리를 행하고, 센싱 대상에 대한 판정 결과가 특정한 결과인 때에 특정 판정 상태로 되는 것이고, 또한, 제 1 유닛간 커넥터를 통하여 제 1 특정 판정 신호를 입력하는 것 및 자체 유닛이 특정 판정 상태인 것을 조건으로 하여, 제 2 유닛간 커넥터를 통하여 제 2 특정 판정 신호를 출력하는 처리를 행하는 것인, 또는 제어부가 그와 같은 처리를 행하도록 센서 컨트롤러를 설정하기 위한 수단을 구비하는, 센서 컨트롤러.
이와 같은 구성의 센서 컨트롤러를 이용하면, 종래의 센서 컨트롤러에서는, 센서 컨트롤러를 3대 이상 직렬로 접속한 경우에, 모든 센서 컨트롤러가 특정 판정 상태로 된 것을 외부에서 알기가 용이하지 않았던 과제를 해결하고, 직렬로 접속된 모든 센서 컨트롤러가 특정 판정 상태로 되었을 때에 하나의 통합 판정 신호를 출력하는 센싱 시스템을 용이하게 구축할 수 있다.
그런데, 도 4에 도시한 센서 컨트롤러에서는, 도 8을 참조하여 설명한 바와 같이, 유닛간의 센싱 데이터 전송 경로는 FPGA(130)와 유닛간 커넥터(180a, 180b)를 직결하는 8개의 패러렐 데이터선이였다. 유닛간의 센싱 데이터 전송 경로는, 이에 한하지 않고, 도 37에 도시한 바와 같은 구성으로 할 수도 있다. 도 37에 도시한 구성은, 제 1 유닛간 경로(P1a)의 도중에 제 1 유닛간 I/F 회로(190)가 마련되고, 제 2 유닛간 경로(P1b)의 도중에 제 2 유닛간 I/F 회로(190b)가 마련되어 있는 점이 도 4에 도시한 구성과 다르다. 유닛간 I/F 회로(190a, 190b)는, 도 6에 도시한 센서 헤드 I/F 회로와 마찬가지로, 시리얼/패러렐 변환 회로 및 패러렐/시리얼 변환 회로를 갖고 있고, FPGA(130) 사이에서는 센싱 데이터의 패러렐 전송을 행하고, 유닛간 커넥터(180a 또는 180b)를 통하여 접속되는 다른 센서 컨트롤러와의 사이에서는 센싱 데이터의 시리얼 전송을 행한다. 이와 같이 하면, 센서 컨트롤러 끼리를 유닛간 커넥터에 의해 직접 접속하는 것이 아니라, 케이블을 통하여 접속하고, 또한, 고속으로 센싱 데이터를 전송하는 것이 용이하게 된다. 물론, 도 4에 도시한 바와 같이 유닛간 I/F 회로를 마련하는 일 없이 센서 컨트롤러 사이의 센싱 데이터의 전송을 패러렐 전송으로 행하는 경우에도, 케이블을 통하여 센서 컨트롤러 사이를 접속하는 것은 가능하다.
센서 컨트롤러 회로의 어느 부분을 하나의 집적 회로로 형성하는지에 관해서는, 여러가지의 경우가 있을 수 있다. 도 38에 FPGA와 그 밖의 회로 블록을 집적화한 일예를 도시한다. 이 예에서는, 센서 컨트롤러 회로(100)의 전체로서는 도 37에 도시한 것과 동일한 블록 구성이고, FPGA(130), CPU(141), 센서 헤드 I/F 회로(110), 및 유닛간 I/F 회로(190a, 190b)가 1칩의 집적 회로(125)의 중에 수납되어 있다. 도 38에 도시한 구성에서는, 도 37의 CPU 블록(140)에 포함되는 회로의 내에, CPU(141)가 집적 회로(125)에 수납되고, 그 밖의 회로인 시리얼 통신 I/F 회로(142), CPU-ROM(143) 및 CPU-RAM(144)이 집적 회로(125)의 외부에 구비된다. 집적 회로(125)의 중의 FPGA(130) 이외의 회로 블록은, 집적 회로의 작성 프로세스에서 고정적으로 형성되는 것이고, 프로그램 가능한, 즉 리콘피규러블한 회로가 아니다. 단지, 이들의 회로 블록의 일부 또는 전부를 FPGA에 프로그램된 회로로서, 일시적으로 또는 항구적으로 출현시키도록 할 수도 있다. 프로그램된 회로로서 CPU를 가지며, 또한, CPU로서는 이용되지 않는 프로그램 가능한 논리 회로 부분을 갖는 센서 컨트롤러도, 제어부에 프로그램 가능한 논리 회로와 CPU를 갖는 센서 컨트롤러의 하나의 실시예이다.
본 발명에 의하면, 파형 데이터나 화상 데이터와 같은 대용량 데이터를 짧은 시간에(예를 들면 빠른 주기로) 다른 센서 컨트롤러와의 사이에서 전송하고, 전송된 데이터를 이용하여 다양한 연휴 동작을 행할 수 있도록 한 센서 컨트롤러(예를 들면, 센서의 신호 처리 유닛)를 제공할 수 있다.

Claims (32)

  1. 하나의 유닛으로서 구성된 센서 컨트롤러로서,
    프로그램 가능한 논리 회로와 상기 센서 컨트롤러의 동작을 제어하는 CPU를 갖는 제어부와,
    다른 센서 컨트롤러와의 접속에 이용할 수 있는 유닛간 커넥터와,
    상기 제어부와 상기 유닛간 커넥터 사이의 신호 전송 경로로서, 상기 프로그램 가능한 논리 회로와 상기 유닛간 커넥터 사이에 마련된 센싱 데이터 전송 경로를 포함하는 유닛간 경로를 구비하고,
    상기 프로그램 가능한 논리 회로는 상기 센싱 데이터 전송 경로를 통하여 파형 데이터 또는 화상 데이터를 포함하는 센싱 데이터를 송신 또는 수신하도록 프로그램되고,
    상기 유닛간 커넥터에 상기 다른 센서 컨트롤러가 접속되는 경우, 상기 프로그램 가능한 논리 회로와 해당 다른 센서 컨트롤러의 프로그램 가능한 논리 회로 사이에서 파형 데이터 또는 화상 데이터를 포함하는 센싱 데이터의 전송을 행할 수 있도록 한 것을 특징으로 하는 센서 컨트롤러.
  2. 제 1항에 있어서,
    상기 유닛간 커넥터는 제 1 유닛간 커넥터 및 제 2 유닛간 커넥터로 이루어지고,
    상기 유닛간 경로는 상기 제 1 유닛간 커넥터에 접속하는 제 1 유닛간 경로와 상기 제 2 유닛간 커넥터에 접속하는 제 2 유닛간 경로로 이루어지고,
    상기 제 1 유닛간 경로에 포함되는 센싱 데이터 전송 경로와 상기 제 2 유닛간 경로에 포함되는 센싱 데이터 전송 경로는, 상기 프로그램 가능한 논리 회로의 외부로부터 서로 분리하여 있는 것을 특징으로 하는 센서 컨트롤러.
  3. 제 1항 또는 제 2항에 있어서,
    상기 센싱 데이터를 대상으로 한 처리 내용이 변화하도록, 상기 프로그램 가능한 논리 회로의 회로 데이터의 적어도 일부를 변경하는 수단 또는 상기 프로그램 가능한 논리 회로에 설정하는 파라미터를 변경하는 수단을 구비하는 것을 특징으로 하는 센서 컨트롤러.
  4. 제 1항에 있어서,
    제 1 클록 신호를 출력하는 발진기와,
    상기 유닛간 커넥터로부터 입력되는 제 2 클록 신호를 전송하는 클록 경로와,
    상기 제 1 클록 신호 및 상기 제 2 클록 신호의 어느 하나를 선택하여 상기 프로그램 가능한 논리 회로에 제공하는 클록 전환 회로를 더 구비하는 것을 특징으로 하는 센서 컨트롤러.
  5. 제 2항에 있어서,
    제 1 클록 신호를 출력하는 발진기와,
    상기 제 1 유닛간 커넥터로부터 입력되는 제 2 클록 신호를 전송하는 제 1 클록 경로와,
    상기 제 1 클록 신호 및 상기 제 2 클록 신호의 어느 하나를 선택하여 상기 프로그램 가능한 논리 회로에 제공하는 클록 전환 회로와,
    선택된 상기 클록 신호를 상기 제 2 유닛간 커넥터에 출력하기 위한 제 2 클록 경로를 더 구비하는 것을 특징으로 하는 센서 컨트롤러.
  6. 제 1항 또는 제 2항에 있어서,
    상기 유닛간 경로 중에, CPU와 접속되는 데이터 전송 경로를 더 구비하고,
    상기 유닛간 커넥터에 상기 다른 센서 컨트롤러가 접속되는 경우, CPU와 상기 다른 센서 컨트롤러의 CPU 사이에서 데이터 전송을 행할 수 있도록 한 것을 특징으로 하는 센서 컨트롤러.
  7. 제 1항 또는 제 2항에 있어서,
    센서 헤드와의 접속에 이용할 수 있는 센서 헤드 접속부와,
    상기 프로그램 가능한 논리 회로와 상기 센서 헤드 접속부 사이를 연결하여 상기 센싱 데이터를 전송하는 센서 헤드 경로를 더 구비하는 것을 특징으로 하는 센서 컨트롤러.
  8. 제 7항에 있어서,
    상기 프로그램 가능한 논리 회로에 프로그램되는 회로는,
    상기 유닛간 경로 또는 상기 센서 헤드 경로를 경유하여 취득된 센싱 데이터를 대상으로 하여 연산 처리를 행하기 위한 연산 처리 회로와,
    상기 유닛간 경로 및 상기 센서 헤드 경로의 어느 하나를 선택적으로 연산 처리 회로에 접속하는 데이터 경로 전환 회로를 포함하는 것을 특징으로 하는 센서 컨트롤러.
  9. 제 1항 또는 제 2항에 있어서,
    상기 프로그램 가능한 논리 회로에 프로그램되는 회로는,
    상기 유닛간 경로를 경유하여 취득된 센싱 데이터를 대상으로 하여 연산 처리를 행하기 위한 연산 처리 회로를 포함하고,
    상기 유닛간 커넥터에 상기 다른 센서 컨트롤러가 접속되는 경우, 상기 다른 센서 컨트롤러로부터 취득한 센싱 데이터를 대상으로 연산 처리를 행할 수 있도록 한 것을 특징으로 하는 센서 컨트롤러.
  10. 제 1항 또는 제 2항에 있어서,
    상기 프로그램 가능한 논리 회로에는 기억 수단이 접속되어 있고,
    상기 프로그램 가능한 논리 회로에 프로그램되는 회로는, 상기 유닛간 경로를 경유하여 취득된 센싱 데이터를 상기 기억 수단에 격납하기 위한 데이터 경로를 포함하고,
    상기 유닛간 커넥터에 상기 다른 센서 컨트롤러가 접속되는 경우, 상기 다른 센서 컨트롤러로부터 취득한 센싱 데이터를 기억할 수 있도록 한 것을 특징으로 하는 센서 컨트롤러.
  11. 각각 하나의 유닛으로서 구성된 복수의 센서 컨트롤러가 직렬로 접속된 센싱 시스템에 있어서,
    각 센서 컨트롤러는,
    프로그램 가능한 논리 회로와 상기 센서 컨트롤러의 동작을 제어하는 CPU를 갖는 제어부와,
    다른 센서 컨트롤러와의 접속에 이용할 수 있는 유닛간 커넥터와,
    상기 제어부와 상기 유닛간 커넥터 사이의 신호 전송 경로로서, 상기 프로그램 가능한 논리 회로와 상기 유닛간 커넥터 사이에 마련된 센싱 데이터 전송 경로를 포함하는 유닛간 경로를 구비하고,
    상기 유닛간 커넥터에 상기 다른 센서 컨트롤러가 접속되는 경우, 상기 프로그램 가능한 논리 회로와 상기 다른 센서 컨트롤러의 프로그램 가능한 논리 회로 사이에서 센싱 데이터의 전송을 행할 수 있고,
    적어도 하나의 센서 컨트롤러는,
    센서 헤드와의 접속에 이용할 수 있는 센서 헤드 접속부와, 상기 프로그램 가능한 논리 회로와 상기 센서 헤드 접속부 사이를 연결하여 센싱 데이터를 전송하는 센서 헤드 경로를 더 구비하고, 상기 센서 컨트롤러의 적어도 하나에는 상기 센서 헤드가 접속되어 있고,
    상기 센서 헤드에 접속된 상기 센서 컨트롤러 중 하나를 구성하는 제 1의 센서 컨트롤러로부터, 상기 다른 센서 컨트롤러 중 하나를 구성하는 제 2의 센서 컨트롤러에 센싱 데이터가 전송되는 것을 특징으로 하는 센싱 시스템.
  12. 제 11항에 있어서,
    상기 각 센서 컨트롤러의 유닛간 커넥터는 제 1 유닛간 커넥터 및 제 2 유닛간 커넥터로 이루어지고,
    상기 각 센서 컨트롤러의 유닛간 경로는, 상기 제 1 유닛간 커넥터에 접속하는 제 1 유닛간 경로와 상기 제 2 유닛간 커넥터에 접속하는 제 2 유닛간 경로로 이루어지고,
    상기 제 1 유닛간 경로에 포함되는 센싱 데이터 전송 경로와 상기 제 2 유닛간 경로에 포함되는 센싱 데이터 전송 경로는, 상기 프로그램 가능한 논리 회로의 외부로부터 서로 분리하여 있는 것을 특징으로 하는 센싱 시스템.
  13. 제 11항 또는 제 12항에 있어서,
    상기 제 1의 센서 컨트롤러로부터 상기 제 2의 센서 컨트롤러에 전송되는 센싱 데이터는, 상기 제 1의 센서 컨트롤러에 접속된 센서 헤드로부터 출력된 센싱 데이터인 것을 특징으로 하는 센싱 시스템.
  14. 제 13항에 있어서,
    상기 제 1의 센서 컨트롤러는, 상기 센서 헤드와의 접속에 이용할 수 있는 센서 헤드 접속부와, 상기 프로그램 가능한 논리 회로와 상기 센서 헤드 접속부 사이를 연결하여 센싱 데이터를 전송하는 센서 헤드 경로를 더 구비하고, 상기 프로그램 가능한 논리 회로 중에, 상기 센싱 데이터를 대상으로 하여 연산 처리를 행하기 위한 연산 처리 회로와, 상기 센서 헤드 경로를 경유하여 취득된 센싱 데이터를 상기 연산 처리 회로 및 상기 유닛간 경로로 분기시켜 주는 데이터 경로를 포함하는 센서 컨트롤러이며,
    상기 제 2의 센서 컨트롤러의 프로그램 가능한 논리 회로에 프로그램되는 회로는, 상기 유닛간 경로를 경유하여 취득된 센싱 데이터를 대상으로 하여 연산 처리를 행하기 위한 연산 처리 회로를 포함하는 것에 의해, 동일한 센싱 데이터를 대상으로 병렬로 연산 처리할 수 있도록 한 것을 특징으로 하는 센싱 시스템.
  15. 제 11항 또는 제 12항에 있어서,
    상기 제 1의 센서 컨트롤러는, 상기 센서 헤드와의 접속에 이용할 수 있는 센서 헤드 접속부와, 상기 프로그램 가능한 논리 회로와 상기 센서 헤드 접속부 사이를 연결하여 상기 센싱 데이터를 전송하는 센서 헤드 경로를 더 구비하고, 상기 프로그램 가능한 논리 회로의 중에, 센싱 데이터를 대상으로 한 연산 처리를 행하기 위한 연산 처리 회로를 포함하는 센서 컨트롤러이고,
    상기 제 1의 센서 컨트롤러로부터 상기 제 2의 센서 컨트롤러에 전송되는 센싱 데이터는, 상기 제 1의 센서 컨트롤러에 접속된 상기 센서 헤드로부터 출력된 센싱 데이터를 상기 제 1의 센서 컨트롤러가 연산 처리한 결과인 센싱 데이터인 것을 특징으로 하는 센싱 시스템.
  16. 제 11항 또는 제 12항에 있어서,
    상기 제 2의 센서 컨트롤러의 프로그램 가능한 논리 회로에 프로그램되는 회로는, 상기 유닛간 경로를 경유하여 취득된 센싱 데이터를 대상으로 하여 연산 처리를 행하기 위한 연산 처리 회로를 포함하는 것을 특징으로 하는 센싱 시스템.
  17. 제 11항 또는 제 12항에 있어서,
    상기 제 2의 센서 컨트롤러의 프로그램 가능한 논리 회로에는 기억 수단이 접속되어 있고, 상기 제 2의 센서 컨트롤러의 프로그램 가능한 논리 회로에 프로그램되는 회로는 상기 유닛간 경로를 경유하여 취득된 센싱 데이터를 상기 기억 수단에 격납하기 위한 데이터 경로를 포함하는 것을 특징으로 하는 센싱 시스템.
  18. 제 11항 또는 제 12항에 있어서,
    센싱 시스템 중의 적어도 하나의 센서 컨트롤러는, 클록 신호를 출력하는 발진기와, 상기 유닛간 경로 중의 상기 클록 신호의 전송 경로를 구비하고, 상기 클록 신호를 상기 프로그램 가능한 논리 회로와 상기 유닛간 경로 중의 상기 클록 신호 전송 경로에 대해 동시에 출력 가능하고,
    센싱 시스템 중의 다른 모든 센서 컨트롤러는, 상기 유닛간 경로 중에 상기 프로그램 가능한 논리 회로에 접속할 수 있는 클록 신호의 전송 경로를 구비하고,
    센싱 시스템 중의 모든 센서 컨트롤러가 공통의 클록 신호에 의해 상기 프로그램 가능한 논리 회로를 구동할 수 있도록 한 것을 특징으로 하는 센싱 시스템.
  19. 제 12항에 있어서,
    센싱 시스템 중의 모든 센서 컨트롤러는,
    제 1 클록 신호를 출력하는 발진기와, 상기 제 1 유닛간 커넥터로부터 입력되는 제 2 클록 신호를 전송하는 제 1 클록 경로와, 상기 제 1 클록 신호 및 상기 제 2 클록 신호의 어느 하나를 선택하여 상기 프로그램 가능한 논리 회로에 제공하는 클록 전환 회로와, 선택된 클록 신호를 상기 제 2 유닛간 커넥터에 출력하기 위한 제 2 클록 경로를 더 구비하고,
    상기 센서 컨트롤러의 열의 단(端)에 위치하여 상기 제 2 유닛간 커넥터에만 다른 센서 컨트롤러가 접속되어 있는 센서 컨트롤러에서는, 상기 클록 전환 회로가 상기 제 1 클록 신호를 선택하고, 다른 모든 센서 컨트롤러에서는, 상기 클록 전환 회로가 상기 제 2 클록 신호를 선택함에 의해, 센싱 시스템 중의 모든 센서 컨트롤러가 공통의 클록 신호에 의해 상기 프로그램 가능한 논리 회로를 구동할 수 있도록 한 것을 특징으로 하는 센싱 시스템.
  20. 제 11항 또는 제 12항에 있어서,
    센싱 시스템 중의 모든 센서 컨트롤러는,
    상기 유닛간 경로 중에, CPU와 접속되는 데이터 전송 경로를 구비하여, 직접 접속된 센서 컨트롤러의 CPU 사이에서 데이터 전송을 행할 수 있도록 한 것을 특징으로 하는 센싱 시스템.
  21. 각각 하나의 유닛으로서 구성된 복수의 센서 컨트롤러가 직렬로 접속된 센싱 시스템에 있어서,
    각 센서 컨트롤러는,
    프로그램 가능한 논리 회로와 상기 센서 컨트롤러의 동작을 제어하는 CPU를 갖는 제어부와,
    다른 센서 컨트롤러와의 접속에 이용할 수 있는 유닛간 커넥터와,
    상기 제어부와 상기 유닛간 커넥터 사이의 신호 전송 경로로서, 상기 프로그램 가능한 논리 회로와 상기 유닛간 커넥터 사이에 마련된 센싱 데이터 전송 경로를 포함하는 유닛간 경로를 구비하고,
    상기 유닛간 커넥터에 다른 센서 컨트롤러가 접속되는 경우, 상기 프로그램 가능한 논리 회로와 상기 다른 센서 컨트롤러의 프로그램 가능한 논리 회로 사이에서 센싱 데이터의 전송을 행할 수 있고,
    적어도 하나의 센서 컨트롤러는,
    센서 헤드와의 접속에 이용할 수 있는 센서 헤드 접속부와, 상기 프로그램 가능한 논리 회로와 상기 센서 헤드 접속부 사이를 연결하여 센싱 데이터를 전송하는 센서 헤드 경로를 더 구비하고, 상기 센서 컨트롤러의 적어도 하나에는 상기 센서 헤드가 접속되어 있고,
    각 센서 컨트롤러의 상기 제어부는, 트리거 신호가 주어짐에 의해 상기 센서 헤드의 어느 하나로부터 출력된 센싱 데이터를 대상으로 한 센싱 처리를 행하고, 센싱 처리가 완료한 때에 처리 완료 상태로 되고, 센싱 대상에 대한 합격 또는 불합격의 판정 결과가 합격인 때에 합격 상태로 되고,
    각 센서 컨트롤러는, 처리 완료 상태인지의 여부 및 합격 상태인지의 여부에 관련되는 신호를 접속된 다른 센서 컨트롤러와의 사이에서 송신 및/또는 수신하는 것이 가능하고,
    적어도 하나의 특정 센서 컨트롤러는, 모든 센서 컨트롤러가 처리 완료 상태인 것 및 모든 센서 컨트롤러가 합격 상태인 것을 검출 가능하게 되어 있고,
    상기 특정 센서 컨트롤러는, 상기 검출이 이루어진 때에, 통합 판정 신호를 출력하는 것을 특징으로 하는 센싱 시스템.
  22. 제 21항에 있어서,
    상기 트리거 신호는, 센싱 시스템의 외부로부터 상기 센서 컨트롤러의 하나에 입력되고, 그 센서 컨트롤러로부터 상기 유닛간 커넥터를 경유하여 다른 각 센서 컨트롤러에 입력되는 것을 특징으로 하는 센싱 시스템.
  23. 제 21항 또는 제 22항에 있어서,
    상기 센서 컨트롤러의 열의 제 1의 단에 위치하는 센서 컨트롤러와, 제 2의 단에 위치하여 통합 판정 신호를 출력하는 특정 센서 컨트롤러를 포함하고,
    상기 제 1의 단에 위치하는 센서 컨트롤러는, 상기 제 2의 단측에 접속되어 있는 센서 컨트롤러에 대해, 처리 완료 상태인 때에 완료 신호를 출력하고, 합격 상태인 때에 특정 판정 신호를 출력하며,
    상기 센서 컨트롤러의 열의 상기 제 2의 단에 위치하는 상기 특정 센서 컨트롤러는, 상기 제 1의 단측에 접속되어 있는 센서 컨트롤러로부터 완료 신호를 입력하는 것, 자체 유닛이 처리 완료 상태인 것, 상기 제 1의 단측에 접속되어 있는 센서 컨트롤러로부터 특정 판정 신호를 입력하는 것, 및 자체 유닛이 합격 상태인 것을 조건으로 하여, 통합 판정 신호를 출력하는 것을 특징으로 하는 센싱 시스템.
  24. 제 23항에 있어서,
    상기 센서 컨트롤러의 열의 상기 제 1의 단 및 상기 제 2의 단 이외에 위치하는 센서 컨트롤러를 포함하고,
    상기 제 1의 단 및 상기 제 2의 단 이외에 위치하는 상기 센서 컨트롤러는, 상기 제 1의 단측에 접속되어 있는 센서 컨트롤러로부터 완료 신호를 입력하며, 또한, 자체 유닛이 처리 완료 상태인 때에, 상기 제 2의 단측에 접속되어 있는 센서 컨트롤러에 완료 신호를 출력함과 함께, 상기 제 1의 단측에 접속되어 있는 센서 컨트롤러로부터 특정 판정 신호를 입력하며, 또한, 자체 유닛이 합격 상태인 때에, 상기 제 2의 단측에 접속되어 있는 센서 컨트롤러에 특정 판정 신호를 출력하는 것을 특징으로 하는 센싱 시스템.
  25. 제 21항 또는 제 22항에 있어서,
    상기 센서 컨트롤러의 열의 제 1의 단에 위치하는 센서 컨트롤러와, 제 2의 단에 위치하여 통합 판정 신호를 출력하는 특정 센서 컨트롤러와, 상기 제 1의 단 및 상기 제 2의 단 이외에 위치하는 센서 컨트롤러를 포함하고,
    상기 제 1의 단에 위치하는 센서 컨트롤러는, 상기 제 2의 단측에 접속되어 있는 센서 컨트롤러에 대해, 합격 상태인 때에 특정 판정 신호를 출력하고, 처리 완료 상태인 때에 완료 신호를 출력하며,
    상기 센서 컨트롤러 열의 상기 제 1의 단 및 상기 제 2의 단 이외에 위치하는 센서 컨트롤러는, 상기 제 1의 단측에 접속되어 있는 센서 컨트롤러로부터 완료 신호를 입력하고, 자체 유닛이 처리 완료 상태인 때에, 상기 제 2의 단측에 접속되어 있는 센서 컨트롤러에 완료 신호를 출력하며, 상기 제 1의 단측에 접속되어 있는 센서 컨트롤러로부터 입력한 하나 또는 복수의 특정 판정 신호를 상기 제 2의 단측에 접속되어 있는 센서 컨트롤러에 중계하여 출력하며, 자체 유닛이 합격 상태인 때에 상기 제 2의 단측에 접속되어 있는 센서 컨트롤러에 특정 판정 신호를 출력하며,
    상기 센서 컨트롤러의 열의 상기 제 2의 단에 위치하는 특정 센서 컨트롤러는, 상기 제 1의 단측에 접속되어 있는 센서 컨트롤러로부터 완료 신호를 입력하는 것, 자체 유닛이 처리 완료 상태인 것, 상기 제 1의 단측에 접속되어 있는 센서 컨트롤러로부터 자체 유닛 이외의 모든 센서 컨트롤러에 관한 특정 판정 신호를 입력하는 것, 및 자체 유닛이 합격 상태인 것을 조건으로 하여 통합 판정 신호를 출력하는 것을 특징으로 하는 센싱 시스템.
  26. 제 2항에 있어서,
    상기 제어부는 트리거 신호가 주어짐에 의해 센싱 처리를 행하고, 상기 센싱 처리가 완료한 때에 처리 완료 상태로 되고, 센싱 대상에 대한 합격 또는 불합격의 판정 결과가 합격인 때에 합격 상태로 되며,
    상기 제어부가, 상기 제 1 유닛간 커넥터를 통하여 상기 다른 센서 컨트롤러가 처리 완료 상태인 것을 나타내는 완료 신호를 입력하는 것, 자체 유닛이 처리 완료 상태인 것, 상기 제 1 유닛간 커넥터를 통하여 상기 다른 센서 컨트롤러가 합격 상태인 것을 나타내는 특정 판정 신호를 입력하는 것, 및 자체 유닛이 합격 상태인 것을 조건으로 하여 통합 판정 신호를 출력하는 처리를 수행하거나, 또는 상기 제어부에 그와 같은 처리를 행하게 하도록 설정하기 위한 수단을 상기 센서 컨트롤러가 구비하는 것을 특징으로 하는 센서 컨트롤러.
  27. 제 2항에 있어서,
    상기 제어부는, 트리거 신호가 주어짐에 의해 센싱 처리를 행하고, 상기 센싱 처리가 완료한 때에 처리 완료 상태로 되고, 센싱 대상에 대한 합격 또는 불합격의 판정 결과가 합격인 때에 합격 상태로 되며,
    상기 제어부는, 상기 제 1 유닛간 커넥터를 통하여 제 1 완료 신호를 입력하는 것 및 자체 유닛이 처리 완료 상태인 것을 조건으로 하여, 상기 제 2 유닛간 커넥터를 통하여 제 2 완료 신호를 출력하고,
    상기 제어부가, 상기 제 1 유닛간 커넥터를 통하여 제 1 특정 판정 신호를 입력하는 것 및 자체 유닛이 합격 상태인 것을 조건으로 하여, 상기 제 2 유닛간 커넥터를 통하여 제 2 특정 판정 신호를 출력하는 처리를 수행하거나, 또는 상기 제어부에 그와 같은 처리를 행하게 하도록 설정하기 위한 수단을 상기 센서 컨트롤러가 구비하는 것을 특징으로 하는 센서 컨트롤러.
  28. 제 2항에 있어서,
    상기 제어부는, 트리거 신호가 주어짐에 의해 센싱 처리를 행하고, 상기 센싱 처리가 완료한 때에 처리 완료 상태로 되고, 센싱 대상에 대한 합격 또는 불합격의 판정 결과가 합격인 때에 합격 상태로 되며,
    상기 제어부는, 처리 완료 상태인 때에, 상기 제 2 유닛간 커넥터를 통하여 완료 신호를 출력하고,
    상기 제어부는, 합격 상태인 때에, 상기 제 2 유닛간 커넥터를 통하여 특정 판정 신호를 출력하는 처리를 수행하거나, 또는 상기 제어부에 그와 같은 처리를 행하게 하도록 설정하기 위한 수단을 상기 센서 컨트롤러가 구비하는 것을 특징으로 하는 센서 컨트롤러.
  29. 제 26항 내지 제 28항중 어느 한 항에 있어서,
    외부로부터 상기 유닛간 커넥터를 통하지 않고 외부 트리거 신호가 입력될 수 있고, 또한, 상기 유닛간 커넥터를 통하여 유닛간 트리거 신호가 입력될 수 있으며,
    상기 외부 트리거 신호 및 상기 유닛간 트리거 신호의 어느 하나를 선택하고, 선택한 트리거 신호에 의거하여, 상기 제어부에 내부 트리거 신호를 출력하는 트리거 제어 회로를 더 구비한 것을 특징으로 하는 센서 컨트롤러.
  30. 제 29항에 있어서,
    상기 센서 컨트롤러의 내부에, 상기 유닛간 커넥터의 한쪽에 입력된 유닛간 트리거 신호를 상기 유닛간 커넥터의 다른쪽에 전송하는 신호 경로가 마련되어 있는 것을 특징으로 하는 센서 컨트롤러.
  31. 제 29항에 있어서,
    상기 트리거 제어 회로는, 또한, 외부 트리거 신호를 선택한 때는, 상기 외부 트리거 신호에 의거하여 유닛간 트리거 신호를 출력하는 것을 특징으로 하는 센서 컨트롤러.
  32. 제 2항에 있어서,
    상기 제어부는, 트리거 신호가 주어짐에 의해 센싱 처리를 행하고, 상기 센싱 대상에 대한 합격 또는 불합격의 판정 결과가 합격인 때에 합격 상태로 되고,
    상기 제어부는, 상기 제 1 유닛간 커넥터를 통하여 제 1 특정 판정 신호를 입력하는 것 및 자체 유닛이 합격 상태인 것을 조건으로 하여, 상기 제 2 유닛간 커넥터를 통하여 제 2 특정 판정 신호를 출력하는 처리를 수행하거나, 또는 상기 제어부에 그와 같은 처리를 행하게 하도록 설정하기 위한 수단을 센서 컨트롤러가 구비하는 것을 특징으로 하는 센서 컨트롤러.
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