JP4370570B2 - センサシステム - Google Patents

Description

この発明は、センサヘッド部と信号処理部とが分離独立されたセンサ装置に係り、特に、センサヘッド部と信号処理部とで動作クロックが異なっていても正常動作可能としたセンサ装置に関する。

センサ装置としては、信号処理部とセンサヘッド部とが分離独立されたものが知られている（特許文献１参照）。この特許文献では変位センサが示されており、センサヘッド部には投光用のレーザダイオードと受光用のＣＣＤとが含まれている。ＣＣＤから得られる信号に基づいて生成されたアナログ映像信号はセンサ用ケーブルを介したのちＡ／Ｄ変換され、信号処理部へと送られる。信号処理部はマイクロプロセッサを主体として構成されるＣＰＵと、プログラム可能な論理回路であるＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）とを含んでいる。ＣＰＵは主として計測処理や表示制御処理を担う。ＦＰＧＡは主として画像処理を担う。
ところで、昨今、産業界においては、センサ装置に対する様々な要求が存在する。１つの例としては、センサヘッド部を比較的狭小な領域に複数台設けて多点計測を行いつつ、それらから得られる例えば画像データ等の大量のデータを高速に処理しようとする要求がある。他の１つの例としては、"多品種少量生産"の要求がある。これは、センサヘッド部については、例えば近接センサ、超音波センサ、変位センサ等々を設ける一方、信号処理部については共用しようとするものである。

しかしながら、従前の信号処理部１台でそれらすべてのセンサヘッド部からの信号を処理しようとすると、信号処理部側に負担が掛かりすぎてしまう。そこで、信号処理部を複数台接続し、それら信号処理部の間で高速に画像データや光量データ等をやりとりすることによって、複数の信号処理部に適宜役割分担をさせながら必要な信号処理を行わせる技術が提案されている。
特開２００２−３５７４０８、特に図４

しかしながら、上術したように複数種のセンサヘッド部を同時に使用する場合において、ノイズの低減化及び信号伝送の高速化を目的として、センサヘッド部と信号処理部との間で画像データや光量データをデジタル信号によりやりとりするセンサ装置を実現しようとすると、各センサヘッド部の種別毎に、異なるクロックによって処理されたデータが信号処理部側に流れてくることとなる。センサヘッド部から到来するデジタル信号を信号処理部が受取るためには、デジタル信号の周波数と信号処理部の動作クロックの周波数とを同じ周波数にすれば都合が良いが、異なるクロックにより処理されたデータを出力する複数のセンサヘッド部をそれぞれ信号処理部に接続し、さらに、これらの信号処理部を接続する場合、信号処理部間で信号伝送を行うためのクロックと、センサヘッドから得られるデータの伝送速度との協調を取る必要が生じる。つまり、センサヘッド部から到来するデジタル信号の周波数と、信号処理部側における動作クロックの周波数とが相違してしまうため、両者間でのデータ受け渡しが困難となる。

この発明は、上述の問題点に着目してなされたものであり、その目的とするところは、複数のセンサヘッド部の動作クロックと、信号処理部の動作クロックとを従前通り維持させつつも、センサヘッド部と信号処理部との間の信号伝送を正常に行わせることができ、かつ、信号処理部間における信号伝送の高速化を可能としたセンサシステムを提供することにある。

この発明のさらに他の目的並びに作用効果については、明細書の以下に記述を参照することにより、当業者であれば容易に理解されるであろう。

上記課題を解決するための本発明のセンサシステムにおいて、センサ装置は、各々固有のクロックで動作するセンサヘッド部と信号処理部とをセンサ用ケーブルで接続することにより、両者間でデジタル信号の送受信を行うようにしたセンサ装置であって、センサヘッド部と信号処理部との間には、両者のクロック速度の差を吸収する速度調停手段が設けられている。

『センサ装置』とあるが、これには、近接センサ、超音波センサ、変位センサ、測長センサ等々、動作原理を異にする各種のものを採用可能である。また、動作原理は同じでも仕様の異なるセンサも含まれる。

『デジタル信号』には、少なくとも、センサヘッド部から信号処理部へと伝送されるセンシング信号が含まれている。もっとも、大半のセンサにおいては、『デジタル信号』として、信号処理部からセンサヘッド部へと伝送される制御信号が生成される。

『速度調停手段』は様々な態様を採ることができるが、動作原理は大凡共通である。例えば、センサヘッド部から送出されるセンシング信号を所定メモリに順次書き込むと共に、この書き込まれたセンシング信号を信号処理部において順次読み出すよう構成すればよい。

『所定メモリ』としては、例えばデュアルポートラインメモリを採用することができる。もっとも、これに限定されるものではない。

この発明のセンサシステムによれば、センサヘッド部の動作クロックの周波数と、信号処理部の動作クロックの周波数とを、各々固有のものとしたままで、センサヘッド部と信号処理部との間の信号伝送を正常に行わせることができ、かつ、信号処理部間における信号伝送の高速化が容易に実現される。

本発明のセンサシステムにおいては、クロックとして、隣接接続された信号処理部から得られるクロック（ユニット間クロック）と、自己の有する発振器（例えばＦＰＧＡ発振器）からのクロックのいずれかを選択可能に構成される。

このように構成すれば、隣接する信号処理部との間の同期をとることができると共に、隣接する信号処理部が無いときには自己の有する発振器のクロックで動作させることができる。

本発明のセンサシステムによれば、種別の異なる複数のセンサヘッド部の動作クロックと、信号処理部の動作クロックとを従前通り維持させつつも、センサヘッド部と信号処理部との間の信号伝送を正常に行わせることが可能であり、かつ、信号処理部間における信号伝送の高速化が実現される。

以下に、この発明の好適な実施の一形態を添付図面に基づいて詳細に説明する。尚、本発明の及ぶ範囲は、以下の実施形態の記載に限定されないことは言うまでもなく、本発明の及ぶ範囲は特許請求の範囲の記載によって特定されることは言うまでもない。

センサ装置の信号処理部の外観斜視図が図１に示されている。同図に示されるように、信号処理部１は外殻ケース１０を有する１つの部として構成される。外殻ケース１０の正面１０ａは上下に略２分割されており、上部領域には表示部１１が設けられている。この例にあっては、表示部１１は、セグメント表示器１１ａと液晶式キャラクタ表示器１１ｂとから構成されている。

外殻ケース１０の正面１０ａの下部領域は、操作部配置領域とされている。この操作部配置領域には、下端縁を支点として手前に開く操作部蓋１２が設けられている。操作部蓋１２を開けると、その内部には、数値キー、ファンクションキー、スライドスイッチ等といった各種の操作子が配置されている。

外殻ケース１０の左右の側面（図では右側面１０ｄのみを示す）には、部間コネクタが設けられている。これら左右の部間コネクタのそれぞれには部間コネクタ蓋（図では、右側の蓋１５のみを示す）が設けられている。図では、部間コネクタ蓋（右）１５は、閉じられた状態にあり、これがスライド式に開かれると、内部には第１のポートと第２のポートとが存在する。後述するように、これら第１及び第２のポートは、中継コネクタ片７の第１ポート７ａと第２ポート７ｂとに対応する。

外殻ケース１０の下面１０ｃには、ＵＳＢコネクタ１３とＲＳ−２３２Ｃコネクタ１４とが設けられている。これらのコネクタ１３，１４は信号処理部１とパソコン（ＰＣ）等との通信を行うために使用される。外殻ケース１０の下面１０ｃからは外部接続コード３が引き出されている。この外部接続コード３内には電源線、外部入力線、外部出力線などが含まれている。これらの外部入出力線は例えばプログラマブル・信号処理部（ＰＬＣ）等に接続される。後述するように、外殻ケース１０はＤＩＮレール５に装着可能とされ、ＤＩＮレールクランパ１６はその際に使用される。

センサ装置の信号処理部連装状態の外観斜視図が図２に示されている。同図に示されるように、この例にあっては、３台の信号処理部１ａ，１ｂ，１ｃが、横一列に整列された状態で、ＤＩＮレール５を介して、制御盤内の取付板等に装着されている。この装着状態における各外殻ケースの上面１０ｂには、センサヘッドコネクタ１６がそれぞれ設けられている。このセンサヘッドコネクタ１６には、後述するように、センサヘッド部２から引き出されたケーブル４の先端に取り付けられたセンサヘッドコネクタ４ａが装着される。

センシング中のセンサヘッド部の外観斜視図が図３に示されている。同図に示されるように、センサヘッド部２の外殻ケース２０からはセンサ用ケーブル４が引き出され、その先端にはセンサヘッドコネクタ４ａが取り付けられている。このセンサヘッドコネクタ４ａが、信号処理部１の外殻ケース１０のセンサヘッドコネクタ１６に結合される。

センサヘッド部２の外殻ケース２０内には、投光用の半導体レーザダイオード（ＬＤ）と受光用の２次元撮像素子（例えば、ＣＣＤイメージセンサ、ＣＭＯＳイメージセンサ等）が設けられている。センサヘッド部２は、半導体レーザダイオード（ＬＤ）から発せられたレーザ光をスリット光の状態にして対象物体６に照射する。図において、Ｌ１はスリット光の照射光である。対象物体６上の照射光像ＩＭはセンサヘッド部２内に設けられたレンズにより２次元撮像素子の受光面上に結像される。図中、Ｌ２はスリット光の反射光である。ここで、投光光軸と受光光軸とは所定の角度をなしている。スリット光の進行方向と垂直な面についてのスリット光の断面の長手方向は、投光光軸と受光光軸とがなす面に対して垂直となっている。センサヘッド部２から対象物体６までの距離が変化すると、２次元撮像素子の受光面上のスリット光の像は、スリット光の長手方向と直交な方向に移動する。２次元撮像素子の水平走査方向は、スリット光の像の移動方向に合わせられている。２次元撮像素子の水平走査線上の光強度のピーク位置が対象物体までの距離を表している。スリット光を用いているので、スリット光の長手方向についての距離の分布を一挙に測定することができる。

信号処理部の回路内部構成を示すブロック図が図４に示されている。同図に示されるように、信号処理回路１００は、センサヘッドコネクタ１６と、部間コネクタ（右）１８ａと、部間コネクタ（左）１８ｂと、外部Ｉ／Ｆコネクタ１９とからなる４系統のコネクタを有している。センサヘッドコネクタ１６には、先に図３を参照して説明したように、センサヘッド部２から引き出されたセンサ用ケーブル４の先端に取り付けられたセンサヘッドコネクタ４ａが接続される。部間コネクタ（右）１８ａ及び部間コネクタ（左）１８ｂには、それぞれ右隣または左隣にそれぞれ隣接する他の部が、図１に示される中継コネクタ片７を介して接続される。外部Ｉ／Ｆコネクタ１９は、図１に示されるＵＳＢコネクタ１３、ＲＳ−２３２Ｃコネクタ１４、及び外部接続コード３を総称するものであり、この外部Ｉ／Ｆコネクタ１９を介してパソコン（ＰＣ）やプログラマブル・信号処理部（ＰＬＣ）等への接続が行われる。

信号処理回路１００の内部には、センサヘッドＩ／Ｆ回路１１０と、制御部１２０と、入出力Ｉ／Ｆ回路ブロック１５０と、ＦＰＧＡ発振器１６０と、ＦＰＧＡ−ＲＡＭ１７０とが含まれている。

制御部１２０と部間コネクタ（右）１８ａとの間、制御部１２０と部間コネクタ（左）１８ｂとの間には、ＦＰＧＡ１３０と部間コネクタ（右）１８ａとの間の伝送経路、及びＦＰＧＡ１３０と部間コネクタ（左）１８ｂとの間のデータ伝送経路を含む、第１のデータ伝送経路Ｐ１が設けられている。また、センサヘッドコネクタ１６とセンサヘッドＩ／Ｆ回路１１０との間にはデータ伝送経路が設けられると共に、制御部１２０とセンサヘッドコネクタ１６との間には、センサヘッドＩ／Ｆ回路１１０とＦＰＧＡ１３０との間には第２のデータ伝送経路Ｐ２が設けられている。

制御部１２０は、プログラム可能な論理回路であるＦＰＧＡ１３０と信号処理回路の動作を制御するＣＰＵブロック１４０とを有する。ＣＰＵブロック１４０には、マイクロプロセッサやその周辺回路が含まれている。ＦＰＧＡ１３０は、回路データをダウンロード（コンフィグレーション）することによって回路構成をプログラムすることが可能なＬＳＩである。

ＦＰＧＡ１３０は、論理ブロック、スイッチマトリクス、クロスポイントスイッチの組み合わせによって、任意の論理回路を擬似的に実現する。論理ブロックは、メモリとマルチプレクサとを組み合わせたＬＵＴ（Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ）によって、様々な論理を実現する。スイッチマトリクスとクロスポイントスイッチは、それぞれの論理ブロック間の接続を行うが、この接続自体もメモリによって制御される。また、ＦＰＧＡ１３０は、外部とデータのやり取りをするためにＩ／Ｏブロックを用いる。

ＦＰＧＡには、アンチフューズタイプ、ＥＥＰＲＯＭタイプ、フラッシュＲＯＭタイプ、ＳＲＡＭタイプ等がある。アンチフューズタイプは、中の回路の接続点がフューズで出来ていて、不要な部分を焼き切って回路を構成し、他は半導体スイッチのオン／オフデータをメモリのデータによって決めるタイプである。

本実施形態のＦＰＧＡ１３０はＳＲＡＭタイプであり、電源を入れる度にＦＰＧＡチップへ回路データをダウンロードする必要がある。ＳＲＡＭタイプに代えてＥＥＰＲＯＭタイプやフラッシュＲＯＭタイプのＦＰＧＡを用いれば、回路データの消去や別の回路データのダウンロードをするまでは、電源を切ってもプログラムした回路構成を維持できる。

ＦＰＧＡ−ＲＡＭ１７０は、『プログラム可能な論理回路に接続された記憶手段』に相当する。本実施形態では、ＦＰＧＡ１３０の中の演算処理回路のワーキングメモリとしての高速性を重視してＳＲＡＭが用いられている。この記憶手段としては、高速性よりも大容量であることが重視される場合には、フラッシュメモリのような書き換え可能な半導体メモリやハードディスク装置等を用いることもできる。

この例では、部間コネクタ（１８ａ，１８ｂ）及び第１データ伝送経路（Ｐ１）は左右両側に設けられているが、何れか一方だけでも差し支えない。特に、データの伝送方向を固定した設計においては、機能的にデータ伝送の最上流や最下流に設置されることが予定される機種の場合には、接続が必要な側にだけ部間コネクタ及び第１データ伝送経路を設けることが考えられる。

以下、センサヘッド回路２００及び信号処理回路１００の内部詳細説明を行うが、それらの説明は次の事項を前提としている。図示された信号またはデータの伝送経路は、１本の線で表されていても複数の線を意味する場合もある。『制御信号』の用語は、回路の動作を制御するために用いられる信号という広い意味であり、イネーブル信号、リード／ライト信号、アドレス信号、割込信号、切替信号、タイミング指示信号等を含む。

センサヘッド回路の詳細を示すブロック図が図５に示されている。このセンサヘッド回路２００は、図３に示されるセンサヘッド部２内の電気回路である。同図に示されるように、センサヘッド回路２００は、シリアル／パラレル変換回路２１０と、半導体レーザダイオード（ＬＤ）２２０と、発光ダイオード（ＬＥＤ）２３０と、２次元撮像素子２４０と、撮像素子駆動回路２５０と、センサヘッド発振器２６０と、パラレル／シリアル変換回路２７０と、センサヘッドＲＯＭ２８０とを含んでいる。また、このセンサヘッド回路２００は、センサ用ケーブル４を介して信号処理部１から供給される電源（＋１２Ｖ，０Ｖ）を受けて動作する。

シリアル／パラレル変換回路２１０は、信号処理部１から送られてくる設定信号及び投光制御信号をシリアル／パラレル変換することによって、ＬＤ＿ＯＮ（レーザ制御信号）、ＬＥＤ（センサＬＥＤ制御信号）、ＤＡＴＡ＿ＯＵＴ（センサ設定信号）を生成出力する。

ＬＤ＿ＯＮ（レーザ制御信号）を受けて、センシング用の投光に用いる光源であるＬＤ２２０が駆動される。ＬＥＤ（センサＬＥＤ制御信号）を受けて、センサヘッド２に設けられた図示しない表示器であるＬＥＤ２３０が駆動される。ＤＡＴＡ＿ＯＵＴ（センサ設定信号）は撮像素子駆動回路２５０に送られる。

センサ設定信号は、ＣＭＯＳ２次元撮像素子の読み出す画素の領域の指定、シャッタスピード（電荷蓄積時間）の指定、一定周期で連続的に撮像するか信号処理部１からのトリガを受けて撮像するかの撮像モード指定などを行うための信号である。

２次元撮像素子２４０はこの例ではＣＭＯＳ型が使用されている。尚、２次元撮像素子２４０としてはＣＣＤ型を用いることもできる。先に図３を参照して説明したように、ＬＤ２２０からの光はスリット光に変換された後、対象物体６に照射される。対象物体６上の照射光像ＩＭはセンサヘッド内に設けられたレンズ（図示せず）により２次元撮像素子２４０上に結像される。投光光軸と受光光軸とは所定の角度をなしている。

スリット光の進行方向と垂直な面についてのスリット光の断面の長手方向は、投光光軸と受光光軸とがなす面に対して垂直となっている。センサヘッド部から対象物体までの距離が変化すると、２次元撮像素子２４０上のスリット光の像は、スリット光の長手方向と垂直な方向に移動する。２次元撮像素子２４０の水平走査方向は、スリット光の像の移動方向に合わせられている。２次元撮像素子２４０の水平走査線上の光強度のピーク位置が対象物体までの距離を表している。スリット光を用いているので、スリット光の長手方向についての距離の分布を一挙に測定することができる。

２次元撮像素子２４０における撮像動作は、撮像素子駆動回路２５０から供給される制御信号に基づいて行われ、撮像の結果得られた出力は撮像素子駆動回路２５０へと送られる。

撮像素子駆動回路２５０では、２次元撮像素子２４０から得られた出力に基づいて、ＤＡＴＡ＿ＩＮ（デジタル映像信号）、ＨＤ（水平同期信号）及びＶＤ（垂直同期信号）を生成する。これら３つの信号は、パラレル／シリアル変換回路２７０を介してパラレル／シリアル変換された後、映像信号として信号処理部１へと送られる。

以上述べた、シリアル／パラレル変換回路２１０、２次元撮像素子２４０、撮像素子駆動回路２５０、パラレル／シリアル変換回路２７０の動作は、センサヘッド発振器２６０から与えられるクロックに同期して行われる。また、センサヘッドＲＯＭ２８０には、センサヘッドの型式データが記憶されている。

次に、信号処理回路１００側の詳細について説明する。センサヘッドＩ／Ｆ回路の詳細を示すブロック図が図６に示されている。同図に示されるように、センサヘッドＩ／Ｆ回路１１０は、シリアル／パラレル変換回路１１１と、パラレル／シリアル変換回路１１２と、センサヘッドＩ／Ｆ発振器１１３とを含んでいる。

シリアル／パラレル変換回路１１１は、センサ用ケーブル４を介してセンサヘッド部２から送られてくる映像信号を、シリアル／パラレル変換することによって、ＤＡＴＡ＿ＩＮ（センシングデータ）、ＨＤ（水平同期信号）、ＶＤ（垂直同期信号）を生成出力する。

パラレル／シリアル変換回路１１２は、制御部１２０から送られてくるＤＡＴＡ＿ＯＵＴ（センサ設定信号）、ＬＥＤ（センサＬＥＤ制御信号）、ＬＤ＿ＯＮ（レーザ制御信号）を、パラレル／シリアル変換することによって、設定信号、投光制御信号を生成する。こうして生成された設定信号、投光制御信号は、センサ用ケーブル４を介してセンサヘッド部２へと送られる。

尚、電源（＋１２Ｖ，０Ｖ）は、このセンサヘッドＩ／Ｆ回路１１０を経由してセンサヘッド回路２００へと送られる。センサヘッド回路２００のセンサヘッドＲＯＭ２８０から読み出された型式データは、センサヘッドＩ／Ｆ回路１１０を経由して、制御部１２０へと送られる。

ＦＰＧＡ及びＣＰＵと部間（ユニット間）コネクタとの接続関係を示す信号系統図が図７に示されている。部間データの伝送経路は、８本のパラレルデータ線である。これにより高速なデータ伝送が実現される。

部間制御信号には、通信先（例えばデータの出力を要求する相手）の部を特定するための部番号を表す信号が含まれる。部間データの伝送経路と部間制御信号の伝送経路とを複数組設けることにより、データ伝送をさらに高速化したり、異なるデータを並行して伝送することを可能にしてもよい。

本実施形態では、部間データの伝送は双方向であるが、例えば右側を入力専用、左側を出力専用（又はその反対）というように、伝送方向を固定してもよい。そのように伝送方向が決まっていると、信号処理部を複数接続した場合の伝送設定が容易になる。信号処理部内の回路の簡素化も図ることができる。

ＣＰＵ間通信はシリアル通信である。部間データの伝送に比べて通信速度が遅いので、画像データを演算処理して得られた演算結果の値のようにデータ量の少ないセンシングデータの送信や、信号処理部番号設定のような初期設定や、動作中の種々の設定変更のための通信に適している。通信速度が遅い代わりに、ソフトウェアによって自由に通信内容を決めることができるので、通信内容の柔軟性に富んでいる。このような通信を、部間データの高速伝送を妨げることなく行うことができる。尚、ＣＰＵ間通信の伝送経路は、ＦＰＧＡ１３０の中を経由するようにしてもよい。

ＦＰＧＡ内部回路の詳細を示すブロック図が図８に示されている。同図に示されるように、ＦＰＧＡ１３０には、タイミング変換回路１３１と、データ経路切替回路１３２と、演算処理回路１３３と、レジスタ１３４と、クロック切替回路１３５と、タイミング生成回路１３６と、バッファ１３７とが含まれている。

レジスタ１３４は、ＦＰＧＡ１３０内の回路やＦＰＧＡ１３０の入出力線とＣＰＵバスとの間のデータ伝送に用いられるメモリである。

クロック切替回路１３５は、ＦＰＧＡ発振器１６０が出力するクロック信号か、他の信号処理部から入力される部間クロック信号かの何れかをＣＰＵブロック１４０からのクロック切替信号による指示に従い選択してＦＰＧＡ１３０内部に内部クロック信号として供給する。

タイミング生成回路１３６は、内部クロックとＨＤ（水平同期信号）とＶＤ（垂直同期信号）とに基づいて最適な制御信号を生成する。生成された制御信号は、タイミング変換回路１３１、データ経路切替回路１３２、演算処理回路１３３のそれぞれに対して与えられる（入力される）。それにより、これらの回路が協調したタイミングで動作できるように、それぞれの回路の動作を調整する。

演算処理回路１３３は、センシング目的に応じてその内容が設計される。センシングデータが画像データである場合は、ノイズ除去、エッジ強調、階調変換、二値化、平均値演算、ピーク位置抽出、面積抽出、重心位置抽出などを行う演算回路ブロックを組み合わせて構成される。演算対象とするセンシングデータは画像データには限らず、時系列的に取得される多値データであってもよい。例えば、ＰＳＤ（Ｐｏｓｉｔｉｏｎ Ｓｅｎｓｉｔｉｖｅ Ｄｅｖｉｃｅ）を用いた変位センサの出力は、時系列的に変化するアナログ信号として得られるが、これを一定周期でデジタル変換した（サンプリングした）データを対象として、ノイズ除去、特徴量抽出などを行う演算回路ブロックを組み合わせた演算処理回路を構成してもよい。

この場合にも、ＦＰＧＡ１３０は演算内容に応じて配線されたハードウェアにより演算処理を行うため、ＣＰＵとプログラムにより演算を行う場合に比べて高速な演算が可能であるから、サンプリング周期を小さくすることが可能となり、これによって短い時間のうちに生起する現象をセンシングの対象とすることができる。

演算処理回路における演算は、ＦＰＧＡ１３０に接続されたＦＰＧＡ−ＲＡＭ１７０をワーキングメモリとして利用しながら行うようにしてもよい。演算処理回路１３３における演算は、例えば１フレームの画像のような或るまとまった量のデータを単位として行うようにしてもよいし、走査線数本分のラインバッファを利用するなどして、連続的に取得されるデータに対して順次処理を行い、その結果を連続的に出力するパイプライン方式の演算とすることもできる。

以下、本発明の要部となるタイミング変換回路の詳細を図９〜図１２を参照しつつ説明する。

ＦＰＧＡ内部回路に含まれるタイミング変換回路の詳細が図９のブロック図に示されている。同図に示されるように、タイミング変換回路１３１は、書込制御回路１３１１と、デュアルポートラインメモリ１３１２と、読出制御回路１３１３とを含んでいる。このタイミング変換回路１３１の機能は、センサヘッド部２側のクロックの速度と信号処理部１側のクロックの速度との相違を許容しつつ、信号処理部１に対して最適なタイミングでデータの読み出しを可能とするものである。すなわち、このタイミング変換回路１３１にあっては、デュアルポートラインメモリ１３１２への書き込みはセンサヘッドＩ／Ｆ回路１１０と共通のクロック信号（ＣＬＫ＿ＩＮ）により制御され、デュアルポートラインメモリ１３１２からの読み出しはＦＰＧＡ１３０の内部クロック信号により制御される。

デュアルポートラインメモリに入力される信号内容が図１０のタイミングチャートにより示されている。

図１０（ａ）に示されるように、センサヘッド発振器２６０（図５参照）は、周波数１４ＭＨｚのクロックＣＬＫを生成し、図５に示される２次元撮像素子２４０，撮像素子駆動回路２５０，パラレル／シリアル変換回路２７０，シリアル／パラレル変換回路２１０、及びデュアルポート１３１１に与える。

撮像素子駆動回路２５０は、１４ＭＨｚのクロックＣＬＫが与えられることにより、ＶＤ（垂直同期信号）、ＨＤ（水平同期信号）及びＤＡＴＡ＿ＩＮ（デジタル映像信号）を生成する。これら３つの信号は、パラレル／シリアル変換回路２７０を介してパラレル／シリアル変換された後、映像信号として信号処理部１へと送られる（センシングデータ）。この例では、図１０（ｂ）に示されるようにＶＤ（垂直同期信号）の周期は５４０μｓであり、図１０（ｃ）に示されるようにＨＤ（水平同期信号）の周期は６０μｓとされている。したがって、この例では、図１０（ｄ）に示されるように５４０μｓ毎に一画面分の映像データが取得される。

書込制御回路と読み出し制御回路の動作内容（その１）が図１１のタイミングチャートにより示されている。尚、同図に示されるのは、センサヘッド部の内部クロックの周波数よりも、信号処理部の内部クロックの周波数の方が速い場合の例である。

同図において、（ａ）は図１０にも示したＶＤ（垂直同期信号）を、（ｅ）はデュアルポートラインメモリのアドレス（映像信号の書込先）信号を、（ｆ）は映像信号の書込タイミングを、（ｇ）はデュアルポートラインメモリに書き込まれた映像信号をそれぞれ示している。すなわち、この例では、垂直同期信号の一周期毎に１画像分の有効映像データがデュアルポートラインメモリに書き込まれる。垂直同期信号の一周期毎に限らず、デュアルポートラインメモリの格納容量が許容できる範囲内で任意に定めた所定のデータ量毎や周期毎にセンサヘッド部から得られた映像信号をデュアルポートラインメモリに格納し、読み出すようにしても良い。

一方、図１１において、（ｈ）はデュアルポートラインメモリのアドレス（読み込み先）信号を、（ｉ）は映像信号の読み出しタイミングを、（ｊ）は読み出された映像信号をそれぞれ示している。

以上、図１１に明らかなように、センサヘッド部の内部クロックの周波数よりも、信号処理部の内部クロックの周波数の方が高い場合には、一画像分の有効映像データがデュアルポートラインメモリに格納された後、映像信号の格納周期と同様の周期で順次格納された有効映像データが読み出される。

書込制御回路と読み出し制御回路の動作内容（その２）が図１２のタイミングチャートにより示されている。尚、同図に示されるのは、センサヘッド部の内部クロックの周波数よりも、信号処理部の内部クロックの周波数の方が低い場合の例である。

同図において、（ｂ）は図１０にも示したＶＤ（垂直同期信号）を、（ｅ）はデュアルポートラインメモリのアドレス（映像信号の書込先）信号を、（ｆ）は映像信号の書込タイミングを、（ｇ）はデュアルポートラインメモリに書き込まれた映像信号をそれぞれ示している。すなわち、この例では、垂直同期信号の一周期毎に１画像分の映像データがデュアルポートラインメモリに書き込まれる。垂直同期信号の一周期毎に限らず、デュアルポートラインメモリの格納容量が許容できる範囲内で任意に定めた所定のデータ量毎や周期毎にセンサヘッド部から得られた映像信号をデュアルポートラインメモリに格納し、読み出すようにしても良い。

一方、図１１において、（ｈ）はデュアルポートラインのアドレス（読み込み先）信号を、（ｉ）は映像信号の読み出しタイミングを、（ｊ）は読み出された映像信号をそれぞれ示している。

以上、図１２に明らかなように、センサヘッド部の内部クロックの周波数よりも、信号処理部の内部クロックの周波数の方が低い場合には、同図ＢＬＫで示される映像信号書込におけるブランキング期間をも利用して映像信号が読み出される。すなわち、この場合にも一画像分の映像信号がデュアルポートラインメモリに格納された後、有効映像データが格納される周期と同様の周期で順次格納された有効映像データが読み出される。尚、この例では、デュアルポートラインメモリに書き込まれた有効映像データの全てが映像信号の格納周期内で読み出されているが、ブランキング期間を利用するだけでは全てのデータを読み出せないような場合には、有効映像データ信号は適当な周期乃至タイミングで映像信号を選択的に（間引きして）読み出すことで対処することができる。例えば格納された有効映像データが読み出されるまでの時間の遅れが、映像信号の格納周期以上となる度に有効映像データを１つ間引くようにするなど、クロック周波数の違いにより読み出しきれない量の映像データを間引くのである。

次に、図８に示されるデータ経路切替回路の詳細が図１３に示されている。同図に示されるように、データ経路切替回路１３２は、制御線切替回路（Ａ）１３２１と、制御線切替回路（Ｂ）１３２２と、制御線切替回路（Ｃ）１３２３と、データ線切替回路（Ａ）１３２４と、データ線切替回路（Ｂ）１３２５と、データ線切替回路（Ｃ）１３２６とを含んでいる。

各データ線切替回路１３２４〜１３２６及び各制御線切替回路１３２１〜１３２３は、ＣＰＵブロック１４０からのデータ経路切替信号により、その入力と出力との接続関係が決定される。

例えば、データ線切替回路（Ａ）１３２４は、部間データ（右）の線（この実施形態では８本のパラレルデータ線）を、データ線切替回路（Ｂ）１３２５及び（Ｃ）１３２６に接続する線（データ線切替回路（Ａ）下方最右端の線、実際にはこれも８本のパラレルデータ線）に接続することができ、また、どこにも接続しないこともできる。さらに、データ線切替回路（Ａ）１３２４の下方から入力する３本の線（実際にはそれぞれ８本のパラレルデータ線）の何れかを部間データ線（右）の線に接続することができる。

データ線切替回路（Ａ）、（Ｂ）、（Ｃ）１３２４〜１３２６を適切に制御することにより、タイミング変換回路１３１から、すなわちセンサヘッド２から入力したデータを部間データ（右）、部間データ（左）、演算処理回路１３３のうちの１つ、２つ、又は３つ全てに出力することができる。また、どこにも出力しないこともできる。

部間データ（右）から入力したデータは、部間データ（左）及び演算処理回路１３３の両方または一方に出力することができるし、何れにも出力しないこともできる。部間データ（左）から入力したデータは、部間データ（右）及び演算処理回路１３３の両方または一方に出力することができる。何れにも出力しないこともできる。演算処理回路１３３から入力したデータは、部間データ（右）及び部間データ（左）の両方または一方に出力することができる。何れにも出力しないこともできる。

制御線切替回路（Ａ）、（Ｂ）、（Ｃ）１３２１〜１３２３についても同様であるが、制御線切替回路１３２１〜１３２３についてはタイミング変換回路１３１から、すなわちセンサヘッド２からデータを入力する経路が存在しない。

ＣＰＵブロックの詳細を示すブロック図が図１４に示されている。同図に示されるように、ＣＰＵブロック１４０は、マイクロプロセッサを主体として構成されるＣＰＵ１４１と、シリアル通信Ｉ／Ｆ回路１４２と、ＣＰＵ−ＲＯＭ１４３と、ＣＰＵ−ＲＡＭ１４４とが含まれている。

ＣＰＵ−ＲＯＭ１４３には、ＣＰＵに信号処理部の動作を制御させるためのプログラム及び電源投入直後にＦＰＧＡ１３０にロードするための回路データが格納されている。

ＣＰＵ１４１、シリアル通信Ｉ／Ｆ回路１４２、ＣＰＵ−ＲＯＭ１４３、ＣＰＵ−ＲＡＭ１４４は、ＣＰＵバスを介して結ばれている。ＣＰＵバスはＦＰＧＡと入出力Ｉ／Ｆ回路ブロックとの双方に接続されている。シリアル通信Ｉ／Ｆ回路１４２は、右側に隣接する信号処理部のＣＰＵブロックと左側に隣接する信号処理部のＣＰＵブロックとにそれぞれ部間コネクタを介して接続される。

入出力Ｉ／Ｆ回路ブロックの詳細を示すブロック図が図１５に示されている。同図に示されるように、入出力Ｉ／Ｆ回路ブロック１５０は、操作部入力回路１５１と、表示部出力回路１５２と、Ｄ／Ａ変換器１５３と、パラレルＩ／Ｆ回路１５４と、ＲＳ−２３２Ｃインタフェース回路１５５と、ＵＳＢインタフェース回路１５６とを含んでいる。

操作部入力回路１５１は操作部１７を構成する数値キー、ファンクションキー、スライドスイッチからの出力を入力するためのインタフェースとして機能する。表示部出力回路１５２は、表示部１１に対する表示データ出力のためのインタフェースとして機能する。Ｄ／Ａ変換器１５３は、外部接続コード３に含まれる出力線上にアナログ信号を出力するためのインタフェースとして機能する。パラレルインタフェース回路１５４は、外部接続コード３に含まれる信号線との間でパラレルデータのやり取りを行うためのインタフェースとして機能する。ＲＳ−２３２Ｃインタフェース回路１５５は、ＲＳ−２３２Ｃコネクタ１４との間でデータをやり取りするためのインタフェースとして機能する。ＵＳＢインタフェース回路１５６は、ＵＳＢコネクタ１３との間でデータのやり取りを行うためのインタフェースとして機能する。

これらの操作部入力回路１５１、表示部出力回路１５２、Ｄ／Ａ変換器１５３、パラレルインタフェース回路１５４、ＲＳ−２３２Ｃインタフェース回路１５５及びＵＳＢインタフェース回路１５６は、ＣＰＵブロック１４０に繋がるＣＰＵバスへと接続されている。尚、入出力インタフェース回路ブロック１５０には、メモリカードを接続するためのインタフェースを設けることもできる。

ＣＰＵ１４１のゼネラルフローチャート（単体動作時）が図１６に示されている。同図に示されるように、このゼネラルフローチャートに示される処理の全体は、ルーチン処理と割込処理とから構成される。ルーチン処理としては、ＦＰＧＡ１３０に回路データをロードする処理（ステップ１４０１）、操作入力処理（ステップ１４０２）、外部入力処理（ステップ１４０３）、外部出力処理（ステップ１４０４）及び表示処理（ステップ１４０５）を含んでいる。また、割込処理としては、センシング処理（ステップ１４１１）を含んでいる。

ルーチン処理は、電源投入よりスタートする。処理が開始されると、まずＦＰＧＡ１３０に回路データをロードした後（ステップ１４０１）、操作入力処理（ステップ１４０２）、外部入力処理（ステップ１４０３）、外部出力処理（ステップ１４０４）、表示処理（ステップ１４０５）を繰り返し実行しながら、無限ループ状態となる。

電源投入により処理がスタートすると、ＦＰＧＡ１３０に回路データをロードした後は（ステップ１４０１）、ＣＰＵは電源オフまで無限ループを繰り返す（ステップ１４０２〜１４０５）。ＦＰＧＡ１３０からの割込や外部入力からの割込があると、ＣＰＵはＦＰＧＡ１３０からセンシングデータについての演算処理結果を取得して所定のセンシング処理を実行する（ステップ１４１１）。

ＦＰＧＡ１３０への回路データのロードは、ＣＰＵ−ＲＯＭ１４３に圧縮格納されている回路データをＣＰＵ−ＲＡＭ１４４に解凍展開し、ＣＰＵ−ＲＡＭ１４４からＦＰＧＡ１３０に回路データを転送することにより行われる。

この他、ＲＳ−２３２ＣやＵＳＢ等のインタフェースを経由して外部から回路データを入力して、或いは他の信号処理部との間の通信により他の信号処理部から入力して、ＣＰＵ−ＲＡＭ１４４に格納し、これをＦＰＧＡ１３０に転送することにより、電源投入時に限らず、動作中においても回路データの変更を可能とすることができる。

ＦＰＧＡ１３０に設定されるパラメータの変更は、ＲＳ−２３２ＣやＵＳＢ等のインタフェースを経由して外部からの指示により行うことができる。操作部１７からのキー入力によって行うこともできる。他の信号処理部との間の通信により他の信号処理部からの指示により行うこともできる。

外部からの回路データや設定パラメータの入力とＦＰＧＡ１３０への反映は、検出対象物６の状況や検出環境が変化したことに応じて行うことができる。

ＦＰＧＡ１３０の回路データや設定パラメータを複数用意しておき、状況に応じてＦＰＧＡ１３０にロードする回路データや設定パラメータを選択するようにしてもよい。このような選択も、検出対象物６の状況や検出環境が変化したことに応じて行うことができる。このような変化は、外部から知らされる場合の他、センシングデータに基づいて信号処理部が自ら判断するようにすることもできる。

回路データや設定パラメータの選択を行う他の例として、センサヘッド２からセンサヘッド２の機種を特定する型式データを取得し、取得した型式データに応じて、回路データを変更することができる。このようにすれば、型式データの異なる機種を複数用意し（この場合センサヘッドのその他の構成は同じであっても構わない）、型式データに応じて計測精度が特に高くなるような演算処理回路の構成にしたり、計測所要時間が特に短くなるような演算処理回路の構成にしたり、処理の内容（例えば透明板である対象物のおもて面のみを対象とした距離計測をするか、おもて面と裏面の両方の距離計測をするか）が異なる演算処理回路の構成にしたりすることができる。

そうすると、ユーザはセンシングの目的とセンサヘッドの型式とを対応させて管理し（目的自体をセンサヘッドに表示してもよい）、目的に応じたセンサヘッドを接続すると信号処理部の回路が目的に合うように変化するというような使い方ができる。また、センサヘッドに回路データや設定パラメータを格納しておき、センサヘッドから信号処理部へ回路データや設定パラメータを転送するようにしてもよい。

信号処理回路（演算部）の内部構成を示すブロック図が図１７に示されている。同図に示されるように、この信号処理回路１００Ａは、図４において先に説明した信号処理回路１００と比べると、センサヘッドコネクタ１６、センサヘッドインタフェース回路１１０、及び第２のデータ伝送経路Ｐ２が存在しない。この信号処理回路１００Ａ（演算部）は、信号処理部が複数接続されたセンシングシステムにおいて、他の信号処理部からセンシングデータを取得して、それに対する演算処理を行う場合などに使用される。

次に、本発明の信号処理部１００，１００Ａを用いて構成されたセンシングシステムＡの構成図が図１８に示されている。同図において、信号処理部Ａは、図５に示されるものであり、信号処理部Ｂ及びＣは図４に示されるものである。信号処理部Ｂ及びＣにはセンサヘッド２がそれぞれ接続される。これらのセンサヘッド２の構成は、先に、図３及び図５に示されたものである。これらの信号処理部Ａ〜Ｃには、図２０〜図２２の処理を実行させることによって、図示の部番号『０』〜『２』が付与されている。

次に、撮像素子の水平走査線上に得られる光強度分布が図１９に示されている。図において、光強度のピークに対応する画素の位置が対象物までの距離に対応している。図１８に示される信号処理部Ｃに接続されたセンサヘッド２は、水平に置かれた板状対象物体の上方に設置され、その上面（おもて面）までの距離を計測している。信号処理部Ｂに接続されたセンサヘッド２は、同じ対象物体の下方に設置され、その下面（裏面）までの距離を計測している。信号処理部Ｂ，Ｃでそれぞれ計測された距離データ（センシングデータ）は、信号処理部Ａに送られる。信号処理部Ａには、２つのセンサヘッドの間の距離が設定されており、その情報と、信号処理部Ａ及びＢから取得した距離データを用いて、対象物体の厚みを算出する。算出結果は、信号処理部Ｃの入出力インタフェース回路ブロック１５０を経由してユーザ所望のインタフェースにより外部に出力される。厚みが規定範囲内にあるか否かを判定して、その判定結果を出力してもよい。

図１８に示されるセンシングシステムＡは、センサヘッド２を対象物体６の同じ側に並べて配置して、それぞれの計測対象位置の高さの差（段差）の計測に用いることもできる。

次に、センシングシステムＡの動作フローチャート（その１〜その３）が図２０〜図２２に示されている。図２０において処理が開始されると、まず各信号処理部Ａ〜Ｃにおいては、右側部有無の確認処理を行う（ステップ１０１，２０１，３０１）。図１８に示されるセンシングシステムＡの構成図を前提とすると、信号処理部Ａにおける確認結果は『右側部あり』、信号処理部Ｂにおける確認結果は『右側部あり』となるのに対し、信号処理部Ｃにおける確認結果は『右側部なし』となる。

続いて、左側部有無の確認処理が行われる（ステップ１０２，２０２，３０２）。同様に、センシングシステムＡの構成図を前提とすると、信号処理部Ａにおける確認結果は『左側部なし』となるのに対し、信号処理部Ｂにおける確認結果は『左側部あり』、信号処理部Ｃにおける確認結果は『左側部あり』となる。

続いて、クロック切替回路の設定処理が行われる（ステップ１０３，２０３，３０３）。このとき、信号処理部Ａにおいては、右部からのクロック入力を使用するようクロック切替回路の設定が行われ、信号処理部Ｂにおいても、右部からのクロック入力を使用するようクロック切替回路の設定が行われる。これに対して、信号処理部Ｃにおいては、自部の発振器を使用するようクロック切替回路の設定が行われる。

続いて、センサヘッドの有無と型式確認処理が行われる（ステップ１０４，２０４，３０４）。このとき、信号処理部Ａにおける確認結果は『センサヘッドなし』となるのに対し、信号処理部Ｂにおける確認結果は『センサヘッドあり』となり、信号処理部Ｃにおける確認結果も『センサヘッドあり』とされる。

続いて、計測準備設定処理が行われる（ステップ１０５，２０５，３０５）。信号処理部Ａにおける計測準備設定処理においては、（１）２つの計測結果を用いた演算処理のためのＣＰＵプログラムパラメータを設定する処理、（２）データ経路切替回路を、右側部から入力した計測結果をＣＰＵへ送り出すように設定する処理、を実行する。信号処理部Ｂにおける計測準備設定処理においては、（１）センサヘッドの型式に応じて、演算処理回路パラメータ及びＣＰＵプログラムパラメータを設定する処理、（２）距離計測を設定する処理、（３）データ経路切替回路を、（ａ）センサヘッドから入力したデータについては演算処理回路へと、（ｂ）ＣＰＵが出力した計測結果については左側部へと、（ｃ）右側部から入力した計測結果は左側部へと、設定する処理を実行する。信号処理部Ｃにおける計測準備設定処理においては、（１）センサヘッドの型式に応じて、演算処理回路パラメータ及びＣＰＵプログラムパラメータを設定する処理、（２）距離計測を設定する処理、（３）データ経路切替回路を、（ａ）センサヘッドから入力したデータを演算処理回路へと、（ｂ）ＣＰＵが出力した計測結果については左側部へと、設定する処理を実行する。

図２１に移って、各信号処理部Ａ〜Ｃにおいて、計測準備設定処理（ステップ１０５，２０５，３０５）が完了したならば、続いて、信号処理部Ａ，Ｂ，Ｃ間で適宜に交信することによって、信号処理部Ａ〜Ｃのそれぞれに部番号を付する処理が実行される。

まず、信号処理部Ａにおいては、自らの部番号を０とする（ステップ１０６）。続いて、自らの部番号＋１（＝１）の番号を右側の部へと出力する（ステップ１０７）。信号処理部Ａにおいては、部番号を左側の部から取得するまで待機する（ステップ２０６）。待機中に部番号を左側の部から取得したならば、この例では、取得した部番号『１』を自らの部番号とする（ステップ２０７）。続いて、自らの部番号＋１（＝２）の番号を右側の部へ出力する（ステップ２０８）。信号処理部Ｃでは、部番号を左側の部から取得するまで待機する（ステップ３０６）。待機中に部番号を左側の部から取得したならば、この例では取得した部番号『２』を自らの部番号とする（ステップ３０７）。

続いて、最大部番号である『２』を左側の部へと出力する（ステップ３０８）。信号処理部Ｂでは、最大部番号を右側の部から取得するまで待機する（ステップ２０９）。待機中に最大部番号を右側の部から取得したならば、この例では、最大部番号である『２』を左側の部へと出力する（ステップ２１０）。信号処理部Ａでは、最大部番号を右側の部から取得するまで待機する（ステップ１０８）。

以上の処理を実行する結果、信号処理部Ａ，Ｂ，Ｃにはそれぞれ自らの部番号が設定され、同時に信号処理部Ａ，Ｂ，Ｃは、システムを構成する最大部番号を知ることができる。

図２２へ移って、このようにして、各信号処理部Ａ，Ｂ，Ｃにおいて、クロック切替回路の設定処理、センサヘッドの有無と型式確認処理、計測準備設定処理、部番号決定処理などが終了したならば、以後３台の信号処理部Ａ〜Ｃを相互に連繋しつつ、計測動作が実行される。

すなわち、まず信号処理部Ａから信号処理部Ｂに対して、部番号『２』の計測結果の取得要求が発行される（ステップ１０９）。続いて、信号処理部Ｂでは、信号処理部Ａからの取得要求を信号処理部Ｃへと中継する（ステップ２１１）。続いて信号処理部Ｃでは、取得要求を受信した後（ステップ３０９）、自己の計測結果を左側部である信号処理部Ｂへと出力する（ステップ３１０）。続いて信号処理部Ｂでは、計測結果を信号処理部Ｃから信号処理部Ａへと中継する（ステップ２１２）。続いて、信号処理部Ａでは、部番号『２』の計測結果を取得する（ステップ１１０）。

続いて信号処理部Ａから信号処理部Ｂに対して、部番号『１』の計測結果の取得要求が発行される（ステップ１１１）。続いて、信号処理部Ｂでは、取得要求を受信すると共に（ステップ２１３）、計測結果を左側部である信号処理部Ａへと出力する（ステップ２１４）。続いて、信号処理部Ａでは、部番号１の計測結果を取得する（ステップ１１２）。続いて、信号処理部Ａでは、部番号『１』及び『２』の計測結果より厚みを演算する（ステップ１１３）。以上一連の処理が、所定の終了指令が与えられるまで（ステップ１１４，２１５，３１１）、繰り返し実行される。

このように、図２１のフローチャートを実行することにより、信号処理部Ｃは、自部の発振器を使用するクロック切替回路が設定され、信号処理部Ａ及びＢは、右部からのクロック入力を使用するようクロック切替回路が設定される。すなわち、全ての信号処理部のＦＰＧＡは信号処理部Ｃの発振器が出力するクロック信号を用いて動作する。これにより、各信号処理部のＦＰＧＡ間に同期通信を行うことが容易になる。しかも、通信のためのクロック信号がＦＰＧＡにプログラムされている演算処理回路などの内部回路のクロック信号とも同期しているため、ＦＰＧＡ内部回路に対するセンシングデータの入出力を効率よく行うことができる。

このセンシングシステムによれば、全信号処理部にクロック信号を供給する信号処理部の発振器の発振周波数を変更すれば、システム全体のＦＰＧＡのクロック周波数を変更することができる。このようなシステムのクロック周波数の変更は、クロック信号を供給する信号処理部の発振器の周波数を調整可能にすることによって実現することができる。或いは、クロック信号を供給する信号処理部を、異なる発振周波数の発振器を有する信号処理部に置き換えることによって実現することができる。例えば、センシングシステムＡの信号処理部Ｃを、より速い発振周波数の発振器を有する信号処理部に置き換えることにより、システム全体の処理速度を向上させることができる。

信号処理部の外観斜視図である。 信号処理部の連装状態の外観斜視図である。 センシング中のセンサヘッド部の外観斜視図である。 信号処理回路の内部構成を示すブロック図である。 センサヘッド回路の詳細を示すブロック図である。 センサヘッドインタフェース回路の詳細を示すブロック図である。 ＦＰＧＡ及びＣＰＵと部間コネクタとの接続関係を示す信号系統図である。 ＦＰＧＡ内部回路の詳細を示すブロック図である。 タイミング変換回路の詳細を示すブロック図である。 センサヘッド部の入出力信号のタイムチャートである。 デュアルポートラインメモリの入出力信号のタイムチャート（その１）である。 デュアルポートラインメモリの入出力信号のタイムチャート（その２）である。 データ経路切替回路の詳細を示すブロック図である。 ＣＰＵブロックの詳細を示すブロック図である。 入出力インタフェース回路ブロックの詳細を示すブロック図である。 ＣＰＵのゼネラルフローチャート（単体動作時）である。 信号処理回路（演算部）の内部構成を示すブロック図である。 センシングシステムＡの構成図である。 撮像素子の水平走査線上に得られる光強度分布を示すグラフである。 センシングシステムＡの動作フローチャート（その１）である。 センシングシステムＡの動作フローチャート（その２）である。 センシングシステムＡの動作フローチャート（その３）である。

符号の説明

１，１ａ，１ｂ，１ｃ 信号処理部
２ センサヘッド
３ 外部接続コード
４ センサケーブル
４ａ センサヘッドコネクタ
５ ＤＩＮレール
６ 対象物体
７ 中継コネクタ片
７ａ 第１ポート（右）
７ｂ 第２ポート（右）
１０ ケース
１０ａ 正面
１０ｂ 上面
１０ｃ 下面
１１ 表示部
１１ａ セグメント表示器
１１ｂ 液晶式キャラクタ表示器
１２ 操作部蓋
１３ ＵＳＢコネクタ
１４ ＲＳ−２３２Ｃコネクタ
１５ 部間コネクタ蓋（右）
１６ ＤＩＮレールクランパ
１７ 操作部
１８ａ 部間コネクタ（右）
１８ｂ 部間コネクタ（左）
２０ ケース
１００ 信号処理回路
１１０ センサヘッドインタフェース回路
１１０Ａ センサヘッドインタフェース回路の別の例
１１１ シリアル／パラレル変換回路
１１１Ａ Ａ／Ｄ変換回路
１１２ パラレル／シリアル変換回路
１１３ センサヘッドインタフェース発振器
１１２Ａ〜１１６Ａ バッファ回路
１１７Ａ センサヘッドインタフェース発振器
１２０ 制御部
１３０ ＦＰＧＡ
１３１ タイミング変換回路
１３２ データ経路切替回路
１３３ 演算処理回路
１３３ａ パイプライン処理回路
１３４ レジスタ
１３５ クロック切替回路
１３６ タイミング生成回路
１３７ バッファ
１４０ ＣＰＵブロック
１４１ ＣＰＵ
１４２ シリアル通信インタフェース回路
１４３ ＣＰＵ−ＲＯＭ
１４４ ＣＰＵ−ＲＡＭ
１５０ 入出力インタフェース回路ブロック
１５１ 操作部入力回路
１５２ 表示部出力回路
１５３ Ｄ／Ａ変換器
１５４ パラレルインタフェース回路
１５５ ＲＳ−２３２Ｃインタフェース回路
１５６ ＵＳＢインタフェース回路
１６０ ＦＰＧＡ発振器
１７０ ＦＰＧＡ−ＲＡＭ
１８０ フラッシュメモリ
２００ センサヘッド回路
２０１ 赤色レーザダイオード素子
２０２，２０３，２０５ レンズ組立体
２０４ ミラー
２０６ ２次元ＣＣＤ
２１０ シリアル／パラレル変換回路
２２０ 半導体レーザダイオード（ＬＤ）
２３０ 発光ダイオード（ＬＥＤ）
２４０ ２次元撮像素子
２５０ 撮像素子駆動回路
２６０ センサヘッド発振器
２７０ パラレル／シリアル変換回路
２８０ センサヘッド（ＲＯＭ）
１３１１ 書込制御回路
１３１２ デュアルポートラインメモリ
１３１３ 読出制御回路
１３２１ 制御線切替回路Ａ
１３２２ 制御線切替回路Ｂ
１３２３ 制御線切替回路Ｃ
１３２４ データ線切替回路Ａ
１３２５ データ線切替回路Ｂ
１３２６ データ線切替回路Ｃ
Ｌ１ スリット光の照射光
Ｌ２ スリット光の反射光
ＩＭ スリット光の照射光像
Ｐ１ 第１のデータ伝送経路
Ｐ２ 第２のデータ伝送経路

Claims (1)

1. 各々動作用のクロック発振器を有する１台又は２台以上のセンサヘッド部と、
   互いに隣接させて連装可能であって、各々動作用のクロック発振器を有する複数台の信号処理部とを包含し、
   前記センサヘッド部の各々は、所定のセンサ用ケーブルにより前記信号処理部の１つに接続され、両者間でデジタル信号の送受信を行うように構成され、
   前記信号処理部の各々には、前記センサヘッド部から送られてくるセンシング信号を所定のデュアルポートラインメモリに順次書き込む書込制御回路と、前記デュアルポートラインメモリに書き込まれた前記センシング信号を順次読み出す読み出す制御回路とを含んで構成されて、前記センサヘッド部と前記信号処理部との間におけるクロック速度の差を吸収する速度調停手段が設けられ、さらに
   前記信号処理部の各々は、自己のクロック発振器から生成される動作用クロックと、連装状態において隣接する他の信号処理部から送られてくる動作用クロックとのいずれをも動作クロックとして使用可能とされている、
   ことを特徴とするセンサシステム。

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