KR100459018B1 - 양호한 표면 매끄러움 및 균일성을 가지는 단일 ｃ-축ＰＧＯ박막 전극 및 그 제조방법 - Google Patents

양호한 표면 매끄러움 및 균일성을 가지는 단일 ｃ-축ＰＧＯ박막 전극 및 그 제조방법 Download PDF

Info

Publication number
KR100459018B1
KR100459018B1 KR10-2002-0016678A KR20020016678A KR100459018B1 KR 100459018 B1 KR100459018 B1 KR 100459018B1 KR 20020016678 A KR20020016678 A KR 20020016678A KR 100459018 B1 KR100459018 B1 KR 100459018B1
Authority
KR
South Korea
Prior art keywords
electrode
thin film
substrate
depositing
pgo
Prior art date
Application number
KR10-2002-0016678A
Other languages
English (en)
Other versions
KR20020077132A (ko
Inventor
장펭얀
마저셴
쥬앙웨이웨이
슈솅텡
Original Assignee
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샤프 가부시키가이샤 filed Critical 샤프 가부시키가이샤
Publication of KR20020077132A publication Critical patent/KR20020077132A/ko
Application granted granted Critical
Publication of KR100459018B1 publication Critical patent/KR100459018B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31691—Inorganic layers composed of oxides or glassy oxides or oxide based glass with perovskite structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/56—Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02197—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides the material having a perovskite structure, e.g. BaTiO3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24917—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including metal layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24942—Structurally defined web or sheet [e.g., overall dimension, etc.] including components having same physical characteristic in differing degree
    • Y10T428/2495—Thickness [relative or absolute]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Materials Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Chemical Vapour Deposition (AREA)
  • Physical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

전극 및 그 위에 강유전체 박막을 형성하는 방법은 기판을 준비하는 단계; 기판 상에 이리듐 및 이리듐 복합체로 구성된 재료군으로부터 선택된 재료로 형성된 전극을 증착하는 단계; 및 그 위에, 매끄러운 표면과 균일한 두께를 나타내는 단상 c-축 PGO 강유전체 박막을 형성하는 단계를 포함한다. 집적회로는 기판; 기판 상에 증착되고, IrO2, Ir-Ta-O, Ir-Ti-O, Ir-Nb-O, Ir-Al-O, Ir-Hf-O, Ir-V-O, Ir-Zr-O, Ir-O 로 구성된 복합체군에서 선택되는 이리듐 복합체로 구성된 재료군으로부터 선택된 재료로 형성된 전극; 및 전극 상에 형성되고, 매끄러운 표면 및 균일한 두께를 나타내는 단상 c-축 PGO 강유전체 박막을 포함하는 것을 특징으로 한다.

Description

양호한 표면 매끄러움 및 균일성을 가지는 단일 ｃ-축 ＰＧＯ 박막 전극 및 그 제조방법{SINGLE C-AXIS PGO THIN FILM ELECTRODES HAVING GOOD SURFACE SMOOTHNESS AND UNIFORMITY AND METHODS FOR MAKING THE SAME}
본 출원은 Fengyan Zhang, Jer-shen Maa, Weiwei Zhuang 및 Sheng Teng Hsu 의 향상된 수소 열화 저항 (hydrogen degradation resistance) 을 가지는 전극 재료 및 제조방법에 관하여 2001년 3월 28일에 출원된 US 출원번호 제 09/820,078 호와 관련된 것이다.
본 발명은 FeRAM 및 DRAM 집적회로에 관한 것으로서, 특히 하부전극으로 Ir-Ta-O, Ir-Ti-O, Ir-Nb-O, Ir-Al-O, Ir-Hf-O, Ir-V-O 또는 Ir-Zr-O를 구비하고, 이들 전극의 상부에는 PGO 박막을 구비하고 있는 구조체에 관한 것이다.
PGO 박막은 Pb5Ge3O11강유전체 상을 말하는 것이다. c-축 PGO는 일반적으로 층을 이룬 미세구조를 나타내지만, 증착공정 중에는 매끄럽고 균일한 표면을 가지는 단상 c-축 PGO 박막을 형성하기가 어렵다. 그 이유는 PGO 상이 다결정이기 때문이다. 그러나, 조성 및 형성 온도 모두에서 Pb5Ge3O11상과 매우 유사하고, 유사한 조건 하에서 용이하게 형성할 수 있는 다른 납 게르마늄 산화 화합물들이 소수 존재하고 있다. 상이한 미세구조를 가지는 다중상 납 게르마네이트가 동시에 하부전극의 표면상에 형성되는 경우에는, 매끄럽고 균일한 c-축 PGO 박막을 얻는 것이 어려워진다. 여러 요인들이 단상 c-축 PGO 박막의 형성에 영향을 미치며, 그 중 한 요인은 하부전극의 표면조건이다. 격자 상수의 정합은 층을 이룬 c-축 PGO 박막 형성에 중요한 요인이다. PGO 상의 미세구조는 a=10.251Å 및 c=10.685Å 의 격자상수를 가지는 육각정계 구조이다. 순수한 이리듐 (Ir) 및 플래티늄 (Pt) 금속 하부 전극은 a=3.83Å 및 a=3.92Å 의 격자상수를 가지는 면심입방 (FCC) 구조이다. 이론상으로는, 양쪽 전극 상에 c-축 PGO 단상을 얻는 것이 상대적으로 어렵다. 그러나, 이는 Pt 기판에 대해서만 사실일 뿐이고, Ir 기판 상에는 상대적으로 쉽게 c-축 PGO 막이 형성될 수 있다. 이는 증착 및 어닐링 공정 중에 Ir 표면 상에 IrO2박막층이 인시튜로 형성되고, 이에 의해 c-축 PGO 핵형성 및 입자성장을 돕는 것이 가능하게 되기 때문일 것이다. IrO2는 a=4.498Å 및 c=3.154Å 의 격자상수를 가진다.
또한 하부전극의 배향은 PGO 박막의 상 형성에 매우 중요하다. 무정형 및 다결정 기판은 매끄럽고 균일한 PGO 박막의 형성을 촉진한다는 것이 알려져 있다. 부정합된 격자상수를 가지고 강하게 배향된 기판은, 거친 표면을 나타내고 다른 제 2 상을 가지는 다결정 강유전체 PGO 박막의 형성을 촉진하는 경향이 있다.
도 1 은 MOCVD 에 의해 패터닝된 기판 상에 형성된 PGO 박막을 도시한다. 도 1a에서 밝은 영역은 연마된 Pt 기판 영역이고, 어두운 영역은 SiO2기판이다. 두 타입의 기판은 연마되고, 평탄화된다. 도 1b 는 Pt (왼쪽) 및 SiO2(오른쪽) 기판 상에 형성된 PGO 박막의 결정 구조를 도시한다. Pt 기판 상에 형성된 PGO 박막은 다결정이고 거친 표면을 나타낸다는 것을 명확히 볼 수 있다. SiO2기판 상에 형성된 PGO 박막은 층을 이룬 단상 구조를 나타낸다. SiO2기판 상에 형성된 PGO 박막은 단상 c-축 PGO 박막이다.
또한 전극의 열 안정성은 매끄럽고 균일한 단상 c-축 PGO 박막을 형성하기 위해 중요하다. Pt 및 Ir 모두는, PGO 박막의 핵형성 및 배향에 영향을 주는 높은 온도의 어닐링, 즉, 500℃ 이상의 어닐링 중에 융기부를 형성하는 경향이 있다는 것이 알려져 있다. 그러나, Ir 복합체 전극은 산소 분위기에서의 매우 고온의 어닐링 중에서도 매우 안정하다.
또한 하부 산화물 전극에서의 산소의 존재는 매우 중요한 역할을 한다. PGO 및 하부전극 모두는 금속 산화물이므로, 계면에서의 산화물들 사이의 결합조건이 양호하다면 매끄러운 c-축 PGO 박막의 형성에서 핵형성 밀도를 증가시킬 수 있다.
Fengyan Zhang, Tingkai Li, Douglas J. Tweet 및 Sheng Teng Hsu 저, 'Phase and microstructure analysis of lead germanate thin film deposited by metal organic chemical vapor deposition, Jpn. J. Appl. Phys. Vol. 38, pp59-61, 1999' 는 박막에서 형성된 납 게르마네이트의 다양한 상을 논하고 있다.
Fengyan Zhang, Jer-shen Maa, Sheng Teng Hsu, Shigeo Ohnish 및 Wendong Zhen 저, 'Studies of Ir-Ta-O as high temperature stable electrode Material and its application for ferroelectric SrBi2Ta2O9thin film deposition, Jpn. J. Appl. Phys. Vol. 38. pp1447-1449, 1999' 는 Ta 배리어 층 및 Ir-Ta-O 전극의 사용을 개시하고 있다.
Fengyan Zhang, Tingkai Li, Tue Nguyen, 및 Sheng Teng Hsu 저, 'MOCVD process of ferroelectric lead germanate thin films and bottom electrode effect, Mat. Res. Soc. Symp. Proc. Vol. 541, pp549-554, 1998' 는 c-축 PGO 박막의 성장을 개시하고 있다.
본 발명의 목적은 금속 전극 상에 균일한 단상 c-축 PGO 박막을 제공하는 것이다.
본 발명의 또다른 목적은 FeRAM, DRAM 응용을 위한 하부전극으로서, IrO2, Ir-Ta-O, Ir-Ti-O, Ir-Nb-O, Ir-Al-O, Ir-Hf-O, Ir-V-O, Ir-Zr-O, 또는 Ir-O 와 같은 이리듐 복합체 전극을 제공하는 것이다.
본 발명의 또다른 목적은 커패시터, 열전기 적외선 센서, 광학 디스플레이, 광학 스위치, 압전 트랜스듀서 및 표면탄성파소자 등과 같은 집적회로에 사용될 수 있는 금속 전극 상에 PGO 박막을 형성하는 방법을 제공하는 것이다.
본 발명의 또다른 목적은 화학용액증착 (CSD), 스퍼터링, MOCVD 또는 다른 박막 증착법에 의해 집적회로의 제조에 요구되는 매끄러움 및 균일성을 나타내는 PGO 박막을 증착하는 방법을 제공하는 것이다.
본 발명의 또다른 목적은 PGO 박막의 표면특성 및 격자 구조를 향상시키는 이리듐 복합체 전극을 제공하는 것이다.
본 발명의 요약 및 목적은 본 발명의 본질의 빠른 이해를 위해 제공된 것이다. 다음의 본 발명의 바람직한 실시예의 상세한 설명을 도면과 함께 참조함으로써, 본 발명의 완전한 이해가 얻어질 수 있다.
도 1a 는 PGO 박막의 증착 전의 기판의 SEM 사진이다.
도 1b 는 도 1a 의 기판위에 형성된 PGO 박막을 구비한 기판의 SEM 사진이다.
도 2a 내지 2f 는 Pt기판, Ir기판, 및 Ir-Ta-O 기판 상에 형성된 PGO 박막의 표면 형태를 정면 및 단면에서 도시하는 SEM 사진이다.
도 3 은 Ir-Ta-O 하부 전극 상에 증착되고, 10분 동안 산소 분위기에서 800 ℃ 에서 어닐링된 PGO 스핀 (spin on) 의 XRD 스펙트럼을 도시한다.
도 4 는 MOCVD 에 의해 IrO2상에 증착된 PGO 박막의 형태를 도시하는 SEM 사진이다.
전극 및 그 위에 강유전체 박막을 형성하는 방법은, 기판을 준비하는 단계; 기판 상에 이리듐 복합체로 구성된 재료군으로부터 선택된 재료로 형성된 전극을 증착하는 단계; 및 그 위에 매끄러운 표면 및 균일한 두께를 나타내는 단상 c-축 PGO 강유전체 박막을 형성하는 단계를 포함한다. 집적회로는 기판; 기판 상에 증착된 전극; 및 매끄러운 표면 및 균일한 두께를 나타내고, 전극 상에 형성된 단상 c-축 PGO 강유전체 박막을 포함하고, 전극은 이리듐 복합체로 구성된 재료군으로부터 선택된 재료로 형성되고, 이리듐 복합체는 IrO2, Ir-Ta-O, Ir-Ti-O, Ir-Nb-O, Ir-Al-O, Ir-Hf-O, Ir-V-O, Ir-Zr-O, Ir-O 로 구성된 복합체 군에서 선택되는 것을 특징으로 한다.
(바람직한 실시예의 설명)
PGO 박막은 스핀온 (spin-on) 증착을 포함하는 임의의 화학용액 증착 또는 스퍼터링, MOCVD 또는 다른 박막 증착법에 의해 형성될 수 있다. Ir복합체 전극은 형성된 PGO 박막의 표면거칠기 및 두께의 균일성을 향상시키고, 단상 c-축 PGO 박막의 형성을 도울 수 있다.
PGO 박막 증착을 위한 Ir 복합체 전극의 이점은 다음과 같다.
a) 핵형성 밀도의 증가를 촉진한다. b) 매끄러움과 균일한 두께의 표면을 나타내는 PGO 박막을 형성한다. c) 순수한 c-축 PGO 박막을 형성한다.d) 증착 및 어닐링 공정을 위해 더 안정된 기판을 제공한다.
도 2 를 참조하면, 다양한 기판상에 증착된 PGO 박막 형태가 도시된다. 도 2c 및 2f 에 도시된 바와 같이, 가장 매끄러운 표면은 Ir-Ta-O 기판 상에 증착된 PGO 에 의해 형성된다.
전극의 공정 조건은 Si, SiO2, SiGe, 폴리실리콘, Ta, Ti, Nb, Al, Hf, V, Zr 중 임의의 것 및 그들의 질화물 또는 산화물 중 임의의 것과 같은 기판 상에 반응성 스퍼터링에 의해 Ir-Ta-O 전극을 증착하는 단계를 포함한다. 캐리어 가스/ 반응성 가스는 약 5×10-7Torr 의 기본 압력에서, Ar:O2의 1:1 혼합물이다. 스퍼터링 압력은 약 10 mTorr 로 설정된다. 4 인치 직경의 Ir 및 Ta 타겟은 약 300 W 의 출력으로 스퍼터링된다. 결과로서 생긴 Ir-Ta-O 전극의 두께는 약 1000Å 내지 5000Å 사이의 범위에 있다.
Ir 복합체 전극의 경우, 순수한 금속 전극 상에서와 유사한 표면 조건을 얻기 위해서는, Ir 전극은 상기한 것과 같은 기판 및 그 위에 증착된 금속 또는 금속 산화물의 초박층 상에 형성될 수 있다. 금속 또는 금속 산화물은 약 10Å 내지 300Å 사이의 두께를 가진다. 금속은 Ti, Ta, Zr, Hf, Nb, V 중의 임의의 것일 수 있고, 금속 산화물은 TiO2, Ta2O5, ZrO2, HfO2, Nb2O5, VO2, CeO2, Al2O3, SiO2중의 임의의 것일 수 있다. 산소 중에서의 포스트 (post) 전극 어닐링 공정은 PGO 박막 증착 전에 필요하다. 바람직한 어닐링 조건은 약 10초 내지 3시간 사이에서 약 500℃ 내지 1000℃ 사이의 산소분위기 내이다.
도 3 은 어닐링된 Ir-Ta-O 기판 상에 증착되고 Ir-Ta-O 기판 상에 스핀증착에 의해 증착된 PGO 박막의 XRD 스펙트럼을 도시한다. Ir-Ta-O 전극을 위한 어닐링 온도는 약 10분 동안 약 800℃이다. 사용된 프리커서는 Pb/Ge 의 몰비가 4 내지 6 : 3 인, 납 아세테이트 트리하이드레이트 (Pb(CH3COO)2ㆍ3H2O) 및 게르마늄 에톡시드(Ge(OC2H5)4)이고, Pb(CH3COO)2ㆍ3H2O에서 첨가되었던 물은 증류에 의해 제거된다. 막은 약 100℃ 내지 300℃ 사이에서 구워지고, 500℃의 산소 중에서 결정화 어닐링된다. 산소분위기에서 500℃, 15분의 어닐링 공정 후의 증착상태의 (as-deposited) Ir-Ta-O 전극 상에 증착된 PGO 박막은 무정형이다. 어닐링된 Ir-Ta-O 전극 상에 증착된 PGO 박막은 동일한 어닐링 후에 강한 c-축 PGO 피크를 나타낸다. 증착상태의 Ir-Ta-O 전극 및 어닐링된 Ir-Ta-O 전극의 XRD 스펙트럼 피크를 비교하면, 강하게 결정화된 IrO2및 Ta2O5피크가 어닐링된 Ir-Ta-O 전극에 존재하고, 순수한 Ir금속 피크 강도는 더 낮아짐을 알 수 있다. 이것은 IrO2및 Ta2O5표면이 매끄러운 c-축 PGO 박막의 형성에 중요한 역할을 한다는 것을 의미한다.
또한 유사한 미세구조가 IrO2기판 상에 MOCVD 에 의해 증착된 PGO 박막에서 관찰된다. 또한 도 4 에 도시된 바와 같이, PGO박막의 막표면은 매우 번쩍거린다. IrO2기판의 형성 조건은 1:1 비의 Ar/O2분위기에서 약 200℃ 내지 300℃ 사이의 스퍼터링 온도에서의 반응성 스퍼터링이다. 4인치 Ir 타겟 상의 전력은 약 500W 이다. 또한 기본 압력은 약 5×10-7Torr 이고, 스퍼터링 압력은 약 10 mTorr이다. MOCVD 에 사용된 프리커서는, 약 150℃ 내지 180℃ 사이의 기화 온도 및 약 450℃ 내지 550℃ 사이의 기판온도에서 몰비가 5:3의 Pb(TMHD)2및 Ge(ETO)4이다. 챔버 내의 압력은 5 Torr이다. Ar 캐리어 가스 및 O2반응성 가스의 유속 (flow rate) 은 각각 약 4000 sccm 및 2000 sccm 이다.
Ir 복합체 전극은 PGO 박막 증착 전에 산소 분위기에서 어닐링되어야 한다. IrO2막의 두께에 따라서, 어닐링 온도는 약 500℃ 내지 1000℃ 사이이고, 어닐링 시간은 10초 내지 3시간 사이이다. 또한 양호한 표면 매끄러움 및 균일성을 가지는 PGO 단상 c-축 박막은 금속 또는 금속 산화물의 박층을 증착하고, 그후 산소분위기에서 그 구조체를 어닐링하는 것에 의해 Ir 기판 상에 형성될 수 있다. 금속은 Ti, Ta, Zr, Hf, Nb, V 중의 임의의 것일 수 있고, 금속 산화물은 TiO2, Ta2O5, ZrO2, HfO2, Nb2O5, VO2, CeO2, Al2O3, SiO2중의 임의의 것일 수 있다.
본 발명의 방법에 의해 형성된 전극은 PGO박막의 표면 거칠기를 향상시킬 수 있고, 단일 c-축 PGO 박막 형성을 촉진할 수 있다.
즉, 양호한 표면 매끄러움 및 균일성을 나타내는 단상 c-축 PGO 박막을 구비한 전극 및 그 제조 방법이 개시되어 있다. 첨부된 청구범위에서 한정된 본 발명의 범위내에서 다른 변형 및 변경이 행해질 수 있다는 것을 이해할 수 있을 것이다.

Claims (18)

  1. 전극 및 그 위에 강유전체 박막을 형성하는 방법으로서,
    기판을 준비하는 단계;
    상기 기판 상에 IrO2, Ir-Ta-O, Ir-Ti-O, Ir-Nb-O, Ir-Al-O, Ir-Hf-O, Ir-V-O, Ir-Zr-O, Ir-O 로 구성된 복합체 군에서 선택된 이리듐 복합체로 구성된 재료로 형성된 전극을 증착하는 단계; 및
    상기 전극 위에, 매끄러운 표면 및 균일한 두께를 나타내는 강유전체 박막을 형성하는 단계를 포함하는 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 증착 단계는, 약 5×10-7Torr 의 기본 압력에서 1:1 비의 Ar:O2의 캐리어 가스/ 반응성 가스 혼합물을 사용하여 전극을 증착하는 것을 포함하고, 스퍼터링 압력은 약 10 mTorr 로 설정되며, 4인치 직경의 Ir 및 Ta 타겟은 약 300 W 의 출력으로 스퍼터링되고, 그 결과로서 생긴 전극의 두께는 약 1000Å 내지 5000Å 사이인 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서,
    상기 증착 단계는 이리듐층 및 약 10Å 내지 300Å 두께의 재료층을 증착하는 것을 포함하고, 상기 재료층의 재료는 Ti, Ta, Zr, Hf, Nb, V, TiO2, Ta2O5, ZrO2, HfO2, Nb2O5, VO2, CeO2, Al2O3, SiO2로 이루어진 재료군에서 선택되며, 상기 방법은 상기 형성단계 전에 산소분위기에서 구조체를 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  5. 제 4 항에 있어서,
    상기 어닐링 단계는 약 10초 내지 3시간 사이의 시간동안 약 500℃ 내지 1000℃ 사이의 온도로 그 구조체를 어닐링하는 것을 포함하는 것을 특징으로 하는 방법.
  6. 제 1 항에 있어서,
    상기 형성 단계는 Pb/Ge 몰비가 4 내지 6 : 3 인 납 아세테이트 트리하이드레이트 및 게르마늄 에톡시드의 프리커서를 믹싱하는 단계; 물을 제거하기 위해 혼합물을 증류하는 단계; 화학용액증착에 의해 PGO 박막을 증착하는 단계; 약 100℃ 내지 300℃ 사이에서 그 구조체를 소성하는 단계; 약 500℃의 온도의 산소 분위기에서 결정화 어닐링하는 단계를 포함하는 것을 특징으로 하는 방법.
  7. 제 1 항에 있어서,
    상기 증착 단계는, 약 200℃ 내지 300℃ 사이의 스퍼터링 온도에서, 약 500W의 4인치 Ir 타겟 상의 출력으로, 약 5×10-7Torr 의 기본압력 및 약 10 mTorr의 스퍼터링 압력에서 및 1:1 비의 Ar : O2분위기에서 반응성 스퍼터링에 의해 IrO2전극을 증착하는 것을 포함하는 것을 특징으로 하는 방법.
  8. 제 7 항에 있어서,
    상기 형성 단계는 몰비 5 : 3 의 Pb(TMHD)2및 Ge(ETO)4의 프리커서를 사용한 MOCVD 에 의해, 약 150℃ 내지 180℃ 사이의 기화 온도 및 약 450℃ 내지 550℃ 사이의 기판온도에서, 약 5Torr의 챔버 압력 및 약 4000 sccm 의 Ar 캐리어 가스 및 약 2000 sccm 의 O2반응성 가스의 유속에서 PGO박막을 증착하는 것을 포함하는 것을 특징으로 하는 방법.
  9. 전극 및 그 위에 강유전체 박막을 형성하는 방법으로서,
    기판을 준비하는 단계;
    상기 기판 상에 IrO2, Ir-Ta-O, Ir-Ti-O, Ir-Nb-O, Ir-Al-O, Ir-Hf-O, Ir-V-O, Ir-Zr-O, Ir-O 로 구성된 복합체군에서 선택되는 이리듐 복합체로 구성된 재료로 형성된 전극을 증착하는 단계; 및
    상기 전극 위에, 매끄러운 표면 및 균일한 두께를 나타내는 PGO 강유전체 박막을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제 9 항에 있어서,
    상기 증착 단계는, 약 5×10-7Torr 의 기본 압력에서 1:1 비의 Ar:O2의 캐리어 가스/ 반응성 가스 혼합물을 사용하여 전극을 증착하는 것을 포함하고, 스퍼터링 압력은 약 10 mTorr 로 설정되며, 4인치 직경의 Ir 및 Ta 타겟은 약 300 W 의 출력으로 스퍼터링되고, 그 결과로서 생긴 전극의 두께는 약 1000Å 내지 5000Å 사이인 것을 특징으로 하는 방법.
  11. 제 9 항에 있어서,
    상기 증착 단계는 이리듐 층 및 약 10Å 내지 300Å 두께의 재료층을 증착하는 것을 포함하고, 상기 재료층의 재료는 Ti, Ta, Zr, Hf, Nb, V, TiO2, Ta2O5, ZrO2, HfO2, Nb2O5, VO2, CeO2, Al2O3, SiO2로 이루어진 재료군에서 선택되고, 상기 방법은 상기 형성 단계 이전에 산소 분위기에서 그 구조체를 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  12. 제 11 항에 있어서,
    상기 어닐링 단계는 약 10초 내지 3시간 사이의 시간동안 약 500℃ 내지 1000℃ 사이의 온도로 그 구조체를 어닐링하는 것을 포함하는 것을 특징으로 하는 방법.
  13. 제 9 항에 있어서,
    상기 형성 단계는 Pb/Ge 몰비 4 내지 6 : 3 의 납 아세테이트 트리하이드레이트 및 게르마늄 에톡시드의 프리커서를 믹싱하는 단계; 물을 제거하기 위해 혼합물을 증류하는 단계; 약 100℃ 내지 300℃ 사이에서 그 구조체를 소성하는 단계; 약 500℃의 온도의 산소 분위기에서 결정화 어닐링하는 단계를 포함하는 것을 특징으로 하는 방법.
  14. 제 9 항에 있어서,
    상기 증착 단계는 약 200℃ 내지 300℃ 사이의 스퍼터링 온도에서, 약 500W의 4인치 Ir 타겟 상의 출력으로, 약 5×10-7Torr 의 기본압력 및 약 10 mTorr의 스퍼터링 압력에서 및 1:1 비의 Ar : O2분위기에서 반응성 스퍼터링에 의해 IrO2전극을 증착하는 것을 포함하는 것을 특징으로 하는 방법.
  15. 제 14 항에 있어서,
    상기 형성 단계는 몰비 4 내지 6 : 3 의 Pb(TMHD)2및 Ge(ETO)4의 프리커서를 사용한 MOCVD 에 의해, 약 150℃ 내지 180℃ 사이의 기화 온도 및 약 450℃ 내지 550℃ 사이의 기판온도에서, 약 5Torr의 챔버 압력 및 약 4000 sccm 의 Ar 캐리어 가스 및 약 2000 sccm 의 O2반응성 가스의 유속에서 PGO박막을 증착하는 것을 포함하는 것을 특징으로 하는 방법.
  16. 기판;
    상기 기판 상에 증착되고, IrO2, Ir-Ta-O, Ir-Ti-O, Ir-Nb-O, Ir-Al-O, Ir-Hf-O, Ir-V-O, Ir-Zr-O, Ir-O로 구성된 이리듐 복합체 군에서 선택되는 이리듐 복합체로 구성된 재료로 형성된 전극; 및
    상기 전극 상에 형성되고, 매끄러운 표면 및 균일한 두께를 나타내는 단상 c-축 PGO 강유전체 박막을 포함하는 것을 특징으로 하는 집적회로.
  17. 제 16 항에 있어서, 상기 전극의 두께는 약 1000Å 및 5000Å 의 사이인 것을 특징으로 하는 집적회로.
  18. 제 16 항에 있어서,
    상기 전극은 이리듐 층 및 그 위에 약 10Å 내지 300Å 사이의 두께를 가지도록 증착된 재료층을 포함하고, 상기 재료는 Ti, Ta, Zr, Hf, Nb, V, TiO2, Ta2O5, ZrO2, HfO2, Nb2O5, VO2, CeO2, Al2O3, SiO2로 이루어진 재료군에서 선택되는 것을 특징으로 하는 집적회로.
KR10-2002-0016678A 2001-03-28 2002-03-27 양호한 표면 매끄러움 및 균일성을 가지는 단일 ｃ-축ＰＧＯ박막 전극 및 그 제조방법 KR100459018B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/820,078 US6586260B2 (en) 2001-03-28 2001-03-28 Single c-axis PGO thin film electrodes having good surface smoothness and uniformity and methods for making the same
US09/820,078 2001-03-28

Publications (2)

Publication Number Publication Date
KR20020077132A KR20020077132A (ko) 2002-10-11
KR100459018B1 true KR100459018B1 (ko) 2004-12-03

Family

ID=25229822

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0016678A KR100459018B1 (ko) 2001-03-28 2002-03-27 양호한 표면 매끄러움 및 균일성을 가지는 단일 ｃ-축ＰＧＯ박막 전극 및 그 제조방법

Country Status (4)

Country Link
US (2) US6586260B2 (ko)
JP (1) JP2003023139A (ko)
KR (1) KR100459018B1 (ko)
TW (1) TW541599B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004086476A1 (ja) * 2003-03-25 2004-10-07 Fujitsu Limited 半導体装置の製造装置及び製造方法
US7101720B2 (en) * 2004-03-15 2006-09-05 Sharp Laboratories Of America, Inc. Mixed noble metal/noble metal oxide bottom electrode for enhanced PGO c-axis nucleation and growth
AU2007335239A1 (en) * 2006-12-18 2008-06-26 Commonwealth Scientific And Industrial Research Organisation Method of coating
KR101009323B1 (ko) * 2010-11-22 2011-01-18 주식회사 청우메디칼 고주파 전기치료기
CN112470257B (zh) * 2018-07-26 2024-03-29 东京毅力科创株式会社 形成用于半导体器件的晶体学稳定的铁电铪锆基膜的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5731608A (en) * 1997-03-07 1998-03-24 Sharp Microelectronics Technology, Inc. One transistor ferroelectric memory cell and method of making the same
KR20000077404A (ko) * 1999-05-24 2000-12-26 마찌다 가쯔히꼬 다층 전극을 갖는 납 게르마네이트 강유전성 구조 및 그의퇴적 방법
US6190925B1 (en) * 1999-04-28 2001-02-20 Sharp Laboratories Of America, Inc. Epitaxially grown lead germanate film and deposition method
KR20010020784A (ko) * 1999-04-28 2001-03-15 마찌다 가쯔히꼬 Ｃ-축 배향 납 게르마네이트 막 및 퇴적방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4027074A (en) * 1974-08-19 1977-05-31 Leco Corporation Process for producing ferroelectric crystalline material
JPH02133599A (ja) * 1988-11-11 1990-05-22 Agency Of Ind Science & Technol 酸化イリジウム膜の製造方法
US5225364A (en) * 1989-06-26 1993-07-06 Oki Electric Industry Co., Ltd. Method of fabricating a thin-film transistor matrix for an active matrix display panel
WO1995013562A1 (en) * 1993-11-12 1995-05-18 Ppg Industries, Inc. Iridium oxide film for electrochromic device
US6052271A (en) * 1994-01-13 2000-04-18 Rohm Co., Ltd. Ferroelectric capacitor including an iridium oxide layer in the lower electrode
JP2907322B2 (ja) * 1995-05-18 1999-06-21 日本電気株式会社 不揮発性半導体記憶装置
US5920453A (en) * 1996-08-20 1999-07-06 Ramtron International Corporation Completely encapsulated top electrode of a ferroelectric capacitor
JP3159255B2 (ja) * 1998-09-16 2001-04-23 日本電気株式会社 強誘電体容量で用いる電極のスパッタ成長方法
US20010013637A1 (en) * 1999-03-05 2001-08-16 Fengyan Zhang Iridium conductive electrode/barrier structure and method for same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5731608A (en) * 1997-03-07 1998-03-24 Sharp Microelectronics Technology, Inc. One transistor ferroelectric memory cell and method of making the same
US6190925B1 (en) * 1999-04-28 2001-02-20 Sharp Laboratories Of America, Inc. Epitaxially grown lead germanate film and deposition method
KR20010020784A (ko) * 1999-04-28 2001-03-15 마찌다 가쯔히꼬 Ｃ-축 배향 납 게르마네이트 막 및 퇴적방법
KR20000077404A (ko) * 1999-05-24 2000-12-26 마찌다 가쯔히꼬 다층 전극을 갖는 납 게르마네이트 강유전성 구조 및 그의퇴적 방법

Also Published As

Publication number Publication date
KR20020077132A (ko) 2002-10-11
US6586260B2 (en) 2003-07-01
TW541599B (en) 2003-07-11
US20020142144A1 (en) 2002-10-03
US20030176012A1 (en) 2003-09-18
US6998661B2 (en) 2006-02-14
JP2003023139A (ja) 2003-01-24

Similar Documents

Publication Publication Date Title
US5576564A (en) Ferroelectric thin film with intermediate buffer layer
JP3549715B2 (ja) Ｂｉ層状強誘電体薄膜の製造方法
JP3832617B2 (ja) 多層状電極の鉛ゲルマネート強誘電体構造およびその堆積方法
KR100433819B1 (ko) 초격자재료층및이를포함하는전자소자제조방법
JPH08340085A (ja) 強誘電体薄膜被覆基板、その製造方法、及びキャパシタ構造素子
JP2000067650A (ja) 強誘電体薄膜素子およびその製造方法
JPH08502628A (ja) 層状超格子物質を作製し、それを含む電子デバイスを作製する方法
JPH08339715A (ja) 強誘電体薄膜被覆基板、その製造方法、及びキャパシタ構造素子
KR100459018B1 (ko) 양호한 표면 매끄러움 및 균일성을 가지는 단일 ｃ-축ＰＧＯ박막 전극 및 그 제조방법
KR0156044B1 (ko) 층상구조 산화물의 화학용액 처리방법
JP3586870B2 (ja) 配向性薄膜形成基板およびその作製方法
JP3366212B2 (ja) 強誘電体薄膜素子の製造方法、強誘電体薄膜素子及び強誘電体メモリ装置
JPH09282943A (ja) 強誘電体結晶薄膜の製造方法及び強誘電体キャパシタ
JPH05145123A (ja) 強誘電体薄膜構成体およびその製造方法
JPH082998A (ja) 酸化物誘電体薄膜及びその製造方法
US6921671B1 (en) Buffer layers to enhance the C-axis growth of Bi4Ti3O12 thin film on high temperature iridium-composite electrode
JPH088403A (ja) 強誘電体結晶薄膜被覆基板及び該基板を含む強誘電体薄膜素子及び該強誘電体薄膜素子の製造方法
JPH09321234A (ja) 強誘電体薄膜素子の製造方法、強誘電体薄膜素子、及び強誘電体メモリ素子
JP3267278B2 (ja) 半導体装置の製造方法
Ansari et al. In-situ deposition of PZT thin films by RF magnetron sputtering
US6327135B1 (en) Thin film capacitors on gallium arsenide substrate
JPH08316098A (ja) 誘電体薄膜の製造方法
Ansari et al. PZT thin films on a lead titanate interlayer prepared by rf magnetron sputering
KR100219834B1 (ko) 우선 배향성 강유전 박막의 제조방법
Li et al. The preparation of the single-phase perovskite conductive LaNiO3 films on different substrates

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101118

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee