KR100439640B1 - 옵션 기기의 제어 방법 - Google Patents

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Abstract

복수개의 옵션 기기를 직렬로 접속하는 경우에 I2C버스를 이용하여 신호선을 감소시키고, 또한 간단한 구성으로 각 옵션 기기의 주소(ID)를 설정한다.
옵션 기기가 2 단인 경우, 각 옵션 기기의 1 비트 ID를 인버터(11-3, 12-3)에 의해 설정한다. 4 단인 경우에는 2 비트 ID를 인버터(11-3∼14-3)와 OR게이트 (11-4, 14-4)에 의해 설정한다.

Description

옵션 기기의 제어 방법{METHOD FOR CONTROLLING OPTION DEVICES}
본 발명은 복수개의 옵션 기기를 직렬로 접속하기 위한 옵션 기기의 제어 방법에 관한 것이고, 특히 옵션 기기의 ID 주소 설정에 관한 것이다.
예컨대, 복사기나 프린터 등 화상 형성 장치에서는 화상 형성 장치 본체의 옵션 기기로서 제1단의 급지 뱅크 외에 1 이상의 급지 뱅크를 증설하여 사용하는 예가 있다. 이 증설 급지 뱅크의 구성 자체는 제2단용, 제3단용으로 구별되지 않고, 동일 구성의 증설 뱅크를 겹쳐서 사용하는 경우가 많다. 그 때, 중첩한 순서로 본체가 제2단, 제3단이라고 인식하여 제어할 필요가 있는데, 동일 구성의 증설 급지 뱅크를 복수개 겹쳐서 사용하므로 각각의 뱅크가 몇 번째 뱅크인가를 인식시킬 필요가 있다.
도 4는 종래 예를 나타내며, 본체(10)에 대하여 제1단(11)과 제2단(12)이 옵션 기기로서 접속되어 있다. 이 종래예에서는 모든 신호를 옵션 기기(11, 12)의 접속 가능 대수만큼 준비하여 하나의 옵션 기기를 2 가닥의 출력 신호(S1, S2)와 6 가닥의 입력 신호(S3∼S8)를 1조로 하는 제어 신호(S1-1∼S1-8, S2-1∼S2-8)에 의해 제어하고 있다. 또한, 이 종래예에서는 최대 2 단까지 접속 가능한 구성으로 하고 있고, 위쪽의 증설 뱅크(11)에서 아래쪽 증설 뱅크(12)의 제어 신호(S2-1∼S2-8)가 전부 통과하고 있다. 그 때문에 신호선의 수는 (2+6)×2 = 16 으로 되어 있다.
도 5는 다른 종래예를 나타내며, 옵션 기기(11, 12)로부터 본체(10)로의 입력 신호선(S3∼S8)을 앤드 게이트(AND gate)에 의해 멀티플렉스하여 제어선 수를 삭감하고 있다. 즉, 6 가닥의 입력 신호를 공통 신호선으로 정리하여 본체(10)로부터의 선택 신호(S9, /S9)에 의해 각각 선택하여 입력을 검출함으로써 신호선 수를 11선(출력 신호2×2선+입력 신호 6선+선택 신호 1선)으로 삭감하고 있다.
그러나, 도 4에 나타낸 종래예에서는 제어 신호의 선 수가 옵션 기기의 접속 가능 대수의 정수배로 된다. 그 때문에 옵션 기기의 접속 대수가 적은 경우는 큰 문제로 되지 않지만, 옵션 기기의 접속 가능 대수가 많아지면 신호 하니스 코드(harness cord) 수의 증가, 접속 커넥터의 극수 증가 등 비용이 상승하는 요인으로 되어 그다지 바람직하지 않다. 예컨대, 3 단인 경우는 24(=3×8)선, 4 단인 경우는 32(=4×8)선으로 된다.
또한, 도 5에 나타낸 종래예에서는 도 4의 방식과 비교하여 제어 신호의 선 수를 약간 삭감할 수 있지만, 본체(10)로부터의 출력 신호선(S1, S2)의 선 수는 도 1과 마찬가지로 옵션의 접속 가능 대수의 정수배로 되어 출력 신호가 많은 시스템에서는 문제로 된다.
그런데, 이와 같은 종류의 접속 방법으로서 직렬 버스인 2 비트의 I2C 버스를 이용하는 방법이 알려져 있다. 그래서, 복수개의 옵션 기기를 직렬로 접속하는 경우에 I2C 버스를 이용하여 신호선을 줄이는 것을 생각할 수 있지만, 이 경우에는 복수개의 옵션 기기 주소(ID) 설정이 문제로 된다.
또, 이와 같은 종류의 종래예로서는, 예컨대 일본 특허 공개 공보 평9-244986호에는 주소선 수에 관계 없이 사실상 무제한 수의 구성 요소를 I2C 버스에 결합하기 위하여 각 구성 요소의 주소를 동적으로 변경하는 방법이 제안되어 있다.또한, 일본 특허 공개 공보 평11-96090호에는 하나의 I2C 버스에 접속 가능한 I2C 버스 수 제한을 없애는 것을 목적으로 하는 방법이 제안되어 있다.
본 발명은 상기 종래예의 문제점을 해소하여 복수개의 옵션 기기를 직렬로 접속하는 경우에 I2C 버스를 이용하여 신호선을 감소시킬 수 있음과 동시에 간단한 구성으로 각 옵션 기기의 주소(ID)를 설정할 수 있는 옵션 기기의 제어 방법을 제공하는 것을 목적으로 한다.
도 1은 본 발명에 따른 옵션 기기의 제어 방법의 한 가지 실시예를 설명하기 위한 블록도.
도 2는 제2 실시예의 옵션 기기 제어 방법을 설명하기 위한 블록도.
도 3은 ACK신호를 나타낸 설명도.
도 4는 종래의 옵션 기기 제어 방법을 설명하기 위한 블록도.
도 5는 다른 종래의 옵션 기기 제어 방법을 설명하기 위한 블록도.
<도면의 주요 부분에 대한 부호의 설명>
10: 본체
11∼14: 증설 급지 뱅크(옵션 기기)
11-3∼14-3: 인버터
11-4∼14-4: 논리합(OR) 게이트
제1 수단은 상기 목적을 달성하기 위하여, 본체에 대하여 복수개의 옵션 기기를 I2C 버스를 통하여 직렬로 접속하고, 본체와 각 옵션 기기 사이에서 I2C 버스를 통하여 직렬 통신하는 옵션 기기의 제어 방법에 있어서, 각 옵션 기기에 논리 회로를 마련하고, 상기 논리 회로는 전후의 논리 회로를 직렬로 접속한 경우에 앞단의 접속수에 따라 상이한 논리값을 출력하도록 구성되고, 이 논리값에 의해 각 옵션 기기의 ID를 설정하는 것을 특징으로 한다.
제2 수단은 제1 수단에 있어서, 상기 본체가 I2C 버스를 통하여 상기 각 ID에 명령을 송신하고, I2C 버스를 통하여 ACK 신호가 회신된 경우에 그 ID의 옵션 기기가 접속되어 있는 것으로 검출하며, ACK 신호가 회신되지 않는 경우에 그 ID의 옵션 기기가 접속되어 있지 않는 것으로 검출하는 것을 특징으로 한다.
제3 수단은 제1, 제2 수단에 있어서, 상기 본체가 I2C 버스를 통하여 상기 각 ID에 명령을 송신하고, I2C 버스를 통하여 회신된 ACK 신호에 의거하여 본체측의 최대 접속 가능 대수보다 많은 옵션 기기가 접속되어 있는지 여부를 검출하는 것을 특징으로 한다.
실시예
<제1 실시예>
이하, 도면을 참조하면서 본 발명의 실시예에 관하여 설명한다. 도 1은 본 발명에 따른 옵션 기기 제어 방법의 한 가지 실시예를 설명하기 위한 블록도이다.
도 1은 일례로서 본체(10)에 대하여 증설 뱅크가 최대 2 단(11, 12)까지 접속 가능한 경우를 나타내고, 또한 직렬 통신에는 2 비트의 I2C 직렬 버스(클록선 SCL, 데이터선SDA)를 이용하고 있다. 증설 뱅크(11, 12)에는 동시에 I2C 대응 장치(11-2, 12-2)가 탑재되고, 각 뱅크(11, 12)에서는 각각 제어 회로(11-1, 12-1)와 I2C 대응 장치(11-2, 12-2)의 사이가 합계 2 + 6 = 8 가닥의 신호선을 통하여 접속되어 있다. 또한, I2C 대응 장치(11-2, 12-2)의 각 클록 단자(SCL), 데이터 단자(SDA)는 공통으로 본체(10)내의 CPU(10-1)의 각 클록 단자(SCL), 데이터 단자(SDA)에 접속되어 있다.
그리고, 이 I2C 대응 장치(11-2, 12-2)에 의해 본체(10)내의 CPU(10-1)로부터의 클록 단자(SCL), 데이터 단자(SDA) 2 가닥의 신호에 의해 직렬 통신을 하기 위하여I2C 대응 장치(11-2, 12-2)에는 각각 인버터(11-3, 12-3)가 마련되어 있다. I2C 대응 장치(11-2)의 1 비트 ID 단자는 접지됨과 동시에, I2C 대응 장치(12-2)의 1 비트 ID 단자는 인버터(11-3)를 통하여 접지되어 있다.
즉, I2C 대응 장치(11-2, 12-2)의 1 비트 ID 주소를 인버터(11-3, 12-3)에 의해 각각 [0], [1]로 설정하고 앞단(前段)에 접속되어 있는 기기의 1비트 ID 주소에 의거하여 설정함으로써 본체(10)는 제1단 뱅크(11)와 제2단 뱅크(12)를 구별하여 통신을 한다. 여기서 I2C 대응 장치(11-2, 12-2)는 CPU든지 I/O익스팬더(expander)든지 그 종류는 관계없다. 이 구성에서는 종래예의 도 4에서 16 선, 도 5에서 11 선이던 신호선 수를 3 선으로 실현할 수 있다.
<제2 실시예>
도 2는 증설 뱅크를 최대 4단(11∼14)까지 접속 가능하게 한 예를 나타내고, 4 선의 신호선(클록 SCL선 1선 + 데이터 SDA선 1선 + ID선 2선)에 의해 4 단의 뱅크(11∼14)의 각자와 통신 가능하게 하고 있다. 이 경우에는 ID를 2 비트로 설정하기 위하여 뱅크(11∼14)에는 각각 인버터(11-3∼14-3)와 논리합 게이트(OR gate)(11-4∼14-4)가 마련되어 있다.
그리고, 인버터(11-3∼14-3)에 의해 각각 뱅크(11∼14)의 2 비트 ID의 MSB(Most Significant Bit:최상위 비트)[1], [0], [1], [0]가 설정되고,OR게이트(11-4∼14-4)에 의해 각각 LSB(Least Significant Bit:최하위 비트)[0], [0], [1], [1]가 설정되어 있다. 따라서 앞단에 접속되어 있는 기기로부터의 ID 신호에 의해 제1단 뱅크(11)로부터 제4단 뱅트(14)까지의 2 비트 ID는 각각 [10], [00], [11], [01]으로 설정되어 있다.
그런데, I2C 버스의 규격에서는 통신을 행하는 장치 사이에서 ACK(긍정 응답) 신호를 회신할 것이 규정되어 있다. 이 때문에 상대측 장치가 접속되어 있는 경우에는 ACK신호가 회신되고, 접속되어 있지 않는 경우에는 ACK신호가 회신되지 않는다. 그래서 본체(10)측은 순차적으로 뱅크(11∼14)의 ID를 바꾸면서 명령을 송신하고, ACK신호가 돌아오는 뱅크를 접속되어 있다고 인식한다. 따라서 증설 뱅크의 접속 유무를 검출하는 수단으로서 I2C 버스의 ACK신호를 사용함으로써 특별한 접속 검지 신호를 준비하지 않고 옵션 기기(11∼14)의 접속 상태를 검출할 수 있다.
도 3은 ACK 신호를 이용하여 접속 검지를 행한 경우를 나타내고, 도 3(b)에 나타낸 데이터 SDA는 옵션 기기가 접속되어 있는 경우이며, ACK 신호가 있음으로써 검출하고 있다. 도 3(c)에 나타낸 데이터 SDA는 옵션 기기가 접속되어 있지 않는 경우이며, ACK 신호가 없음으로써 검출하고 있다.
또한, 도 2에 나타낸 예에서는 4 개의 ID를 설정할 수 있지만, 본체(10)에서는 본래 증설 뱅크가 최대 3 단까지 밖에 접속할 수 없는 경우, 제4단의 증설 뱅크로부터 ACK신호가 회신되었을 때, 최대 접속 가능 대수보다 많은 옵션 기기가 접속되어 있는 것을 검출할 수 있다.
이상 설명한 바와 같이, 청구항 1에 기재한 발명에 의하면, 각 옵션 기기의 논리 회로가 전후의 논리 회로를 직렬로 접속한 경우에 앞단의 접속수에 따라 상이한 논리값을 출력하도록 구성되고, 이 논리값에 의해 각 옵션 기기의 ID를 설정하므로, 복수의 옵션 기기를 직렬로 접속하는 경우에 I2C 버스를 이용하여 신호선을 감소할 수 있음과 동시에 간단한 구성으로 각 옵션 기기의 주소(ID)를 설정할 수 있다.
청구항 2에 기재한 발명에 의하면, 본체가 I2C 버스를 통하여 각 ID에 명령을 송신하고, I2C 버스를 통하여 ACK신호가 회신된 경우에 ID의 옵션 기기가 접속되어 있는 것으로 검출하고, ACK신호가 회신되지 않은 경우에 그 ID의 옵션 기기가 접속되어 있지 않는 것으로 검출하므로, 접속 검지를 위한 독립한 신호선을 마련하지 않고 본체측이 옵션 기기의 접속 상황을 인식할 수 있다.
청구항 3에 기재한 발명에 의하면, 본체가 I2C 버스를 통하여 각 ID에 명령을 송신하고, I2C 버스를 통하여 회신된 ACK신호에 의거하여 본체측의 최대 접속 가능 대수보다 많은 옵션 기기가 접속되어 있는지 여부를 검출하므로, 접속 검지를 위한 독립한 신호선을 마련하지 않고 본체측이 옵션 기기의 접속 상황을 인식할 수 있다.

Claims (3)

  1. 본체에 대하여 복수개의 옵션 기기를 I2C 버스를 통하여 직렬로 접속하고, 본체와 각 옵션 기기 사이에서 I2C 버스를 통하여 직렬 통신하는 옵션 기기의 제어 방법에 있어서,
    각 옵션 기기에 논리 회로를 마련하고, 상기 논리 회로는 전후의 논리 회로를 직렬로 접속한 경우에 접속 위치에 따라 상이한 논리값을 출력하도록 구성되고, 이 논리값에 의해 각 옵션 기기의 ID를 설정하는 것을 특징으로 하는 옵션 기기의 제어 방법.
  2. 제1항에 있어서, 상기 본체가 I2C 버스를 통하여 상기 각 ID에 명령을 송신하고, I2C 버스를 통하여 ACK 신호가 회신된 경우에 그 ID의 옵션 기기가 접속되어 있는 것으로 검출하며, ACK 신호가 회신되지 않는 경우에 그 ID의 옵션 기기가 접속되어 있지 않는 것으로 검출하는 것을 특징으로 하는 옵션 기기의 제어 방법.
  3. 제1항 또는 제2항에 있어서, 상기 본체가 I2C 버스를 통하여 상기 각 ID에 명령을 송신하고, I2C 버스를 통하여 회신된 ACK 신호에 의거하여 본체측의 최대 접속 가능 대수보다 많은 옵션 기기가 접속되어 있는지 여부를 검출하는 것을 특징으로 하는 옵션 기기의 제어 방법.
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Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003190559A (ja) * 2001-12-26 2003-07-08 Aruze Corp 遊技機
US6874050B2 (en) * 2002-01-16 2005-03-29 Hewlett-Packard Development Company, L.P. Circuit and method for expanding a serial bus
US20050012116A1 (en) * 2002-02-19 2005-01-20 Lim Swee Hock Method for a first semiconductor device to determine if it is coupled to a second semiconductor device
WO2005106689A1 (en) * 2004-04-29 2005-11-10 Koninklijke Philips Electronics N.V. Bus system for selectively controlling a plurality of identical slave circuits connected to the bus and method therefore
JP4794218B2 (ja) * 2004-06-25 2011-10-19 パナソニック株式会社 スレーブ装置、マスタ装置及び積層装置
KR100613606B1 (ko) 2004-06-25 2006-08-21 삼성전자주식회사 전송받은 본체의 사양정보를 이용하여 자신의 구동조건을설정하는 화상형성기기의 옵션장치 및 그 제어방법
JP2006244416A (ja) * 2005-03-07 2006-09-14 Fujitsu Ltd マスターノード及びスレーブノードを有する電子装置システム
JP4595720B2 (ja) * 2005-07-07 2010-12-08 ブラザー工業株式会社 画像形成装置及びオプションユニット
JP2007164765A (ja) * 2005-11-15 2007-06-28 Matsushita Electric Ind Co Ltd Iicバス通信システム、スレーブ装置およびiicバス通信制御方法
JP4481244B2 (ja) * 2005-12-15 2010-06-16 京セラミタ株式会社 画像形成装置
US7587539B2 (en) * 2006-04-25 2009-09-08 Texas Instruments Incorporated Methods of inter-integrated circuit addressing and devices for performing the same
JP4926083B2 (ja) * 2008-01-24 2012-05-09 株式会社リコー 画像形成装置
JP2009301310A (ja) * 2008-06-13 2009-12-24 Yokogawa Electric Corp モジュールシステム
US8621116B2 (en) 2011-08-26 2013-12-31 Lexmark International, Inc. Dynamic address change optimizations
US8225021B2 (en) * 2009-05-28 2012-07-17 Lexmark International, Inc. Dynamic address change for slave devices on a shared bus
JP5365381B2 (ja) * 2009-07-09 2013-12-11 大日本印刷株式会社 回路板の検査方法、回路板の検査装置
US8461782B2 (en) * 2009-08-27 2013-06-11 Allegro Microsystems, Llc Linear or rotational motor driver identification
JP2011064962A (ja) * 2009-09-17 2011-03-31 Fuji Xerox Co Ltd 画像形成装置
JP5314563B2 (ja) * 2009-10-22 2013-10-16 旭化成エレクトロニクス株式会社 装置間通信システムおよび通信装置
CN102567250B (zh) * 2010-11-29 2016-06-01 意法半导体股份有限公司 具有可通过降低数量的端子编程的地址的电子设备
US9037766B2 (en) * 2011-11-18 2015-05-19 Fairchild Semiconductor Corporation Pin selectable I2C slave addresses
WO2014083707A1 (ja) * 2012-11-30 2014-06-05 カナレ電気株式会社 I2c通信方法、およびi2c通信装置
JP5863682B2 (ja) * 2013-01-30 2016-02-17 京セラドキュメントソリューションズ株式会社 湿度検出装置、画像形成装置
JP5855616B2 (ja) * 2013-09-12 2016-02-09 大日本印刷株式会社 回路板の検査方法、回路板の検査装置
JP6385107B2 (ja) * 2014-04-02 2018-09-05 キヤノン株式会社 画像形成システム及びオプション装置
JP6180990B2 (ja) * 2014-04-25 2017-08-16 本田技研工業株式会社 ガス監視システム及びガス監視方法
JP6516535B2 (ja) * 2015-03-31 2019-05-22 キヤノン株式会社 画像形成システム及びオプション装置
US10140242B2 (en) 2015-09-10 2018-11-27 Qualcomm Incorporated General purpose input/output (GPIO) signal bridging with I3C bus interfaces and virtualization in a multi-node network
KR20210087499A (ko) 2018-12-03 2021-07-12 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. 로직 회로
US11292261B2 (en) 2018-12-03 2022-04-05 Hewlett-Packard Development Company, L.P. Logic circuitry package
US10894423B2 (en) 2018-12-03 2021-01-19 Hewlett-Packard Development Company, L.P. Logic circuitry
WO2021080607A1 (en) 2019-10-25 2021-04-29 Hewlett-Packard Development Company, L.P. Logic circuitry package
US11250146B2 (en) 2018-12-03 2022-02-15 Hewlett-Packard Development Company, L.P. Logic circuitry
CA3121151A1 (en) 2018-12-03 2020-06-11 Hewlett-Packard Development Company, L.P. Logic circuitry
BR112021010651A2 (pt) 2018-12-03 2021-08-17 Hewlett-Packard Development Company, L.P. pacote de circuitos lógicos
US11338586B2 (en) 2018-12-03 2022-05-24 Hewlett-Packard Development Company, L.P. Logic circuitry
MX2021006229A (es) 2018-12-03 2021-08-11 Hewlett Packard Development Co Conjunto de circuitos logicos.
HUE063370T2 (hu) 2018-12-03 2024-01-28 Hewlett Packard Development Co Logikai áramkör
CA3121147C (en) 2018-12-03 2023-08-22 Hewlett-Packard Development Company, L.P. Logic circuitry

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR880013066A (ko) * 1987-04-25 1988-11-29 강진구 쿼드유와트 칩 선택제어회로
JPH0850563A (ja) * 1994-08-08 1996-02-20 Fujitsu General Ltd メモリのテスト回路
KR19980014552A (ko) * 1996-08-13 1998-05-25 배순훈 Iic버스콘트롤시스템에서의 복수ic제어방법
KR19980035965A (ko) * 1996-11-15 1998-08-05 배순훈 I²c 버스 사용 점검 장치 및 방법
KR19980076883A (ko) * 1997-04-15 1998-11-16 김영환 I2c 버스의 주소 공간 확장을 위한 동적 주소 배치 장치 및 그 제어 방법
JPH1196090A (ja) * 1997-07-10 1999-04-09 Samsung Electron Co Ltd I2cバス回路及びバス制御方法
KR19990048938A (ko) * 1997-12-11 1999-07-05 이형도 프로그래머블 어드레스 회로

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61138177A (ja) * 1984-12-11 1986-06-25 Fujitsu Ltd 複数機器の選択方法
GB8921143D0 (en) * 1989-09-19 1989-11-08 Psion Plc Serial data transmission
US5606515A (en) * 1993-02-03 1997-02-25 Instron Corporation Sensor conditioning circuitry for use with electrically excited transducers
US5745493A (en) 1995-11-20 1998-04-28 International Business Machines Corporation Method and system for addressing multiple components on a communication bus
US5920731A (en) * 1997-02-21 1999-07-06 Vlsi Technology, Inc. Single-housing electrical device self-configurable to connect to PCMCIA compliant or non-PCMCIA compliant host interfaces

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR880013066A (ko) * 1987-04-25 1988-11-29 강진구 쿼드유와트 칩 선택제어회로
JPH0850563A (ja) * 1994-08-08 1996-02-20 Fujitsu General Ltd メモリのテスト回路
KR19980014552A (ko) * 1996-08-13 1998-05-25 배순훈 Iic버스콘트롤시스템에서의 복수ic제어방법
KR19980035965A (ko) * 1996-11-15 1998-08-05 배순훈 I²c 버스 사용 점검 장치 및 방법
KR19980076883A (ko) * 1997-04-15 1998-11-16 김영환 I2c 버스의 주소 공간 확장을 위한 동적 주소 배치 장치 및 그 제어 방법
JPH1196090A (ja) * 1997-07-10 1999-04-09 Samsung Electron Co Ltd I2cバス回路及びバス制御方法
KR19990048938A (ko) * 1997-12-11 1999-07-05 이형도 프로그래머블 어드레스 회로

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