KR100392743B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

반도체 장치의 제조 방법은 상부 절연층인 산화막(21c)에 대하여, 수직 배선(22c)을 위한 개구부를 형성할 때에 퓨즈 영역(26)도 포함시켜 산화막(21c)을 제거하는 공정을 포함한다. 또한, 산화막(21c)의 상하의 배선층(23b, 23c)끼리를 전기적으로 접속하기 위한 수직 배선(22c)과 산화막(21c)의 상측에 위치해야 할 배선층(23c)을 동시에 일체의 상부 도전층(25)으로서 형성하는 공정을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 불량품을 구제하기 위한 용장 회로를 구성하는 퓨즈를 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.
도 8에 배선층이 3층으로 이루어짐과 함께, 퓨즈를 구비한 반도체 장치의 구조의 예를 나타낸다. 이 반도체 장치에 있어서는, 반도체 기판으로서의 실리콘 기판(1)의 표면에 선택적으로 분리 절연막으로서의 필드 산화막(10)이 형성되어 있다. 또한, 이 필드 산화막(10)의 상측에 접하도록, 폴리실리콘으로 이루어지는 퓨즈(11)로서 선택적으로 형성되어 있다. 퓨즈(11)는 불량품을 구제하기 위한 용장 회로를 구성하는 요소이고, 이 퓨즈(11)가 필요에 따라서 레이저 등으로 절단됨으로써, 불량 부분이 절단되어 정상 부분으로 전환된다.
반도체 기판 상에 절연층을 각각 개재하여 배선층이 3층인 소위 「3층 구조」에 폴리실리콘으로 이루어지는 퓨즈(11)를 형성하는 경우, 배선층(23a, 23b, 23c)을 상호 분리하기 위한 절연층인 산화막(21a, 21b, 21c)이 3층 합계로 20000Å 이상이 되기 때문에, 불량품 구제 등의 부득이한 필요로 해서 퓨즈를 절단하려고 하였을 때에 레이저의 출력을 매우 크게 하지 않으면 퓨즈를 절단할 수 없었다. 그러나, 레이저의 출력이 지나치게 커지면, 레이저에 의해서 퓨즈의 아래의 필드 산화막에 금이 가서 절단한 퓨즈가 실리콘 기판(1)과 직접 접함으로써, 미소한 전류가 흐르게 된다고 하는 문제점이 있었다.
상술한 문제점에 대한 대책으로서, 도 9에 도시한 바와 같이 퓨즈의 상측에 대응하는 영역의 산화막을 얇게 하는 것이 생각되고 있다. 이 구조는, 예를 들면, 특개평9-51038호 공보에 있어서 언급되어 있다. 이러한 구조로 하면, 3층 구조라도 산화막이 1층인 경우와 마찬가지의 레이저 출력으로 안정적으로 절단하는 것이 가능해진다. 한편, 작은 레이저 출력으로 절단이 가능해지기 때문에, 잘못하여 필드 산화막에 금을 생기게 하거나 하는 것은 피할 수 있다.
도 9에 도시한 구조를 얻기 위한 공정을 이하 설명한다.
우선, 도 10에 도시한 구조를 형성한다. 구체적으로는, 실리콘 기판(1) 상에 필드 산화막(10)을 두께 약 5000Å가 되도록 형성하고, 필드 산화막(10) 상에 폴리실리콘으로 이루어지는 퓨즈(11)를 형성한다. 퓨즈(11)를 피복하도록 두께 약 8000Å의 산화막(21a)을 형성한다. 컨택트(13)로부터 상측으로 전기적 접속을 행하는 수직 배선(vertical interconnection)(22a)을 설치하여 제1 배선층(23a)을 형성한다. 그 상측을 피복하도록하여 두께 약 12000Å의 산화막(21b)을 형성한다. 제1 배선층(23a)으로부터 상측으로 전기적 접속을 행하는 수직 배선(22b)을 설치하여 제2 배선층(23b)을 형성한다. 제2 배선층(23b)으로부터 상측으로 전기적 접속을 행하는 수직 배선(22c)을 설치하여 제3 배선층(23c)을 형성한다. 이렇게 해서, 도 10에 도시한 구조가 얻어진다.
도 11을 참조하여, 퓨즈(11)의 상측에 대응하는 영역(이하, 「퓨즈 영역」이라고 함)(26)을 포함하는 영역의 산화막(21c)을 에칭으로 제거하기 위해서, 레지스트 마스크(14)의 사진 제판을 행한다. 여기서 퓨즈 영역(26)보다 약간 넓은 개구부를 열어 레지스트 마스크(14)를 형성하고 있는 것은 후속 공정에서 형성하는 유리 코트(12) (도 9 참조)의 두께에 의해서 개구부가 좁아지는 것에 대응하여 여유를 가지게 하기 위해서이다.
도 12를 참조하여, 레지스트 마스크(14)를 이용하여 웨트 및 드라이 에칭으로 산화막(21c) 두께 약 8000Å를 제거한다. 레지스트 마스크(14)를 제거하고, CVD(Chemical Vapor Deposition)법에 의해서 유리 코트(12)를 증착시킨다. 또한, 유리 코트(12)에 개구부를 형성하기 위해서, 유리 코트(12) 상에 마스크(도시 생략)을 형성하고, 퓨즈 영역(26)이 개구한 패턴으로 되도록 사진 제판을 행하고 에칭을 행한다. 마스크의 재료를 제거하고, 최종적으로 도 9에 도시한 구조를 얻는다.
상술한 바와 같은 도 9에 도시한 구조를 얻고자 하는 경우, 퓨즈 영역(26)을 개구시키기 위해서 유리 코트(12)를 형성한 후에 또한 마스크를 형성하고, 사진 제판, 에칭을 행해야만 하고, 공정수가 증가하게 된다. 또한, 마스크 재료도 여분으로 필요하게 된다.
그래서, 본 발명에서는 이러한 공정수를 적게 하고, 필요한 마스크 재료를 저감할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명에 기초하는 반도체 장치의 제조 방법은 반도체 기판의 주표면에 형성된 분리 절연막의 상면에 접하도록 퓨즈를 형성하는 퓨즈 형성 공정과, 상기 반도체 기판 상에 하부 절연층을 형성하고, 상기 하부절연층의 상면에 접하는 하부 배선층을 선택적으로 형성하는 공정과, 상기 하부 절연층 및 상기 하부 배선층의 각각의 상면에 접하고, 또한, 상기 상부 절연층의 하면에 접하는 상기 하부 배선층 및 상면에 접해야 하는 다른 배선층을 전기적으로 접속하기 위한 수직 배선을 상측으로부터 본 평면적인 영역인 최상 수직 배선 영역 및 그 내측 이외의 영역을 피복하도록 선택적으로 상부 절연층을 형성하는 상부 절연층 선택적 형성 공정과, 상기 퓨즈 및 그 근방을 포함하는 평면적인 영역인 퓨즈 영역의 외측에 있어서, 상기 하부 절연층, 상기 하부 배선층 및 상기 상부 절연층의 각각의 노출된 상면에 접하도록 상부 도전층을 선택적으로 형성하는 상부 도전층 형성 공정을 포함하다.
상기 방법을 채용함으로써, 상부 절연층 선택적 형성 공정에 있어서, 상부 절연층에 설치되는 수직 배선을 위한 개구부를 갖는 형으로 상부 절연층을 형성하고 있다. 또한, 상부 절연층의 상하의 배선층끼리를 전기적으로 접속하기 위한 수직 배선과 상부 절연층의 상측에 위치해야 할 배선층을 동시에 일체의 도전층으로서 형성하고 있다. 따라서, 공정수를 적게 할 수 있다.
상기 발명에 있어서 바람직하게는, 상기 상부 절연층 선택적 형성 공정은 상기 하부 절연층 및 상기 하부 절연층의 각각의 상면에 접하도록 상기 상부 절연층을 형성하는 상부 절연층 형성 공정과, 상기 최상 수직 배선 영역 및 그 내측에 위치하는 상기 상부 절연층을 제거하는 상부 절연층을 제거하는 상부 절연층 제거 공정을 포함한다.
상기 방법을 채용함으로써, 수직 배선을 위한 개구부와 동시에 퓨즈 영역도포함하여 상부 절연층을 제거하고 있다. 따라서, 에칭의 횟수를 줄일 수 있다. 에칭의 횟수가 감소함으로써 필요한 마스크 재료의 양도 저감할 수 있다.
상기 발명에 있어서 바람직하게는, 상기 상부 도전층 형성 공정은 상기 퓨즈 영역 외측에 상기 퓨즈 영역의 외형선으로부터 상기 상부 도전층 상에 형성할 예정인 코팅의 두께분 이상의 거리만큼 떨어져 상기 상부 도전층을 형성한다. 이 방법을 채용함으로써, 후의 공정에서 상부 도전층 상에 코팅을 실시하여도 퓨즈 영역을 확실하게 개구한 상태로 유지할 수 있다,
또한, 상기 목적을 달성하기 위해서, 본 발명에 기초하는 반도체 장치는 반도체 기판과, 상기 반도체 기판의 주표면에 형성된 분리 절연막과, 상기 분리 절연막의 상면에 접하도록 형성된 퓨즈와, 상기 반도체 기판 상에 있어서, 하부 절연층 및 그 상면에 접하도록 선택적으로 형성된 하부 배선층과, 상기 하부 절연층 및 상기 하부 배선층의 각각의 상면에 접하도록 선택적으로 형성된 상부 절연층을 구비하고, 상기 상부 절연층은 그 하면에 접하는 상기 배선층 및 상면에 접해야 하는 다른 배선층을 전기적으로 접속하기 위한 수직 배선을 상측으로부터 본 평면적인 영역인 수직 배선 영역의 외측에만 존재하고, 또한, 상기 퓨즈 및 그 근방을 포함하는 평면적인 영역인 퓨즈 영역의 외측의 영역에 있어서, 상기 하부 절연층, 상기 하부 배선층 및 상기 상부 절연층의 각각의 노출된 상면에 접하도록 선택적으로 형성된 상부 도전층을 포함한다. 이 구성을 채용함으로써, 상술한 바와 같은 공정수를 적게 억제한 제조 방법으로 반도체 장치를 제작하는 것이 가능해진다.
상기 발명에 있어서 바람직하게는, 상기 상부 도전층은 상기 퓨즈 영역의 외측에 상기 퓨즈 영역의 외형선으로부터 상기 상부 도전층 상에 형성할 예정인 코팅의 두께분 이상의 거리만큼 떨어져 형성되어 있다. 이 구성을 채용함으로써, 후의 공정에서 상부 도전층 상에 코팅을 실시하여도 퓨즈 영역을 확실하게 개구한 상태로 유지할 수 있다.
상기 발명에 있어서 바람직하게는, 상기 반도체 기판과 상기 하부 절연층간에는 또한 다른 절연층을 포함한다. 이 구성을 채용함으로써, 절연층의 합계의 두께가 커지는 경향이 있기 때문에, 본 발명의 적용에 의한 퓨즈 영역의 절연층의 두께 저감이 보다 효율적으로 된다.
도 1은 본 발명에 기초하는 실시예에 있어서의 반도체 장치의 단면도.
도 2는 본 발명에 기초하는 실시예에 있어서의 반도체 장치의 제1 제조 공정의 단면도.
도 3은 본 발명에 기초하는 실시예에 있어서의 반도체 장치의 제2 제조 공정의 단면도.
도 4는 본 발명에 기초하는 실시예에 있어서의 반도체 장치의 제3 제조 공정의 단면도.
도 5는 본 발명에 기초하는 실시예에 있어서의 반도체 장치의 제4 제조 공정의 단면도.
도 6은 본 발명에 기초하는 실시예에 있어서의 반도체 장치의 제5 제조 공정의 단면도.
도 7은 본 발명에 기초하는 실시예에 있어서의 반도체 장치의 제6 제조 공정의 단면도.
도 8은 종래 기술에 기초하는 반도체 장치의 단면도.
도 9는 종래 기술에 기초하는 퓨즈 영역에 개구부가 있는 반도체 장치의 단면도.
도 10은 종래 기술에 기초하는 퓨즈 영역에 개구부가 있는 반도체 장치의 제1 제조 공정의 단면도.
도 11은 종래 기술에 기초하는 퓨즈 영역에 개구부가 있는 반도체 장치의 제2 제조 공정의 단면도.
도 12는 종래 기술에 기초하는 퓨즈 영역에 개구부가 있는 반도체 장치의 제3 제조 공정의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
10 : 필드 산화막
11 : 퓨즈
12 : 유리 코트
14 : 레지스트 마스크
21a, 21b, 21c : 산화막
22a, 22b, 22c : 수직 배선
23a, 23b, 23c : 배선층
24 : 도전층
25 : 상부 도전층
26 : 퓨즈 영역
27 : 최상 수직 배선 및 그 내측 영역
본 발명의 일실시예에 있어서의 반도체 장치의 구성을 도 1에 도시한다. 이 반도체 장치는 반도체 기판(1)과, 반도체 기판(1)의 상측에 접하는 분리 절연막으로서의 필드 산화막(10)과, 필드 산화막(10)의 상측에 접하는 퓨즈(11)를 구비하고 있다. 또한, 이 반도체 장치는 반도체 기판(1) 상측에 하부 절연층으로서의 산화막(21b)과, 하부 배선층으로서 산화막(21b)의 상면에 접하는 배선층(23b)과, 절연층으로서의 산화막(21a)과, 산화막(21a)의 상측에 접하는 배선층(23a)과, 상부 절연층으로서의 산화막(21c)과, 상부 도전층(25)을 구비하고 있다.
산화막(21c)의 하측에 접하는 배선층(23b) 및 상측에 접하는 배선층(23c)을 전기적으로 접속하기 위한 수직 배선(22c)은 도 1에서는 상부 도전층(25)의 일부이다. 상부 도전층(25)의 내부에 있어서, 수직 배선(22c)과 배선층(23c)간에는 명확한 경계가 없고 일체화되어 있지만, 상부 도전층(25) 중 절연층(21c)의 상측에 있는 부분이 배선층(23c)이다. 수직 배선(22a, 22b)이 각각 상하의 배선층끼리를 전기적으로 접속하고 있는 것과 마찬가지로, 배선층(23b, 23c)을 전기적으로 접속하기 위해서 양자를 연결하기 위해 필요한 부분이 수직 배선(22c)이다.
수직 배선(22c)을 상측으로부터 본 평면적인 영역을 「최상 수직 배선 영역」으로 하고, 퓨즈(11) 및 그 근방을 상측으로부터 본 평면적인 영역을 「퓨즈 영역」으로 하면, 도 1에 도시된 단면도에 있어서는 최상 수직 배선 영역은 퓨즈 영역(26)을 사이에 두는 좌우 양측에 배치되어 있다. 이 최상 수직 배선 영역은 평면적으로 보면, 도 1의 지면에 거의 수직으로 연장되거나, 혹은, 퓨즈 영역(26)을 둘러싸도록 형성되어 있다. 이 최상 수직 배선 영역 및 이 최상 수직 배선 영역에서 사이에 두는 영역 혹은 둘러싸이는 영역을 합한 영역(27)을 이하 「최상 수직 배선 및 그 내측 영역」이라고 한다. 최상 수직 배선 및 그 내측 영역(27) 내에는 상부 절연층으로서의 산화막(21c)이 존재하지 않는다. 상부 도전층(25)은 퓨즈 영역(26)의 외측에 있어서, 상기 하부 절연층, 상기 하부 배선층 및 상기 상부 절연층의 각각의 노출된 상면에 접하도록 선택적으로 형성되어 있다.
이하, 본 실시예에 있어서의 반도체 장치의 제조 방법에 관해서 설명한다.
우선, 도 2에 도시한 구조를 형성한다. 구체적으로는 실리콘 기판(1) 상에 필드 산화막(10)을 형성하고, 필드 산화막(10) 상에 폴리실리콘으로 이루어지는 퓨즈(11)를 형성한다. 퓨즈(11)를 피복하도록 산화막(21a)을 형성한다. 컨택트(13)로부터 상측으로 전기적 접속을 행하는 수직 배선(22a)를 설치하여 제1 배선층(23a)을 형성한다. 그 상측을 피복하도록 하여 하부 절연층에 상당하는 산화막(21b)을 형성한다. 제1 배선층(23a)으로부터 상측으로 전기적 접속을 행하는 수직 배선(22b)을 설치하여 하부 배선층에 상당하는 제2 배선층(23b)을 형성한다. 제2 배선층(23b)을 피복하도록 상부 절연층에 상당하는 산화막(21c)을 형성한다. 이렇게 해서, 도 2에 도시한 구조가 얻어진다.
여기서, 종래이면 수직 배선(22c)(도 8 또는 도 9 참조)을 형성하기 위해서, 레지스트 마스크(14)를 형성하고, 산화막(21c) 중 수직 배선(22c)에 대응하는 영역만 에칭에 의해 개구시키는 것이지만, 본 실시예에서는 개구시키는 영역은 수직 배선(22c)에 대응하는 영역(최상 수직 배선 영역)만이 아니라, 도 3에 도시한 바와 같이 최상 수직 배선 및 그 내측 영역(27) 내가 전부 개구되도록 레지스트 마스크(14)를 형성한다. 이 레지스트 마스크(14)를 이용하여 도 4에 도시한 바와 같이, 최상 수직 배선 및 그 내측 영역(27) 내에 위치하는 산화막(21c)을 전부 제거한다.
도 5를 참조하여, 스퍼터링 등에 의해 도전층(24)을 형성한다. 도 6을 참조하여, 퓨즈 영역의 외측의 영역에 있어서 상기 하부 절연층, 상기 하부 배선층 및 상기 상부 절연층의 각각의 노출된 상면에 대응하는 도전층(24) 상면을 원하는 양 피복하도록 선택적으로 레지스트 마스크(14)를 형성한다. 여기서 퓨즈 영역(26)보다 약간 넓은 개구부를 열어 레지스트 마스크(14)를 형성하고 있는 것은 후속 공정에서 형성하는 유리 코트(12)(도 1 참조)의 두께에 의해서 개구부가 좁아지는 것에 대응하여 여유를 가지게 하기 위해서이다.
레지스트 마스크(14)를 이용하여, 도 7에 도시한 바와 같이 도전층(24)의 불필요한 부분을 제거한다. 그 결과, 상부 도전층(25)이 퓨즈 영역의 외측의 영역에서, 상기 하부 절연층, 상기 하부 배선층 및 상기 상부 절연층의 각각의 노출된 상면에 접하도록 선택적으로 형성된다. 또한, CVD법 등에 의해 유리 코트(12)를 형성하면, 도 1에 도시한 구조가 얻어진다.
본 실시예에 있어서의 반도체 장치의 제조 방법에서는, 상부 절연층인 산화막(21c)에 수직 배선(22c)을 위한 개구부를 형성하는 절연층 제거 공정에 있어서, 수직 배선(22c)을 형성하기 위한 개구부뿐만 아니라 퓨즈 영역(26)도 포함하여 제거하고 있다. 또한, 상부 절연층인 산화막(21c)의 상하의 배선층(23b, 23c)끼리를 전기적으로 접속하기 위한 수직 배선(22c)과 상부 절연층의 상측에 위치해야 할 배선층(23c)을 동시에 일체의 상부 도전층(25)으로서 형성하고 있다. 그 때문에, 상부 절연층인 산화막(21c)의 수직 배선(22c)을 위한 개구와 퓨즈 영역(26)의 개구를 각각의 공정으로서 행하고 있던 종래 방법에 비해 공정수를 적게 할 수 있다. 공정수가 감소할 뿐만 아니라, 에칭의 횟수가 감소함으로써 필요한 마스크 재료의 양도 저감할 수 있다.
또한, 본 실시예에 있어서의 반도체 장치는, 상술한 바와 같은 공정수를 적게 억제한 제조 방법으로 제작하는 것이 가능하다고 하는 이점을 갖는다.
또, 본 실시예에서는 배선층이 3층인 경우를 예로 들어 설명하였지만, 층수는 이것보다 많아도 적어도 좋다.
수직 배선(22a, 22b, 22c) 및 배선층(23a, 23b, 23c)의 재질로서는 알루미늄이 사용 가능하지만, 이것에 한정되지 않는다.
산화막(21a, 21b, 21c)의 재질로서는 SiO2가 사용 가능하지만, 이것에 한정되지 않는다.

Claims (3)

  1. 반도체 기판(1)의 주표면에 형성된 분리 절연막(10)의 상면에 접하도록 퓨즈(11)를 형성하는 퓨즈 형성 공정과,
    상기 반도체 기판(1) 상에 하부 절연층(21b)을 형성하고, 상기 하부 절연층(21b)의 상면에 접하는 하부 배선층(23b)을 선택적으로 형성하는 공정과,
    상기 하부 절연층(21b) 및 상기 하부 배선층(23b)의 각각의 상면에 접하고, 또한 상기 하부 배선층(23b) 및 상측의 다른 배선층(23c)을 전기적으로 접속하기 위한 수직 배선(22c)을 상측으로부터 본 평면적인 영역인 최상 수직 배선 영역 및 그 내측(27) 이외의 영역을 피복하도록 선택적으로 상부 절연층(21c)을 형성하는 상부 절연층 선택적 형성 공정과,
    상기 퓨즈(11) 및 그 근방을 포함하는 평면적인 영역인 퓨즈 영역(26)의 외측에 있어서, 상기 하부 절연층(21b), 상기 하부 배선층(23b) 및 상기 상부 절연층(21c)의 각각의 노출된 상면에 접하도록 상부 도전층(25)을 선택적으로 형성하는 상부 도전층 형성 공정
    을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 상부 도전층 형성 공정은, 상기 퓨즈 영역(26)의 외측에 상기 퓨즈 영역(26)의 외형선으로부터 상기 상부 도전층(25) 상에 형성할 예정인 코팅(12)의 두께분 이상의 거리만큼 떨어져 상기 상부 도전층(25)을 형성하는 반도체 장치의 제조 방법.
  3. 반도체 기판(1)과,
    상기 반도체 기판(1)의 주표면에 형성된 분리 절연막(10)과,
    상기 분리 절연막(10)의 상면에 접하도록 형성된 퓨즈(11)와,
    상기 반도체 기판(1) 상에 있어서, 하부 절연층(21b) 및 그 상면에 접하도록 선택적으로 형성된 하부 배선층(23b)과,
    상기 하부 절연층(21b) 및 상기 하부 배선층(23b)의 각각의 상면에 접하도록, 선택적으로 형성된 상부 절연층(21c)을 포함하고,
    상기 상부 절연층(21c)은 그 하면에 접하는 상기 하부 배선층(23b) 및 상면에 접해야 하는 다른 배선층(23c)을 전기적으로 접속하기 위한 수직 배선(22c)을 상측으로부터 본 평면적인 영역인 최상 수직 배선 영역의 외측에만 존재하고,
    또한, 상기 퓨즈(11) 및 그 근방을 포함하는 평면적인 영역인 퓨즈 영역(26)의 외측의 영역에 있어서, 상기 하부 절연층(21b), 상기 하부 배선층(23b) 및 상기 상부 절연층(21c)의 각각의 노출된 상면에 접하도록 선택적으로 형성된 상부 도전층(25)을 포함하는 반도체 장치.
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