KR19990049309A - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 접속 구멍이 노출되는 종래의 칩 패드는 접속 구멍의 내측벽에 근접한 배선 패턴층이 보호층을 형성한 이후에 보호층을 경화하는 과정에서 보호층의 수축 작용에 의해 끊어지거나, 그로 인하여 보호층을 제거하는 사진 식각 공정에서 포토레지스트를 제거하는 에싱/스트립 공정에 사용되는 화학 약품에 의해 발생될 수 있는 외부에 노출되는 배선 패턴층과 그 아래의 배선 패턴층 사이의 박리 현상을 억제하기 위하여, 반도체 소자를 형성하기 위한 실리콘 기판이 구비된 상태에서, 제 1 배선 패턴층과, 제 1 배선 패턴층 둘레에 형성된 절연층과, 제 1 배선 패턴층과 절연층 상에 형성된 제 2 배선 패턴층 및 제 1 배선 패턴층 상부의 제 2 배선 패턴층의 일부가 노출되게 형성된 보호층이 실리콘 기판 상에 형성되며, 접속 구멍의 내측벽에 형성된 제 2 배선 패턴층이 보호층에 덮여 있는 반도체 소자 및 그 제조 방법을 제공한다. 특히, 본 발명에 따른 접속 구멍의 내측벽에 형성된 제 2 배선 패턴층을 덮고 있는 보호층을 두껍게 형성하기 위하여 밖으로 돌출되게 형성한 것을 특징으로 한다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 칩 패드로 형성될 배선 패턴층의 접속 구멍의 모서리 부분에 보호층이 덮여 있는 구조를 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자(Semiconductor Device)는 실리콘 기판(Silicon Substrate)을 재료로 하여 기본적인 공정 예컨대 사진(Photolithography), 식각(Etching), 확산(Diffusion) 및 증착(Deposition) 공정이 반복 진행되면서 수십, 수백 단계를 거쳐 제조된다.
여기서, 증착 공정이라 함은 기상(Gas or Vapor Phase)의 소스로부터 특정 원자나 분자를 고상(Solide Phase)화 시켜 필요로 하는 박막을 얻어내는 일종의 물질 합성(Material Synthesis) 과정을 통칭한다. 반도체 장치의 제조에는 다결정 실리콘 산화막, 질화막, 여러 종류의 금속 혹은 실리사이드 박막이 필요하며 이와 같은 박막들은 모두 증착 공정에 의해서 형성된다.
증착 공정은 박막 형성법(Thin Film Process) 이라고 말할 수 있으며, 이는 크게 물리 증착법(Physical Vapor Deposition; PVD)과 화학 증착법(Chamical Vapor Deposition; CVD)으로 대별된다. 물리 증착은 소스로부터 임의의 다른 성분이 더해지거나 감해지지 않고 상의 변환 과정만을 통하여 증착되는 것이다. 반면에 화학 증착은 반응을 수반하기 때문에 소스와 증착 산물간에 물리화학적 구조의 차이가 있다. 물리 증착 방법으로 주로 스퍼터링(Sputtering) 방법이 사용된다.
이와 같은 증착 공정 중에서 금속 증착(Metallization) 공정은 실리콘 기판 상에 형성된 소자들을 서로 연결하며, 반도체 소자를 외부와 전기적으로 연결시키는 칩 패드(Chip Pad)를 형성하기 위하여 실리콘 기판 위에 약 6000Å 두께로 알루미늄(Al)을 증착하는 금속 배선 공정을 의미한다.
종래 기술에 따른 증착 공정을 포함한 반도체 제조 공정을 이용한 반도체 소자를 제조하는 공정을 도 1 내지 도 4를 참조하여 설명하겠다.
실리콘 기판(10) 상에 복수의 반도체 소자(도 4의 30)를 제조하기 위하여 복수의 배선 패턴층(12, 14; Metal Layer)이 형성된 실리콘 기판(10) 상에 보호층(17; Passivation)이 형성된 상태를 개략적으로 도시하고 있는 도 1과, 도 1의 2―2선 단면도인 도 2를 함께 참조하여 설명하면, 실리콘 기판(10) 상에 제 1 배선 패턴층(12)이 형성된다. 그리고, 제 1 배선 패턴층(12)은 절연층(16; Inter Metal Dielectric;IMD)에 의해 제 2 배선 패턴층(14)과 전기적으로 절연된다. 제 1 배선 패턴층(12)과 제 2 배선 패턴층(14)을 전기적으로 연결하기 위해서는 필요한 부분에 절연층(16)을 선택적으로 제거하여 접속 구멍(15; Connect Hole)을 형성한다. 접속 구멍(15)에 의해 접속된 제 1, 2 배선 패턴층(12, 14)은 칩 패드(도 4의 19)로 사용된다. 제 2 배선 패턴층(14)의 상부면을 포함한 실리콘 기판(10)의 상부면 전체가 보호층(17)으로 덮여진다.
여기서, 제 1 배선 패턴층(12)은 Ti/TiN 층(12b)과, Al 층(12a) 및 TiN 층(12c)이 차례로 적층되어 형성되며, 제 1 배선 패턴층의 Al 층(12a) 상에 제 2 배선 패턴층(14)의 Ti 층(14b)과 Al 층(14a)이 차례로 적층되어 형성되는데, 보통 스퍼터링 방법에 의해 형성된다. 제 1 배선 패턴층의 TiN 층(12c)은 절연층(16) 하부에 위치하며, 제 1 배선 패턴층의 Ti/TiN 층(12b)은 베리어 메탈층(Barrier Metal Layer)이다.
제 2 배선 패턴층(14)이 형성되는 실리콘 기판(10) 표면은 접속 구멍(15)에 의해 굴곡이 형성되어 있고 표면이 평탄하지 않기 때문에 제 2 배선 패턴층(14)을 형성하는 과정에서 제 1 접속 구멍(15)의 내측벽 특히 제 1 배선 패턴층(12)과 절연층(16)이 만나는 제 2 배선 패턴층(14d)의 모서리 지점(13)으로 갈수록 제 2 배선 패턴층(14d)의 두께가 제 1 배선 패턴층(14)의 다른 부분 및 절연층(16) 상부의 제 2 배선 패턴층(14)의 두께에 비하여 상대적으로 얇게 증착된다. 따라서, 제 1 배선 패턴층(12)과 절연층(16)이 만나는 제 2 배선 패턴층(14d)의 모서리 지점(13)에는 스텝커버리지(Stepcoverage)가 나쁜 오목부(14c)가 형성된다.
한편, 이와 같은 제 2 배선 패턴층(14)에 오목부(14c)가 형성되는 이유를 설명하면, 제 2 배선 패턴층(14)은 스퍼터링 방법으로 접속 구멍(15)을 포함한 제 1 배선 패턴층(12)과, 절연층(16) 상부에 증착되어 형성되는데, 일반적인 스퍼터링 방법은 진공 상태에서 아르곤(Ar) 원자를 가속시켜서 타깃(Target), 예컨대 타깃은 Al 판 과 Ti 판에 충돌시켜 타깃을 구성하는 있는 성분 입자를 튀어나오게 하여 이들을 실리콘 기판(10) 상에 증착되도록 한다. 따라서, 타깃의 면에 평행한 면에 비하여 타깃에 수직한 면에 증착되는 입자의 수는 상대적으로 적으며, 특히, 수평한 면과 수직한 면이 만나는 모서리 지점으로 갈수록 증착되는 입자의 수는 줄어든다. 따라서, 제 1 배선 패턴층(12)과 절연층(16)이 만나는 제 2 배선 패턴층(14d)의 모서리 지점(13)에 도달하는 입자의 수가 다른 부분에 비하여 상대적으로 적기 때문에 오목부(14c)가 모서리 지점(13)쪽으로 들어간 형태로 형성된다.
그리고, 보호층(17)은 피옥스(PEOX; Plasma Enhanced Oxidation)와 실리콘 질화막(Si3N4)으로 이루어진 층이며, 보호층(17)을 형성한 이후에 경화 공정을 진행하게 된다. 여기서, 도면 부호 17a는 칩 패드(도 4의 19)로 형성될 제 2 배선 패턴층(14)을 외부로 노출시키기 위하여 보호층(17)을 식각할 지점을 가리킨다. 식각 지점(17a)은 접속 구멍(15)의 외측에 위치한다.
다음으로 칩 패드로 형성될 제 2 배선 패턴층(14)을 외부로 노출시키기 위하여 제 2 배선 패턴층(14) 상부의 보호층(17)을 제거하는 사진 식각(Photo Etching) 공정이 진행되는데, 먼저 도 3에 도시된 바와 같이 보호층(17) 상부에 포토레지스트(18; Photoresist)가 도포되며, 외부로 노출시킬 제 2 배선 패턴층(14) 상부의 포토레지스트(18)를 제거하는 현상 공정을 거친 이후에 도 4에 도시된 바와 같이 건식 식각(Dry Etching) 방법으로 제 2 배선 패턴층(14) 상부의 보호층(17)을 제거한 이후에 실리콘 기판(10) 상의 포토레지스트(18)를 제거하는 에싱/스트립(Ashing/strip) 공정을 진행함으로써, 제 2 배선 패턴층의 Al 층(14a)의 일부가 노출되어 실리콘 기판(10) 상에 칩 패드(19)가 형성된 반도체 소자(30)가 제조된다. 여기서, 포토레지스트(18)가 현상되어 홀 패턴(18a)이 형성되는 지점은 식각 지점(17a)과 일치한다.
한편, 칩 패드(19)는 제 1 배선 패턴층(12)과 접하는 제 2 배선 패턴층(14)과, 접속 구멍(15) 외측의 절연층(16) 상의 제 2 배선 패턴(14) 일부분을 포함한다.
이와 같은 형성된 반도체 소자(30)는 다음과 같은 문제점을 안고 있다. 첫째, 보호층(17)을 형성한 이후 경화 공정을 진행할 때 보호층(17) 자체의 수축 작용에 의해 상대적으로 두께가 얇은 제 2 배선 패턴층(14d)의 오목부(14c)의 Al층(14a)이 끊어지는 불량이 발생될 수 있다. 도 4의 도면 부호 11은 오목부(14c)의 Al 층(14a)이 모서리 지점(13)쪽으로 끊어진 상태를 도시하고 있다.
그리고, 오목부(14c)가 사진 식각 공정에서 외부에 노출되기 때문에 포토레지스트(18)를 제거하는 에싱/스트립 공정에서 에싱/스트립 공정에 사용되는 화학 약품이 끊어진 Al 층(14a) 아래의 Ti 층(14b)과 반응하여 종래의 Ti 층(14b)이 파괴되어 반도체 소자가 제조된 이후에 칩 패드(19)에 볼 본딩을 실시하는 과정에서 제 2 배선 패턴층의 Al 층(14a)과 그 아래의 제 1 배선 패턴층의 Al층(12a) 사이가 벌어지는 박리 현상이 발생될 수 있다.
따라서, 본 발명의 목적은 제 2 배선 패턴층의 오목부에서 발생되는 Al층이 끊어지는 불량과 복수의 배선 패턴층 사이의 박리 현상을 억제할 수 있는 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
도 1은 종래 기술에 따른 반도체 소자의 제조 공정에 있어서, 실리콘 기판 상에 보호층이 형성된 상태를 나타내는 개략적인 평면도,
도 2 내지 도 4는 제 2 배선 패턴층의 접속 구멍 외측의 보호층을 식각하여 반도체 소자를 제조하는 공정 단계를 나타내는 단면도,
도 5는 본 발명에 따른 반도체 소자의 제조 공정에 있어서, 실리콘 기판 상에 복수의 배선 패턴층이 형성된 상태를 나타내는 단면도,
도 6은 도 5의 실리콘 기판 상에 보호층이 형성된 상태를 나타내는 개략적인 평면도,
도 7은 도 6의 7―7선 단면도,
도 8은 제 2 배선 패턴층의 접속 구멍 안쪽의 보호층을 식각하기 위한 포토레지스트가 도포되어 현상된 상태를 나타내는 단면도,
도 9는 제 2 배선 패턴층의 접속 구멍 안쪽의 보호층이 식각되어 반도체 소자가 제조된 상태를 나타내는 단면도이다.
* 도면의 주요 부분에 대한 설명 *
20 : 실리콘 기판 22 : 제 1 배선 패턴층
22a, 24a : Al 층 22b : Ti/TiN 층
22c : TiN 층 23 : 모서리 지점
24 : 제 2 배선 패턴층 24b : Ti 층
24c : 오목부 25 : 접속 구멍
26 : 절연층 27 : 보호층
28 : 포토레지스트 29 : 칩 패드
30, 40 : 반도체 소자
상기 목적을 달성하기 위하여, 본 발명은 반도체 소자를 형성하기 위한 실리콘 기판이 준비된 상태에서, 제 1 배선 패턴층과, 제 1 배선 패턴층 둘레에 형성된 절연층과, 제 1 배선 패턴층과 절연층 상에 형성된 제 2 배선 패턴층 및 제 1 배선 패턴층 상부의 제 2 배선 패턴층의 일부가 노출되게 개방부가 형성된 보호층이 실리콘 기판 상에 형성되며, 접속 구멍의 내측벽에 형성된 제 2 배선 패턴층이 보호층에 덮여 있는 반도체 소자를 제공한다. 특히, 본 발명에 따른 접속 구멍의 내측벽에 형성된 제 2 배선 패턴층을 덮고 있는 보호층을 두껍게 형성하기 위하여 밖으로 돌출되게 형성한 것을 특징으로 한다. 그리고, 보호층에 대하여 노출되는 제 2 배선 패턴층은 Al 층이다.
상기 다른 목적을 달성하기 위하여, 실리콘 기판을 준비하는 단계와; 실리콘 기판 상에 제 1 배선 패턴층을 형성하는 단계와; 제 1 배선 패턴층을 포함하는 실리콘 기판 상에 절연층을 도포하며, 제 1 배선 패턴층의 상부면이 노출되게 절연층을 식각하여 접속 구멍을 형성하는 단계와; 접속 구멍에 의해 제 1 배선 패턴층과 전기적으로 연결되는 제 2 배선 패턴층을 실리콘 기판 상에 형성하는 단계; 및 제 2 배선 패턴층과 절연층 상부에 보호층을 형성하며, 제 1 배선 패턴층 상부의 제 2 배선 패턴층의 일부가 노출되게 보호층을 식각하는 단계;를 포함하며, 보호층은 접속 구멍의 내측벽에 형성된 제 2 배선 패턴층 부분을 덮고 있는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다. 특히, 본 발명의 반도체 소자의 제조에 있어서, 접속 구멍의 내측벽에 형성된 제 2 배선 패턴층을 덮고 있는 보호층을 두껍게 형성하기 위하여 밖으로 돌출되게 형성한다. 그리고, 보호층에 대하여 노출되는 제 2 배선 패턴층은 Al 층이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 5 내지 도 9는 실리콘 기판 상에 반도체 소자를 제조하는 공정 단계를 도시하고 있다. 도 5를 참조하면, 먼저 실리콘 기판(20)이 준비된 상태에서, 실리콘 기판(20) 상에 제 1 배선 패턴층(22)을 형성하고, 제 1 배선 패턴층(22)과 실리콘 기판(20) 상부에 절연층(26)을 도포한 다음, 제 1 배선 패턴층(22)의 상부면이 노출되게 상기 절연층(26)을 식각하여 제 2 배선 패턴층(22)이 전기적으로 접속될 수 있는 접속 구멍(25)을 형성한다. 그리고, 접속 구멍(25)을 포함하는 제 1 배선 패턴층(22)과 절연층(26) 상부에 제 2 배선층을 도포하고, 제 1 배선 패턴층(22) 상부와, 제 1 배선 패턴 배선층(22)에 근접한 절연층(26) 상부의 제 2 배선층을 제외한 나머지 부분을 식각하여 제 2 배선 패턴층(24)을 형성한다. 즉, 제 2 배선층은 제 2 배선 패턴층(24)으로 형성될 금속이 제 1 배선 패턴층(22)과 절연층(26) 상에 증착된 상태로, 제 2 배선 패턴층(24)으로 패터닝되기 전의 상태를 의미한다. 그리고, 접속 구멍(25)에 의해 접속된 제 1, 2 배선 패턴층은 칩 패드(도 9의 29)로 사용된다.
제 1 배선 패턴(22)은 스퍼터링 방법에 의해 실리콘 기판(20) 상에 증착되는데, 실리콘 기판(20) 상부에 Ti/TiN 층(22b)과, Al 층(22a)이 차례로 적층된 구조를 갖고 있으며, Ti/TiN 층(22b)은 Ti 약 200Å과, TiN 약 1100Å으로 약 1300Å 두께로 실리콘 기판(20) 상에 증착되며, Al층(22a)은 약 6000Å 두께로 Ti/TiN 층(22b) 상부에 증착된다. 그리고, 절연층(26) 하부면과 접하는 제 1 배선 패턴의 Al층(22a) 상부에 TiN 층(22c)이 약 250Å 두께로 증착된 구조를 갖는다.(TiN을 증착한 이유는?) 한편, Ti/TiN 층(22b)은 베리어 메탈층이다.
그리고, 제 2 배선 패턴층(24) 또한 스퍼터링 방법에 의해 제 1 배선 패턴층(22) 및 절연층(26) 상부에 증착되는데, 제 2 배선 패턴층(24)은 Ti 층(24b)과, Al 층(24a)이 차례로 적층된 구조를 갖고 있는데, Ti 층(24b)은 약 500Å 두께로 제 1 배선 패턴층의 Al 층(22a)과 제 1 접속 구멍(25)에 근접한 절연층(26) 상에 증착되며, Al 층(24a)은 약 8000Å 두께로 Ti 층(24b) 상에 증착된다. 한편, 제 1 배선 패턴층(22)과 절연층(26)이 만나는 모서리 지점(23)의 오목부(24c)의 제 2 배선 패턴층(24d)의 두께가 제 1 배선 패턴층(22) 상부 또는 절연층(26) 상부의 제 2 배선 패턴층(24)의 두께에 비해서 상대적으로 얇게 증착된 구조를 갖는다. 따라서, 제 2 배선 패턴층(24d)의 오목부(24c)가 모서리 지점(23)쪽으로 들어간 형태로 형성된다.
여기서, 도 5는 제 2 배선 패턴층(24)이 형성된 이후에 실리콘 기판(20) 상에 보호층(도 6의 27)이 형성되기 전의 상태를 도시하고 있는 단면도이고, 도 6은 실리콘 기판(20) 상에 형성될 복수의 칩 패드(도 9의 27) 중에서 칩 패드로 형성될 한 부분을 개략적으로 나타낸 평면도로서 실리콘 기판(20) 상에 보호층(27)이 형성된 상태를 부분 절개하여 나타낸 도면이다. 한편, 도 6에서 보호층(27)을 제거하면 도 5의 개략적인 평면도를 나타낸다.
다음으로 도 6 및 도 7에 도시된 바와 같이, 제 2 배선 패턴층(24)을 포함하는 실리콘 기판(20) 상부면을 보호하기 위하여 피옥스와 실리콘 질화막으로 이루어진 보호층(27)을 형성한다. 이때, 본 발명에서는 제 2 배선 패턴층(24d)의 오목부(24c)를 보호하기 위하여 오목부(24c)를 덮고 있는 보호층(27b)을 더욱 두껍게 형성한다. 즉, 오목부(24c)가 안쪽으로 들어간 형상이기 때문에 그 부분의 보호층(27b)을 두껍게 형성하기 위하여 오목부(24c)의 형상과는 반대로 밖으로 둘출되게 형성한다. 그리고, 보호층(27)을 실리콘 기판(20)상에 형성한 이후에 보호층(27)을 경화하는 과정에서 보호층(27)이 수축되더라도 돌출된 보호층(27b)에 의해 제 2 배선 패턴층(24d)의 오목부(24c)가 보호되기 때문에 종래와 같이 보호층의 수축 작용에 의해 오목부(24c)의 제 2 배선 패턴층의 Al층(24a)이 끊어지는 불량이 발생되는 것을 방지할 수 있다. 그리고, 도면 부호 27a는 칩 패드(도 9의 29)로 형성될 제 2 배선 패턴층(24)을 외부로 노출시키기 위하여 보호층(27)을 식각할 지점을 가리킨다. 본 발명에 따른 보호층의 식각 지점(27a)은 오목부(24c) 안쪽에 위치한다.
다음으로, 도 8 및 도 9에 도시된 바와 같이, 칩 패드(29)로 형성될 제 2 배선 패턴층(24)을 외부로 노출시키기 위하여 제 2 배선 패턴층(24) 상부의 보호층(27)을 제거하는 사진 식각 공정을 진행하게 되는데, 먼저 도 8에 도시된 바와 같이 보호층(27) 상부에 포토레지스트(28)가 도포되며, 외부로 노출시킬 제 2 배선 패턴층(24) 상부의 포토레지스트(28)를 제거하는 현상 공정을 진행한다. 이때, 현상되어 제거되는 부분은 식각 지점(27a) 안쪽에 도포된 포토레지스트(28)이다. 그리고, 도 9에 도시된 바와 같이 건식 식각 방법으로 제 2 배선 패턴층(24) 상부의 보호층(27)을 제거하여 제 2 배선 패턴층(24)의 일부가 노출된 개방부를 형성한 이후에 실리콘 기판(20) 상의 포토레지스트(27)를 제거하는 에싱/스트립 공정을 진행함으로써, 실리콘 기판(20) 상에 제 2 배선 패턴층의 Al 층(24a)의 일부분이 외부에 노출되어 외부 접속 단자인 칩 패드(29)가 형성된 반도체 소자(40)가 제조된다.
이때, 종래에는 제 2 배선 패턴층의 오목부가 외부에 노출되도록 보호층을 식각하였지만, 본 발명에서는 제 2 배선 패턴층(24d)의 오목부(24c) 안쪽의 보호층(27b)에 식각 지점(27a)을 설정함으로써 칩 패드(29)를 형성하기 위하여 보호층(27)을 식각하더라도 오목부(24c)가 형성된 부분이 보호층(27b)에 덮여 있기 때문에 포토레지스트(28)를 제거하는 에싱/스트립 공정을 진행하더라도 에싱/스트립 공정에 사용되는 화학 물질에 의해 오목부(24c)의 제 2 배선 패턴층(24d)이 영향을 받는 것을 방지할 수 있다.
그리고, 본 발명에서는 2중의 배선 패턴층(22, 24)을 갖는 반도체 소자(40)에 대하여 설명하였지만, 2중 이상의 배선 패턴층을 갖는 반도체 소자의 제조에 있어서, 실리콘 기판 상의 최상부에 위치하는 배선 패턴층의 접속 구멍이 보호층에 의해 덮여 있는 구조를 응용하는 모든 반도체 소자 및 반도체 소자의 제조 공정에 응용될 수 있다.
따라서, 본 발명의 구조를 따르면 반도체 소자의 제조에 있어서, 제 2 배선 패턴층의 모서리 지점에 근접한 오목부가 보호층에 의해 덮여 있으며, 오목부의 보호층이 두껍게 형성되기 때문에 보호층을 형성한 이후에 보호층을 경화하는 과정에서 보호층의 수축 작용에 의해 오목부의 Al 층이 끊어지거나, 그로 인하여 보호층을 제거하는 사진 식각 공정에서 포토레지스트를 제거하는 에싱/스트립 공정에 사용되는 화학 약품에 의해 발생될 수 있는 제 2 배선 패턴층과 제 1 배선 패턴층 사이의 박리 현상을 억제할 수 있다.
Claims (14)
- 실리콘 기판과;상기 실리콘 기판 상에 형성된 제 1 배선 패턴층과;상기 제 1 배선 패턴층을 포함하는 상기 실리콘 기판 상에 형성되며, 상기 제 1 배선 패턴층의 상부면의 일부가 노출되게 접속 구멍이 형성된 절연층과;상기 절연층 상부에 형성되며 상기 접속 구멍에 의해 상기 제 1 배선 패턴층과 전기적으로 연결된 제 2 배선 패턴층; 및상기 제 2 배선 패턴층을 포함하는 상기 실리콘 기판의 상부면에 형성되며, 반도체 소자를 외부와 전기적으로 연결하기 위해 제 2 배선 패턴층의 일부를 노출시키는 개방부를 갖는 보호층;을 포함하며,상기 보호층은 상기 접속 구멍의 내측벽에 형성된 상기 제 2 배선 패턴층 부분을 덮고 있는 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서, 상기 제 1 배선 패턴층은 상기 실리콘 기판 상에 형성되는 Ti/TiN 층과, 상기 Ti/TiN층 상에 형성되는 Al 층을 갖는 것을 특징으로 하는 반도체 소자.
- 제 2항에 있어서, 상기 절연층 아래의 상기 제 1 배선 패턴층의 Al 층 상부에 TiN 층이 형성된 것을 특징으로 하는 반도체 소자.
- 제 2항에 있어서, 상기 제 2 배선 패턴층은 상기 제 1 배선 패턴층의 Al 층 상부와 접속 구멍에 근접한 절연층 상에 형성된 Ti 층과, 상기 Ti 층 상에 형성된 Al 층을 갖는 있는 것을 특징으로 하는 반도체 소자.
- 제 1항 내지 도 4항의 어느 한 항에 있어서, 상기 배선 패턴층은 스퍼터링 방법에 의해 형성되는 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서, 상기 보호층은 PEOX 층, SiN 층으로 이루어진 것을 특징으로 하는 반도체 소자.
- 제 6항에 있어서, 상기 접속 구멍의 내측벽에 형성된 제 2 배선 패턴층을 보호하기 위한 상기 보호층은 돌출되게 형성된 것을 특징으로 하는 반도체 소자.
- (a) 실리콘 기판을 준비하는 단계와;(b) 상기 실리콘 기판 상에 제 1 배선 패턴층을 형성하는 단계와;(c) 상기 제 1 배선 패턴층을 포함하는 상기 실리콘 기판 상에 절연층을 도포하며, 상기 제 1 배선 패턴층의 상부면이 노출되게 상기 절연층을 식각하여 접속 구멍을 형성하는 단계와;(d) 상기 접속 구멍에 의해 상기 제 1 배선 패턴층과 전기적으로 연결되는 상기 제 2 배선 패턴층을 상기 실리콘 기판 상에 형성하는 단계; 및(e) 상기 제 2 배선 패턴층과 절연층 상부에 보호층을 도포하며, 상기 제 1 배선 패턴층 상부의 제 2 배선 패턴층의 일부가 노출되게 상기 보호층을 식각하는 단계;를 포함하며,상기 보호층은 상기 접속 구멍의 내측벽에 형성된 상기 제 2 배선 패턴층 부분을 덮고 있는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 8항에 있어서, (b)의 제 1 배선 패턴층을 형성하는 단계는,(b1) 상기 실리콘 기판 상에 Ti/TiN 층을 형성하는 단계와;(b2) 상기 Ti/TiN 층 상부에 Al 층을 형성하는 단계;를 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 9항에 있어서, 상기 절연층 아래의 상기 제 1 배선 패턴층의 Al 층 상부에 TiN 층을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 9항에 있어서, 상기 (d) 단계는,(d1) 상기 제 1 배선 패턴층의 Al 층과 절연층 상에 Ti 층을 형성하며, 상기 Ti 층 상부에 Al 층을 형성하는 제 2 배선층을 도포하는 단계와;(d2) 상기 접속 구멍에 근접한 절연층 외측의 상기 제 2 배선층을 식각하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 8항 내지 제 11항의 어느 한 항에 있어서, 상기 배선 패턴층은 스퍼터링 방법에 의해 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 8항에 있어서, 상기 보호층은 PEOX 층과 SiN 층으로 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 13항에 있어서, 상기 접속 구멍의 내측벽에 형성된 제 2 배선 패턴층을 보호하기 위한 상기 보호층은 돌출되게 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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