KR100518521B1 - 터널링을 내재한 패시베이션막으로 인한 메탈 라인 손상을 방지하는 반도체장치의 제조방법 - Google Patents

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Abstract

터널링타입의 틈들을 내재한 패시베이션막으로 인한 메탈 라인 손상을 방지하는 반도체 장치의 제조방법이 개시된다. 절연층을 반도체 기판 위에 형성한다. 메탈 라인들은, 메탈 라인의 길이 방향으로, 일정한 간격을 유지하면서 메탈 라인들을 구성하는 레이아웃에 따라 절연층 위에 형성한다. 메탈 라인들 위에, 그 내에 터널링을 내재하면서 메탈 라인들 사이의 공간들을 채우는 패시베이션막을 증착한다. 패시베이션막 위에, 비교적 일정한 두께를 갖는 포토레지스트를 코팅한다. 패시베이션막 두께의 3배이상으로 비교적 일정한 두께를 갖는 포토레지스트에 의하여 메탈 라인들에 손상없이 패시베이션막을 패터닝한다. 포토레지스트를 제거한다.

Description

터널링을 내재한 패시베이션막으로 인한 메탈 라인 손상을 방지하는 반도체 장치의 제조방법
본 발명은 반도체장치의 제조방법에 관한 것으로 특히, 터널링을 내재한 패시베이션막으로 인한 메탈 라인 손상을 방지하는 반도체 장치의 제조방법이다.
일반적으로, 반도체 장치의 제조방법은 최종 도전막을 패터닝하여 형성한 후, 웨이퍼의 최고 표면(top surface) 전면에 패시베이션막을 증착한다. 이러한 패시베이션막은, 반도체 조립 및 패키징 동안에 생길 수 있는 기계적, 화학적 손상을 없애기 위한 절연하는 보호막이다. 따라서, 이러한 패시베이션막을 형성하는 물질은, 패시베이션막 아래에 배치되어 있는 집적회로구조를 보호하기 위하여 긁힘 보호 특성이 좋아야 하고, 또한 그 두께가 두꺼울수록 잘 보호한다.
한편, 반도체 집적회로의 패턴이 더욱 미세해지고 정교해짐에 따라서, 패시베이션막 아래에 존재하는 최종 패턴 예컨대, 메탈들은 1㎛ 이하의 좁은 간격을 유지하도록 형성되는 경우가 많다. 이러한 메탈 라인(line)과 메탈 간격(space) 위에 패시베이션막을 증착하게 되면, 메탈 라인 및 메탈 간격 위로 수평적으로나 수직적으로 균일한 두께의 패시베이션막이 형성되지 않는다.
패시베이션막의 두께를 살펴보면, 일반적으로, 메탈 라인 위의 평평한 부분에서는 의도된 원하는 두께로 형성되고, 메탈 라인의 측면에서는 측면의 높이 방향의 윗부분과 아랫 부분이 다르게 형성되는데, 그 윗부분에서는 의도된 원하는 두께의 1.5배에 해당하는 두께로 형성되고, 그 아랫 부분에서는 의도된 원하는 두께의 0.5배에 해당하는 두께로 형성된다. 여기서, 아랫 부분에서 증착되는 패시베이션막의 두께는 메탈 라인의 높이와 메탈 라인간의 간격에 영향을 받아, 높이가 높을수록 그리고 간격이 좁아질수록 즉, 에스펙레이시오(aspect ratio: 높이/간격)가 클수록 패시베이션막의 두께가 얇아져서, 의도된 원하는 두께의 0.5배 이하로 형성될 수 있다. 다시 말하면, 에스펙레이시오가 큰 메탈 라인들의 측면에 형성되는 패시베이션막에서는, 평평한 부분에서의 의도된 원하는 두께에 대한 최소 두께의 비율로 나타나는 스텝 커버리지가 50% 이하로 나쁘게 나타난다.
이와 같이 메탈 라인의 간격이 좁아짐에 따라 페시베이션막의 스텝 커버리지가 나빠지면, 패시베이션막 내에는 터널링 타입의 틈(void)이 형성된다. 이러한 틈들이 형성되어 있는 상태에서 패시베이션막을 패터닝하기 위한 포토레지스트를 코팅하면, 포토레지스트가 터널링 타입의 틈사이로 가라앉아 터널링 타입의 틈이 형성되어 있는 부분에서 그 두께가 상대적으로 얇게 형성되어 전체적으로 두께가 균일하게 형성되지 않는다.
이 후, 포토레지스트의 노광 후 식각하는 과정에서 포토레지스트의 두께가 상대적으로 얇은 부분 즉, 터널링 타입의 틈에 인접하며 그 아래에 메탈 라인이 형성되어 있는 부분에서도 원하지 않은 식각이 일어난다. 이러한 원하지 않은 식각은 패시베이션막 아래에 존재하는 메탈 라인을 노출시키는 정도로 진행되어져 메탈 라인에 손상을 입히고, 심한 경우는 메탈 라인이 없어지는 현상을 일으킨다.
본 발명이 이루고자 하는 기술적 과제는 터널링타입의 틈들을 내재한 패시베이션막으로 인한 메탈 라인 손상을 방지하는 반도체 장치의 제조방법을 제공하는데 있다.
상기의 기술적 과제를 달성하기 위하여 본 발명의 일실시예에 의한 터널링타입의 틈들을 내재한 패시베이션막으로 인한 메탈 라인 손상을 방지하는 반도체 장치의 제조방법은, 반도체 기판 위에 절연층을 형성하는 단계와, 메탈 라인의 길이 방향으로, 일정한 간격을 유지하면서 메탈 라인들을 구성하는 레이아웃에 따라 메탈 라인들을 형성하는 단계와, 메탈 라인들 위에, 그 내에 터널링을 내재하면서 메탈 라인들 사이의 공간들을 채우는 패시베이션막을 증착하는 단계와, 패시베이션막 위에, 패시베이션막 두께의 3배이상의 두께로 형성되어 비교적 일정한 두께를 갖는 포토레지스트를 코팅하는 단계와, 포토레지스트에 의하여 상기 메탈 라인들에 손상없이 상기 패시베이션막을 패터닝하는 단계와, 상기 포토레지스트를 제거하는 단계를 구비한다. 상기 포토레지스트의 두께는 20,000Å 내지 40,000Å으로 형성하는 것이 적합하고, 바람직하게는, 35,000Å으로 형성한다.
이와 같은 반도체 장치의 제조방법에 의하면, 포토레지스트가 패시베이션내의 터널링 타입의 틈들 또는 빈공간으로 가라 앉더라도, 이 후에 진행되는 포토레지스트를 이용한 식각 과정에서 터널링 타입의 틈들 또는 빈공간에 인접한 메탈 라인의 손상을 방지할 수 있다.
이하, 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 여러 막과 영역들의 두께는 명료성을 위해서 강조되었다. 또한 어느 한 막이 다른 막 또는 기판위에 존재하는 것으로 지칭될 때, 다른 막 또는 기판 바로 위에 있을 수도 있고, 층간막이 존재할 수도 있다. 도면에서 동일참조부호는 동일부재를 나타낸다.
도 1은 메탈 라인들을 구성하는 레이아웃에 따라 형성된 메탈 라인의 위에서 내려다 본 집적회로의 평면도이며, 도 2는 도 1의 제조방법에 따라 형성된 메탈 라인들을 보여주는 사시도이다.
도 3은 도 2의 결과물 위에 패시베이션막을 증착한 후, Ⅲ-Ⅲ'선을 따른 단면도를 나타내며, 도 4는 도 2의 결과물 위에 패시베이션막을 증착한 후, Ⅳ-Ⅳ'선을 따른 단면도를 나타낸다.
도 1을 참조하면, 고정된 메탈 라인 간격(s₁)이 일정하게 유지되는 3개의 메탈 라인들(5', 5)로 구성이 되다가, 중간의 메탈 라인(5')이 짧게 단락되어 있다. 중간 메탈 라인(5')이 없는 부분에서의 바같쪽 메탈 라인들(5)의 간격은 고정된 메탈 라인 간격(s₁)보다는 넓은 간격(s₂)을 나타낸다.
도 2를 참조하면, 반도체 기판(10) 위에, 반도체 기술의 잘 알려진 종래의 방법으로 절연층(20)을 형성한다. 예를 들면, 실리콘 산화막 또는 다른 적합한 절연물질로 형성한다. 절연층(20) 위에, 잘 알려진 방법으로 메탈을 증착하고 패터닝하여 메탈 라인들(5',5)을 형성한다. 메탈 라인들(5',5)은 알루미늄 합금으로 형성하고, 구리, 티타늄, 텅스텐 또는 다른 적합한 메탈물질로 구성된다. 이 후, 결과물 위의 전면에 패시베이션막(미도시, 도 3 및 도 4에서의 30)을 증착한다. 패시베이션막은 포스포실리케이트(phosphosilicate), 실리콘 나이트라이드 또는 옥시나이트라이드로 구성되고, 화학 기상 증착법(CVD: Chemical Vapor Deposition)으로 형성한다.
다음에, 도 3을 참조하면, 3개의 메탈 라인(5',5)이 달리는 구간의 단면도로서, 반도체 기판(10) 위에 절연층(20)이 형성되어 있고, 절연층(20) 위에 메탈 라인 간격(6)을 유지하면서 메탈 라인들(5',5)이 형성되어 있고, 결과물 위의 전면에 패시베이션막(30)이 형성되어 있다. 패시베이션막(30)은 좁은 메탈 라인 간격(s₁) 예를 들면, 0.6㎛ 수준의 공간을 채우면서 형성되기 때문에 스텝 커버리지가 나쁘다. 이러한 나쁜 스텝 커버리지로 인하여 불가피하게 메탈 라인들(5',5) 사이의 패시베이션막(30) 내에는 터널링 타입의 틈들(30a)이 존재한다. 이 후에 포토레지스트(40)를 코팅하는 데, 터널링 타입의 틈들(30a) 사이로 포토레지스트(40)가 조금은 가라앉게 된다.
도 4를 참조하면, 중간 메탈 라인(5')이 단락되어져 없어 바같쪽 메탈 라인들(5)이 달리는 구간에서의 단면도로서, 도 3의 참조부호와 동일한 도면부호는 동일부재를 나타낸다. 여기서, 메탈 라인들(5) 사이의 공간은 고정된 메탈 라인 간격(s₁)보다는 넓어 터널링타입의 틈들은 형성되지 않지만, 패시베이션막(30)이 메탈 라인들(5) 사이의 공간을 완전히 채우지 못하므로 빈 공간(30b)이 만들어진다. 특히, 단락된 중간 메탈 라인(5')에 가까운 부분에서는, 중간 메탈 라인(5')의 끝부분의 패시베이션막(30)의 나쁜 스텝 커버리지로 인하여 발생하는 터널링타입의 틈과 합해져서 빈공간(30b)은 불가피하게 더 커지게 된다. 이 후에 포토레지스트(40)를 코팅하는 데, 빈공간(30b)으로 포토레지스트(40)가 가라앉게 된다.
여기서, 코팅된 포토레지스트가 패시베이션막(30) 내의 터널링 타입의 틈들(30a) 또는 빈공간(30b)으로 가라 앉더라도, 원하는 패턴을 형성하기 위해 진행하는 포토레지스트의 노광, 현상 후, 포토레지스트가 없는 부분의 패시베이션막을 식각한다. 이때, 식각되지 않도록 패터닝된 터널링 타입의 틈들(30a) 또는 빈공간(30b)에 인접한 부분의 패시베이션막(30) 위의 포토레지스트가 식각되더라도 패시베이션막(30) 및 그 하부의 메탈 라인이 손상되지 않도록 포토레지스트의 두께를 패시베이션막 두께의 3배이상(3≥T/t)으로 두껍게 형성한다. 이때, 포토레지스트의 두께는 20,000Å 내지 40,000Å으로 형성함이 적합하고, 바람직하게는 35,000Å 두께로 형성한다.
이와 같은 두께로 형성된 포토레지스트는, 코팅하는 단계에서 포토레지스트가 터널링 타입의 틈(30a) 및 빈공간(30b)으로 가라앉아 상대적으로 그 두께가 얇아, 노광 후 식각하는 과정에서 포토레지스트의 두께가 상대적으로 얇은 부분의 식각이 일어나더라도 그 하부의 패시베이션막(30)을 노출시키지 못한다. 따라서, 터널링 타입의 틈(30a) 및 빈공간(30b)과 인접하여 형성된 메탈 라인의 손상이 일어나지 않는다.
다음에, 포토레지스트를 완전히 없앤다.
상술한 본 발명의 반도체 장치의 제조방법에 의하면, 포토레지스트가 패시베이션막 내의 터널링 타입의 틈들(30a) 또는 빈공간(30b)으로 가라 앉더라도, 이 후에 진행되는 포토레지스트를 이용한 식각 과정에서 터널링 타입의 틈들 또는 빈공간에 인접한 메탈 라인의 손상을 방지함이 가능하다.
도 1은 메탈 라인들을 구성하는 레이아웃에 따라 형성된 메탈 라인의 위에서 내려다 본 집적회로의 평면도이다.
도 2는 도 1의 제조방법에 따라 형성된 메탈 라인들을 보여주는 사시도이다.
도 3은 도 2의 결과물 위에 패시베이션막을 증착한 후, Ⅲ-Ⅲ'선을 따른 단면도이다.
도 4는 도 2의 결과물 위에 패시베이션막을 증착한 후, Ⅳ-Ⅳ'선을 따른 단면도이다.

Claims (3)

  1. 반도체 기판 위에 절연층을 형성하는 단계;
    메탈 라인의 길이 방향으로, 일정한 간격을 유지하면서 메탈 라인들을 구성하는 레이아웃에 따라 메탈 라인들을 형성하는 단계;
    상기 메탈 라인들 위에, 그 내에 터널링을 내재하면서 상기 메탈 라인들 사이의 공간들을 채우는 패시베이션막을 증착하는 단계;
    상기 패시베이션막 위에, 상기 패시베이션막 두께의 3배이상으로 형성되어 비교적 일정한 두께를 갖는 포토레지스트를 코팅하는 단계;
    상기 포토레지스트에 의하여 상기 메탈 라인들에 손상없이 상기 패시베이션막을 패터닝하는 단계; 및
    상기 포토레지스트를 제거하는 단계를 구비하는 것을 특징으로 하여 터널링을 내재한 상기 패시베이션막으로 인한 메탈 라인의 손상을 방지하는 반도체 장치의 제조방법.
  2. 제1 항에 있어서,
    상기 포토레지스트의 두께는 20,000Å 내지 40,000Å으로 형성하는 것을 특징으로 하여 터널링을 내재한 패시베이션막으로 인한 메탈 라인의 손상을 방지하는 반도체 장치의 제조방법.
  3. 제2항에 있어서,
    상기 포토레지스트의 두께는 35,000Å으로 형성하는 것을 특징으로 하여 터널링을 내재한 패시베이션막으로 인한 메탈 라인의 손상을 방지하는 반도체 장치의 제조방법.
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