KR100371288B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

절연막의 절연성이 저하되지 않고 또한 접촉 불량이 발생하지 않는 신뢰성이 높은 반도체 장치를 제공한다. 반도체 장치는, 실리콘 기판(1)과, 실리콘 기판(1) 상에 형성되고, 다결정을 포함하는 저온 알루미늄막(4) 및 고온 알루미늄막(5)을 구비한다. 고온 알루미늄막(5)의 표면에서는, 결정 입자 지름에 따라 개구부(7)가 형성되어 있다. 개구부를 형성하는 측벽(7a 및 7a)간의 거리가 실리콘 기판(1)에 접근함에 따라 작아지도록 측벽(7a 및 7b)이 형성되어 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 배선층으로서의 도전층을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
종래, 반도체 장치의 배선층의 재질로서는, 알루미늄이 이용되고 있다. 이 알루미늄을 이용한 배선의 제조 방법으로 생기는 문제에 대해 이하에 설명하겠다.
도 18∼도 22는, 종래의 제조 방법으로 생기는 문제점을 설명하기 위한 단면도이다.
도 18을 참조하여, 실리콘 기판(101) 상에 층간 절연막(102)을 형성한다. 층간 절연막(102) 상에 배리어층으로서의 티탄질화물막(103)을 형성한다. 티탄질화물막(103) 상에 온도 400℃정도의 고온으로 스퍼터링에 의해 고온 알루미늄막(105)을 형성한다.
이와 같이 고온으로 알루미늄막을 형성하는 것은, 이 고온 알루미늄막(105)의 평탄성을 향상시키기 위해서이다. 이와 같이 고온으로 형성된 고온 알루미늄막(105)의 결정 입자 지름은, 저온으로 형성된 알루미늄막에 비교하여 크다. 그 때문에, 고온 알루미늄막(105)이 냉각되면 결정의 수축등에 의해, 결정입계에 의한 함몰부(106)가 형성된다.
도 19를 참조하여, 고온 알루미늄막(105)의 표면 상에 티탄질화물로 이루어지는 반사 방지막(109)을 형성한다. 이 때, 함몰부(106)의 코너부(106a)에서는, 반사 방지막(109)의 두께가 특히 얇아진다.
도 20을 참조하여, 반사 방지막(109) 상에 레지스트를 도포한다. 레지스트를 노광시킨 후, 현상액에 의해 현상하여 레지스트 패턴(110)을 형성한다. 이 때, 함몰부(106)의 코너부(106a)에서는 반사 방지막(109)의 두께가 얇기 때문에, 현상액이 반사 방지막(109)의 일부를 용해시키고, 주가로 고온 알루미늄막(105)의 일부도 용해시킨다. 그 때문에, 함몰부(106)의 개구가 넓어져 개구부(107)가 형성된다. 개구부(107)의 개구 직경은 반사 방지막(109)의 개구 직경보다도 커지고 있다.
도 21을 참조하여, 레지스트 패턴(110)을 마스크로 하여 반사 방지막(109)과 고온 알루미늄막(105)의 에칭을 개시한다. 이 때, 고온 알루미늄막(105)과 에칭제가 반응하여 형성된 에칭 잔류물(111)이 개구부(107)의 부분 중 반사 방지막(109)으로 덮힌 부분에 퇴적한다. 이 에칭 잔류물(111)은 비교적 에칭되기 어렵다.
도 22를 참조하여, 더욱 에칭을 진행시키면, 이 에칭 잔류물(111)이 마스크가 되고, 그 하측의 고온 알루미늄막(105)과 티탄질화물막(103)이 잔존한다. 그결과, 배선층(112 및 113)이 형성됨과 동시에, 원래는 도전성의 물질이 형성되지 않은 부분에 도전성의 부분을 포함하는 잔류물(121 및 122)이 존재하게 된다.
이 잔류물(121 및 122) 상에 층간 절연막을 형성하면, 층간 절연막의 절연 불량이 생겨, 반도체 장치의 신뢰성이 저하한다.
그래서, 본 발명은, 상술된 바와 같은 문제점을 해결하기 위해 이루어진 것으로, 본 발명의 일 국면에 따른 목적은, 절연 불량이 생기지 않고, 신뢰성이 높은 반도체 장치를 제공하는 것이다.
또한, 본 발명의 다른 국면에 따른 목적은, 하층과의 밀착성이 높아 접속 불량이 생기지 않는 반도체 장치를 제공하는 것이다.
본 발명의 일 국면에 따른 반도체 장치는, 반도체 기판과, 반도체 기판 상에 형성되고, 다결정을 포함하는 도전층을 구비한다. 도전층의 표면에서는, 결정입계에 의해 오목부가 형성되어 있다. 오목부를 형성하는 측벽사이의 거리가 반도체 기판에 근접함에 따라 작아지도록 측벽은 형성되어 있다.
이와 같이 구성된 반도체 장치에서는, 오목부를 형성하는 측벽사이의 거리가 반도체 기판에 근접함에 따라 작아지기 때문에, 도전층의 오목부에는, 에칭에 의해 생기는 잔류물이 쌓이는 공간이 없어, 예기하지 않은 부분에 도전성의 물질이 잔존하는 경우는 없다. 그 결과, 절연 불량이 생기지 않아 신뢰성이 높은 반도체 장치를 제공할 수 있다.
더욱 바람직하게는, 도전층은, 제1 도전층과, 제2 도전층을 포함한다. 제1 도전층은 반도체 기판 상에 형성되고, 제1 평균 결정 입자 지름의 다결정을 포함한다. 제2 도전층은 제1 도전층 상에 형성되고, 제1 평균 결정 입자 지름보다도 큰 제2 평균 결정 입자 지름의 다결정을 포함하며, 오목부를 갖는다.
이 경우, 제1 평균 결정 입자 지름은 제2 평균 결정 입자 지름에 비해 상대적으로 작기 때문에, 제1 평균 결정 입자 지름의 제1 도전층이 하층과의 밀착성이 향상한다. 그 때문에, 접속 불량이 생기지 않아, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
더욱 바람직하게는, 반도체 장치는, 도전층 상에 형성되고, 도전층과 재질이 다른 박막층을 더욱 구비한다.
더욱 바람직하게는, 박막층은, 티탄 또는 질화규소를 포함한다. 이 경우, 박막층을 배리어층 또는 반사 방지층으로서 사용할 수 있다.
더욱 바람직하게는, 도전층은 알루미늄을 포함한다.
더욱 바람직하게는, 반도체 장치는, 반도체 기판 상에 형성된 절연층과, 절연층 상에 형성된 배리어층을 더욱 구비한다. 도전층은 배리어층 상에 형성되어 있다.
이 경우, 도전층 밑에 배리어층이 형성되기 때문에, 도전층을 구성하는 원자의 확산을 방지할 수 있다.
본 발명의 다른 국면에 따른 반도체 장치는, 제1 도전층과, 제2 도전층과, 제3 도전층을 구비한다. 제1 도전층은, 반도체 기판 상에 형성되고, 제1 평균 결정 입자 지름의 다결정을 포함한다. 제2 도전층은, 제1 도전층 상에 형성되고,제1 평균 결정 입자 지름보다도 큰 제2 평균 결정 입자 지름의 다결정을 포함한다. 제3 도전층은, 제2 도전층 상에 형성되고, 제2 평균 결정 입자 지름보다도 작은 제3 평균 결정 입자 지름의 다결정을 포함한다.
이와 같이 구성된 반도체 장치에서는, 제2 도전층 상에 형성되는 제3 도전층의 평균 결정 입자 지름이 작기 때문에, 제3 도전층에서 결정입계에 의한 오목부의 발생을 억제할 수 있다. 그 때문에, 제3 도전층에는 에칭에 의해 생기는 잔류물이 쌓이는 공간을 가져오는 오목부가 생기지 않으므로, 예기하지 않은 부분에 도전성 물질이 잔존하는 것을 방지할 수 있다. 그 결과, 절연 불량이 생기지 않고, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 반도체 기판 상에 형성되는 제1 도전층의 제1 평균 결정 입자 지름이 상대적으로 작기 때문에, 그 하층과의 밀착성이 향상되어, 접속 불량을 방지할 수 있다.
더욱 바람직하게는, 제2 도전층의 표면에서는, 결정입계에 의해 오목부가 형성되어 있다. 오목부를 형성하는 측벽사이의 거리가 반도체 기판에 근접함에 따라 작아지도록 측벽이 형성되어 있다.
이 경우, 이 오목부를 덮는 제3 도전층에는, 에칭시의 잔류물이 쌓이는 공간이 존재하지 않는다. 그 결과, 예기하지 않은 부분에 도전성의 물질이 존재하지 않아 반도체 장치의 신뢰성을 더욱 높일 수 있다.
더욱 바람직하게는, 반도체 장치는, 제3 도전층 상에 형성되고, 제3 도전층과 재질이 다른 박막층을 더욱 구비한다.
더욱 바람직하게는, 박막층은 티탄 또는 질화규소를 포함한다. 이 경우, 박막층을 반사 방지막 또는 배리어층으로서 사용할 수 있다.
더욱 바람직하게는, 도전층은 알루미늄을 포함한다.
더욱 바람직하게는, 반도체 장치는, 반도체 기판 상에 형성된 절연층과, 절연층 상에 형성된 배리어층을 구비한다. 도전층은 배리어층 상에 형성되어 있다.
이 경우, 도전층 밑에 배리어층이 형성되기 때문에, 도전층을 구성하는 원자의 확산을 방지할 수 있다.
본 발명의 1개의 국면에 따른 반도체 장치의 제조 방법은, 반도체 기판 상에 다결정을 포함하는 도전층을 형성하는 공정을 구비한다. 도전층의 표면에서는, 결정입계에 의해 오목부가 형성되어 있다. 오목부를 형성하는 측벽 사이의 거리가 반도체 기판에 근접함에 따라 커지도록 측벽이 형성되어 있다. 반도체 장치의 제조 방법은, 측벽간의 거리가 반도체 기판에 근접함에 따라 작아지도록 측벽을 가공하는 공정을 구비한다.
이와 같이 구성된 반도체 장치의 제조 방법에 있어서는, 측벽을 가공하기 때문에, 이 도전층에는, 잔류물이 쌓이는 공간이 존재하지 않는다. 그 때문에, 예기하지 않은 부분에 도전성의 물질이 잔존하지 않고, 절연 불량이 생기지 않아 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한 바람직하게는, 도전층을 형성하는 공정은, 반도체 기판 상에 제1 온도에서 제1 도전층을 형성하는 것과, 제1 도전층 상에 제1 온도보다도 높은 제2 온도로 오목부를 갖는 제2 도전층을 형성하는 것을 포함한다.
이 경우, 제1 도전층은 상대적으로 낮은 온도로 형성되기 때문에, 제1 도전층과 그 하층과의 밀착성이 향상된다. 그 결과, 접속 불량이 생기지 않아 신뢰성이 높은 반도체 장치를 제공할 수 있다.
더욱 바람직하게는, 제2 도전층을 형성하는 공정은, 제2 온도보다도 낮은 온도로 스퍼터에 의해 제2 도전층을 형성한 후, 제2 도전층을 제2 온도의 분위기로 유지하는 것을 포함한다.
더욱 바람직하게는, 반도체 장치의 제조 방법은, 가공된 측벽을 갖는 도전층 상에 도전층과 재질이 다른 박막층을 형성하는 공정을 더욱 구비한다.
더욱 바람직하게는, 반도체 장치의 제조 방법은, 반도체 기판 상에 절연층을 형성하는 공정과, 절연층 상에 배리어층을 형성하는 공정을 더욱 구비한다. 도전층을 형성하는 공정은, 배리어층 상에 도전층을 형성하는 것을 포함한다.
이 경우, 도전층 밑에 배리어층이 형성되기 때문에, 도전층을 구성하는 원자의 확산을 방지할 수 있다.
더욱 바람직하게는, 측벽을 가공하는 공정은, 도전층을 스퍼터 에칭하는 것을 포함한다.
본 발명의 다른 국면에 따른 반도체 장치의 제조 방법은, 반도체 기판 상에 제1 온도로 제1 도전층을 형성하는 공정과, 제1 온도보다도 높은 제2 온도로 제1 도전층 상에 제2 도전층을 형성하는 공정과, 제2 온도보다도 낮은 제3 온도로 제2 도전층 상에 제3 도전층을 형성하는 공정을 구비한다.
이와 같이 구성된 반도체 장치의 제조 방법에서는, 제3 도전층은 상대적으로 낮은 온도로 형성되기 때문에, 제3 도전층의 표면에 결정입계에 의한 오목부가 생기지 않는다. 그 때문에, 제3 도전층의 표면에는 에칭에 의해 생기는 잔류물이 쌓이는 공간이 존재하지 않는다. 그 결과, 예기하지 않은 부분에 도전성의 물질이 잔존하지 않고, 절연 불량이 생기지 않아 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 제1 도전층은 상대적으로 낮은 온도로 제조되기 때문에, 그 하층과의 밀착성이 높아진다. 그 결과, 접속 불량이 생기지 않아, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
바람직하게는, 제2 도전층을 형성하는 공정은, 그 표면에 결정입계에 의한 오목부가 형성되어 있고, 또한 오목부를 형성하는 측벽사이의 거리가 반도체 기판에 근접함에 따라 커지는 제2 도전층을 형성하는 것을 포함한다. 반도체 장치의 제조 방법은, 측벽사이의 거리가 반도체 기판에 근접함에 따라 작아지도록 측벽을 가공하는 공정을 더욱 구비한다. 제3 도전층을 형성하는 공정은, 가공된 측벽을 갖는 제2 도전층 상에 제3 도전층을 형성하는 것을 포함한다.
이 경우, 오목부를 형성하는 측벽이 가공되기 때문에, 그 위에 제3 도전층을 형성해도 그 제3 도전층에는, 에칭에 의해 생기는 잔류물이 쌓이는 공간이 존재하지 않는다. 그 결과, 예기하지 않은 부분에 도전성의 물질이 잔존하지 않고, 절연 불량이 생기지 않아, 더욱 신뢰성이 높은 반도체 장치를 제공할 수 있다.
더욱 바람직하게는, 측벽을 가공하는 공정은 도전층을 스퍼터 에칭하는 것을 포함한다.
더욱 바람직하게는, 반도체 장치의 제조 방법은, 제3 도전층 상에 제3 도전층과 재질이 다른 박막층을 형성하는 공정을 더욱 구비한다.
또한, 제2 도전층을 형성하는 공정은, 제2 도전층을 제2 온도보다도 낮은 온도로 스퍼터에 의해 형성한 후, 제2 도전층을 제2 온도의 분위기로 유지하는 것을 포함한다.
더욱 바람직하게는, 반도체 장치의 제조 방법은, 반도체 기판 상에 절연층을 형성하는 공정과, 절연층 상에 배리어층을 형성하는 공정을 더욱 구비한다. 도전층을 형성하는 공정은, 배리어층 상에 도전층을 형성하는 것을 포함한다. 이 경우, 배리어층 상에 도전층이 형성되기 때문에, 도전층을 구성하는 원자의 확산을 방지할 수 있다.
도 1a는, 본 발명의 실시예 1에 따른 반도체 장치의 모식적인 단면도이고, 도 1b는, 본 발명의 실시예 1에 따른 반도체 장치의 개구부를 확대하여 도시한 단면도.
도 2, 도 4 내지 도 7은 도 1에서 도시된 반도체 장치의 제조 방법의 제1 내지 제5 공정을 나타내는 단면도.
도 3은 도 2에서 도시된 반도체 장치의 함몰부를 확대하여 도시한 도면.
도 8은 본 발명의 실시예 2에 따른 반도체 장치의 단면도.
도 9 내지 도 12는 도 8에서 도시된 반도체 장치의 제조 방법의 제1∼제4 공정을 나타내는 단면도.
도 13은 본 발명의 실시예 3에 따른 반도체 장치의 단면도.
도 14 내지 도 17은 도 13에서 도시된 반도체 장치의 제조 방법의 제1∼제4 공정을 나타내는 단면도.
도 18 내지 도 22는 종래의 반도체 장치의 제조 방법의 제1∼제5 공정을 나타내는 단면도.
<도면의 주요부분에 대한 부호의 설명>
1: 실리콘 기판
2: 층간 절연막
3: 티탄질화막
4, 21: 저온 알루미늄막
5: 고온 알루미늄막
7: 개구부
9: 반사 방지막
이하, 본 발명의 실시예에 대해 도면을 참조하여 설명한다.
(실시예 1)
도 1a를 참조하여, 본 발명에 따른 반도체 장치에서는, 반도체 기판으로서의 실리콘 기판(1) 상에 층간 절연막(2)이 형성되어 있다. 층간 절연막(2) 상에는 배선층(12)이 형성되어 있다. 배선층(12)은, 배리어층으로서의 티탄질화물막(3)과, 제1 도전층으로서의 저온 알루미늄층(4)과, 제2 도전층으로서의 고온 알루미늄층(5)과, 티탄과 티탄질화물의 2층 구조로 박막층으로서의 반사 방지막(9)으로 형성되어 있다.
티탄질화물막(3)의 두께는 약 100㎚이다. 다결정 알루미늄으로 이루어지는저온 알루미늄막(4)의 두께는 약 150㎚이고, 평균 결정 입자 지름은 약 0.5㎛이다. 고온 알루미늄막(5)은, 저온 알루미늄막(4) 상에 형성되어 있다. 고온 알루미늄막(5)의 두께는 약 200㎚이다. 고온 알루미늄막(5)은, 다결정의 알루미늄에 의해 구성되고, 평균 결정 입자 지름은 1.5㎛이다. 고온 알루미늄막(5)의 표면에는 오목부로서의 개구부(107)가 형성되어 있다.
도 1b를 참조하여, 개구부(7)는 알루미늄의 결정(5a∼5c)의 결정 입계에 의해 구성되어 있다. 개구부(7)의 깊이 D는 20㎚이고, 그 상부에서의 직경 W1은 약 50㎚이고, 그 바닥부에서의 직경 W2는 30㎚이다. 개구부(7)를 형성하는 측벽(7a 및 7b)사이의 거리는, 실리콘 기판(1)에 근접함에 따라 작아진다.
이어서, 도 1에서 도시된 반도체 장치의 제조 방법에 대해 설명한다. 우선, 도 2를 참조하여, 실리콘 기판(1)의 표면에 CVD(Chemical Vapor Deposition)법에 따라 층간 절연막(2)을 형성한다. 층간 절연막(2) 상에 PVD (Physical Vapor Deposition)법에 따라 티탄질화물막(3)을 형성한다.
티탄질화물막(3) 상에 온도 100℃ 정도의 저온으로 스퍼터링에 의해 저온 알루미늄막(4)을 형성한다. 저온 알루미늄막(4) 상에 온도 400℃ 정도의 고온으로 스퍼터링에 의해 고온 알루미늄막(5)을 형성한다. 그 후, 고온 알루미늄막(5)이 냉각되어 그 표면에서 결정의 함몰에 의해 함몰부(6)가 생긴다.
도 3을 참조하여, 함몰부(6)는, 알루미늄의 결정(5a∼5c)의 입계, 즉 알루미늄의 결정 입계에 의해 형성되어 있다. 알루미늄의 결정(5b)이 함몰함으로써 함몰부(6)가 형성되어 있다.
또한 도 2를 참조하여, 함몰부(6) 중, 직경이 가장 큰 부분에서의 직경은 W2이고, 그 표면에서의 개구 직경은 W3(20㎚)이다. 함몰부(6)를 형성하는 측벽(6a 및 6b)사이의 거리는, 실리콘 기판(1)에 근접함에 따라 커진다.
도 4를 참조하여, 고온 알루미늄막(5)의 표면을 아르곤 가스를 이용하여 스퍼터 에칭한다. 이에 따라, 함몰부(6)의 측벽을 가공하여 개구부(7)를 형성한다. 개구부(7)의 측벽사이의 거리(7a 및 7b)사이의 거리는 실리콘 기판(1)에 근접함에 따라 작아진다. 또한, 개구부(7)의 코너부(7c)는 원호형이 된다.
도 5를 참조하여, 고온 알루미늄막(5)을 덮도록 PVD법에 따라 티탄과 티탄질화물의 2층 구조의 반사 방지막(9)을 형성한다.
도 6을 참조하여, 반사 방지막(9) 상에 레지스트를 도포하고, 이 레지스트를 노광한 후에 현상액으로 현상하여 레지스트 패턴(10)을 형성한다.
도 7을 참조하여, 레지스트 패턴(10)에 따라 반사 방지막(9), 고온 알루미늄막(5), 저온 알루미늄막(4) 및 티탄질화물막(3)을 에칭한다. 이에 따라, 배선층(12)을 형성한다. 그 후, 레지스트 패턴(10)을 제거하여 도 1에서 도시된 반도체 장치가 완성된다.
이러한 반도체 장치와 그 제조 방법에 따르면, 우선 도 4에서 도시된 바와 같이, 개구부(7)의 측벽(7a 및 7b)을 가공한다. 그 후, 이 개구부(7) 상에 반사 방지막(9)을 형성하기 때문에, 반사 방지막(9)의 두께가 특히 얇은 부분이 존재하지 않는다. 그 때문에, 도 6에 도시된 공정에서 레지스트를 현상해도 에칭 잔류물이 쌓이는 공간이 발생하지 않는다. 그 결과, 레지스트 패턴(10)에 따라 에칭하면, 레지스트 패턴(10) 밑에만 도전성의 물질이 존재하고, 다른 부분에는 도전성의 물질이 존재하지 않게 되어, 반도체 장치의 신뢰성을 높일 수 있다.
또한, 티탄질화물막(3) 상에 저온 알루미늄막(4)을 형성한다. 이 저온 알루미늄막(4)은 다른 층과의 밀착성이 되기 때문에, 접속 불량이 생기지 않고 신뢰성이 높은 반도체 장치를 제공할 수 있다.
(실시예 2)
도 8을 참조하여, 실리콘 기판(1), 층간 절연막(2), 티탄질화물막(3) 및 저온 알루미늄막(4)은 실시예 1의 것과 마찬가지이다.
저온 알루미늄막(4) 상에 고온 알루미늄막(5)이 형성되어 있다. 고온 알루미늄막(5)의 평균 결정 입자 지름은 1.5㎛이고, 고온 알루미늄막(5)의 두께는 200㎚ 이다. 고온 알루미늄막(5)의 표면에는 함몰부(6)가 형성되어 있다. 함몰부(6)의 치수는 도 2에서 도시된 함몰부(6)와 마찬가지이다.
함몰부(6) 상에는 저온 알루미늄막(21)이 형성되어 있다. 저온 알루미늄막(21)의 두께는 100㎚이고, 평균 결정 입자 지름이 0.1㎛이다. 함몰부(6)를 구성하는 측벽(6a 및 6b)사이의 거리는 실리콘 기판(1)에 근접함에 따라 커지고 있다. 저온 알루미늄막(21) 상에 티탄과 티탄질화물의 2층 구조의 반사 방지막(22)이 형성되어 있다.
이어서, 도 8에서 도시된 반도체 장치의 제조 방법에 대해 설명한다. 도 9를 참조하여, 우선 실시예 1과 마찬가지로 실리콘 기판(1) 상에 층간 절연막(2), 티탄질화물막(3), 저온 알루미늄막(4) 및 고온 알루미늄막(5)을 형성한다. 고온 알루미늄막(5)의 표면에는 함몰부(6)가 형성되어 있다.
도 10을 참조하여, 온도 100℃ 정도의 조건으로 스퍼터링에 의해 저온 알루미늄막(21)을 형성한다. 저온 알루미늄막(21) 상에 PVD법에 따라 반사 방지막(22)을 형성한다.
도 11을 참조하여, 반사 방지막(22) 상에 레지스트를 도포하고, 이 레지스트를 노광한 후, 현상액에 의해 현상하여 레지스트 패턴(23)을 형성한다.
도 12를 참조하여, 레지스트 패턴(23)에 따라 반사 방지막(22), 저온 알루미늄막(21), 고온 알루미늄막(5), 저온 알루미늄막(4) 및 티탄질화물막(3)을 에칭한다. 이에 따라, 배선층(25)을 형성한다. 그 후, 레지스트 패턴(23)을 제거하여 도 8에 도시된 반도체 장치가 완성된다.
이러한 반도체 장치와 그 제조 방법에 따르면, 우선 함몰부(6)를 저온 알루미늄막(21)으로 매립한다. 이 저온 알루미늄막(21)의 평균 결정 입자 지름은 상대적으로 작으므로, 결정입계에 의한 함몰이 생기기 어렵다. 따라서, 저온 알루미늄막(21) 상에 반사 방지막(22)을 형성해도, 그 반사 방지막(22)이 부분적으로 얇아지지 않는다. 그 때문에, 레지스트 패턴(23)의 현상시에 저온 알루미늄막(21)이 에칭되지 않아 에칭의 잔류물이 쌓이는 공간이 발생하지 않는다. 절연 불량이 생기지 않고 그 결과, 도 12에 도시된 바와 같이, 레지스트 패턴(23)하에서만 도전성의 물질을 남길 수 있어, 다른 부분에는 도전성의 물질이 잔존하지 않는다. 그 결과, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 티탄질화물막(3) 상에 저온 알루미늄막(4)을 형성한다. 이 저온 알루미늄막(4)은 다른 층과의 밀착성이 되기 때문에, 접촉 불량이 생기지 않는다. 그 결과, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
(실시예 3)
도 13을 참조하여, 실리콘 기판(1) 상에 층간 절연막(2), 티탄질화물막(3), 저온 알루미늄막(4) 및 고온 알루미늄막(5)이 형성되어 있다. 고온 알루미늄막(5)의 표면에는 개구부(7)가 형성되어 있고, 개구부(7)의 측벽(7a 및 7b)사이의 거리는 실리콘 기판(1)에 근접함에 따라 작아지고 있다. 개구부(7)를 매립하도록 저온 알루미늄막(31)이 형성되어 있다.
저온 알루미늄막(31) 상에는 티탄과 티탄질화물의 적층 구조의 반사 방지막(32)이 형성되어 있다. 티탄질화물막(3), 저온 알루미늄막(4), 고온 알루미늄막(5), 저온 알루미늄막(31) 및 반사 방지막(32)이 배선층(35)을 구성한다.
이어서, 도 13에서 도시된 반도체 장치의 제조 방법에 대해 설명한다. 도 14를 참조하여, 실시예 1의 도 2 및 도 4에서 도시된 공정과 마찬가지로 함으로써 실리콘 기판(1) 상에 층간 절연막(2), 티탄질화물막(3), 저온 알루미늄막(4) 및 고온 알루미늄막(5)을 형성한다. 고온 알루미늄막(5)의 표면을 아르곤으로 스퍼터 에칭함으로써 개구부(7)를 형성한다. 개구부(7)의 측벽(7a 및 7b)사이의 거리는 실리콘 기판(1)에 근접함에 따라 작아진다.
도 15를 참조하여, 온도 약 100℃ 정도로 스퍼터링에 의해 개구부(7)를 덮는저온 알루미늄막(31)을 형성한다. CVD법에 따라 저온 알루미늄막(31) 상에 티탄과 티탄질화물의 적층 구조의 반사 방지막(32)을 형성한다.
도 16을 참조하여, 반사 방지막(32) 상에 레지스트를 도포하고, 이 레지스트를 노광시킨 후에 현상액으로 현상한다. 이에 따라, 레지스트 패턴(33)을 형성한다.
도 17을 참조하여, 레지스트 패턴(33)을 따라 반사 방지막(32), 저온 알루미늄막(31), 고온 알루미늄막(5), 저온 알루미늄막(4) 및 티탄질화물막(3)을 에칭하여 배선층(35)을 형성한다. 그 후, 레지스트 패턴(33)을 제거하여 도 13에서 도시된 반도체 장치가 완성된다.
이러한 반도체 장치와 그 제조 방법에 따르면, 우선 도 15에 도시된 바와 같이, 고온 알루미늄막(5) 상에 저온으로 저온 알루미늄막(31)을 형성한다. 이 저온 알루미늄막(31)의 결정입자 지름이 상대적으로 작기 때문에, 저온 알루미늄막(31)에는 함몰부가 생기기 어렵다. 또한, 고온 알루미늄막의 함몰부(6)가 가공되어 테이퍼형의 개구부(7)로 되어 있기 때문에 저온 알루미늄막(31)의 표면은 거의 평탄해진다. 그 때문에, 저온 알루미늄막(31) 상에 반사 방지막(32)을 형성해도, 이 반사 방지막(32)이 부분적으로 얇아지는 일은 없다. 따라서, 레지스트 패턴(33)을 현상할 때에 저온 알루미늄막(31)이 에칭되지 않고, 에칭에 의해 생기는 잔류물이 쌓이는 공간이 존재하지 않는다. 그 결과, 도 17에서 도시된 바와 같이, 레지스트 패턴(33)밑에서만 도전성의 물질이 존재하고, 다른 부분에서는 도전성의 물질이 없어지므로 절연 불량이 생기지 않아 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 티탄질화물막(3) 상에 다른 물질과의 밀착성이 높은 저온 알루미늄막(4)을 형성하기 때문에, 접속 불량이 생기지 않은 신뢰성이 높은 반도체 장치를 제공할 수 있다.
이상, 본 발명의 실시예에 대해 설명했지만, 여기서 나타낸 실시예는 여러가지로 변형하는 것이 가능하다. 우선, 고온 알루미늄막(5)을 형성하는 방법으로는, 고온 조건하에서의 스퍼터링을 나타냈지만, 이 방법에 한정되지 않고, 예를 들면 100℃ 정도의 저온으로 스퍼터로 알루미늄막을 형성하고, 이 알루미늄막을 400℃ 정도의 고온으로 유지한, 소위 고온 리플로우법을 이용해도 좋다.
또한, 반사 방지막(9)으로서는, 티탄과 티탄질화물의 2층 구조의 것을 나타냈지만, 실리콘 질화막을 반사 방지막으로서 이용해도 좋다. 또한, 배선층을 구성하는 도전성의 물질로서, 알루미늄을 나타냈지만, 이 외에 구리나 텅스텐을 이용해도 좋다.
또한, 저온 알루미늄막(4)과 고온 알루미늄막(5)의 계면이 명확하지 않은 경우도 있다. 이 경우라도, 저온 알루미늄막(4)의 부분 중, 티탄질화물막(3)에 가까운 부분에서는 결정 입자 지름이 상대적으로 작고, 고온 알루미늄막(5)에 가까운 부분에서는 결정 입자 지름이 상대적으로 커진다.
이와 같이 구성된 반도체 장치에서는, 오목부를 형성하는 측벽사이의 거리가 반도체 기판에 근접함에 따라 작아지기 때문에, 도전층의 오목부에는, 에칭에 의해 생기는 잔류물이 쌓이는 공간이 없어, 예기하지 않은 부분에 도전성의 물질이 잔존하는 경우는 없다. 그 결과, 절연 불량이 생기지 않아 신뢰성이 높은 반도체 장치를 제공할 수 있다.

Claims (3)

  1. 반도체 기판과,
    상기 반도체 기판 상에 형성되고, 다결정을 포함하는 도전층
    을 구비하며,
    상기 도전층의 표면에서는, 결정 입계에 의해 오목부가 형성되어 있고,
    상기 오목부를 형성하는 측벽 사이의 거리가 상기 반도체 기판에 근접함에 따라 작아지도록 상기 측벽이 형성되는 것을 특징으로 하는 반도체 장치.
  2. 반도체 기판 상에 형성되고, 제1 평균 결정 입자 지름의 다결정을 포함하는 제1 도전층과,
    상기 제1 도전층 상에 형성되고, 상기 제1 평균 결정 입자 지름보다 큰 제2 평균 결정 입자 지름의 다결정을 포함하는 제2 도전층과,
    상기 제2 도전층 상에 형성되고, 상기 제2 평균 결정 입자 지름보다 작은 제3 평균 결정 입자 지름의 다결정을 포함하는 제3 도전층
    을 구비하며,
    상기 제2 도전층의 표면에서는 결정 입계에 의해 오목부가 형성되어 있고, 오목부를 형성하는 측벽간의 거리가 반도체 기판에 근접함에 따라 작아지도록 측벽이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 반도체 기판 상에 제1 온도로 제1 도전층을 형성하는 공정과,
    상기 제1 온도보다 높은 제2 온도로 상기 제1 도전층 상에 제2 도전층을 형성하는 공정과,
    상기 제2 온도보다 낮은 제3 온도로 상기 제2 도전층 상에 제3 도전층을 형성하는 공정
    을 포함하며,
    상기 제2 도전층을 형성하는 공정은, 그 표면에 결정 입계에 의해 오목부가 형성되어 있고, 또한 오목부를 형성하는 측벽간의 거리가 반도체 기판에 근접함에 따라 커지는 제2 도전층을 형성하는 것을 포함하고, 측벽간의 거리가 반도체 기판에 근접함에 따라 작아지도록 측벽을 가공하는 공정을 더 포함하며,
    상기 제3 도전층을 형성하는 공정은, 가공된 측벽을 갖는 제2 도전층의 위에 제3 도전층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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