KR100388184B1 - 화상 형성 장치의 제조 방법 - Google Patents

Abstract

서로 간격을 두고 배치된 제1 기판 및 제2 기판을 포함하는 부재로 구성된 용기, 상기 용기 내에 배치된 화상 형성 수단 및 상기 간격을 유지해주는 스페이서를 구비한 화상 형성 장치를 제조하는 방법에 있어서, 스페이서 기재를 절단하여 원하는 형상의 스페이서를 형성하는 단계; 및 상기 스페이서의 비절단면이 상기 제1 기판 또는 제2 기판에 접하도록 상기 스페이서를 배치하는 단계를 포함하는 화상 형성 장치 제조 방법이 개시된다.

Description

화상 형성 장치의 제조 방법{METHOD OF MANUFACTURING IMAGE FORMING APPARATUS}

본 발명은 용기(envelope) 내에 화상 형성 수단 및 스페이서를 갖는 화상 형성 장치를 제조하는 방법에 관한 것으로, 상기 스페이서는 용기 내의 공간을 유지시킨다.

2 종류의 전자 방출 소자, 즉 열음극 소자 및 냉음극 소자가 알려져 있다. 냉음극 소자로서, 표면 도전형 전자 방출 소자 (이하, 표면 도전형 방출 소자로 부름), 전계 방출형 전자 방출 소자 (이하, FE형 소자로 부름), 금속/절연층/금속형 전자 방출 소자 (이하, MIM형 소자로 부름) 등이 알려져 있다.

표면 도전형 방출 소자가, 예를 들면, 엠. 아이. 엘린슨, 10, 1290, (1965)에 의한 "Radio Eng. Electron Phys."에 개시되어 있고 후술하는 다른 예들도 공지되어 있다.

표면 도전형 방출 소자는, 기판 상에 막 표면이 평행하게 형성되고 작은 면적을 갖는 박막에 전류가 흐를 때 전자가 방출된다는 현상을 이용한다. 여기서 말하는 표면 도전형 방출 소자는 엘린슨에 의한 SnO₂박막 또는 다른 것들을 이용하는 소자, 지. 디트머, 9, 317 (1972)에 의한 "Thin Solid Films"의 Au 박막을 이용한 소자, 엠. 하트웰과 씨. 지. 폰스타드, 519 (1975)에 의한 "IEEE Trans. ED Conf.의 In₂O₃/SnO₂박막 을 이용한 소자, 히사시 아라끼 외 다수에 의한 Vol. 26, No. 1, 22 (1983)에 의한 "Vacuum"의 탄소 박막을 이용한 소자 등을 포함한다.

엠. 하트웰에 의해 제안된 표면 도전형 방출 소자의 구조의 전형적인 예가 도 37에 평면도로 도시되어 있다. 도 37에서, 참조 번호(3001)는 기판을 나타내고, 참조 번호(3004)는 스퍼터된 금속 산화물로 이루어진 도전성 박막을 나타낸다. 도전성 박막(3004)은 H-문자 형상으로 되어 있다. 도전성 박막(2004)은 후술하는 통전 포밍 처리(electric energization forming process)로 불리는 통전 처리되어, 전자 방출 영역(3005)을 형성한다. 거리 L은 0.5 내지 1mm이고, 폭 W는 0.1mm이다. 도 27a 및 27b에서는, 전자 방출 영역(3005)이 단순하게 하기 위해 도전성 박막(3004)의 중심부에 대략 직사각형 형상으로 도시되어 있지만, 이는 전자 방출 영역의 실제의 형상 및 위치를 원물과 똑같이 반영하는 것은 아니다.

엠. 하트웰에 의해 제안된 소자 또는 상술한 다른 소자들의 전자 방출 영역(3005)은 통상 도전성 박막(3004)을 전자가 방출될 수 있도록 통전 포밍 처리로 불리는 통전 처리하여 형성된다. 통전을 이용하여, 일정한 d.c. 전압 또는 매우 느린 속도, 예컨대 1V/min의 속도로 상승하는 d.c. 전압이 도전막(3004)의 양단에 인가되어 도전성 박막(3004)을 국부적으로 파괴, 변형 또는 분해시켜서 전기적으로 고저항을 갖는 전자 방출 영역을 형성한다. 국부적으로 파괴되고, 변형되거나 분해된 도전성 박막(3004)에 균열(crack)이 생긴다. 통전 이후에 도전성 박막(3004)에 적당한 전압이 인가되면, 전자들은 이 균열부 근처의 영역으로부터 방출된다.

FE형 소자로서, 예를 들면, W.P. Dyke W.W. Dolan, "Field emission", Advance in Electron Physics, 8,89(1956) 또는 C.A. Spindt, "Physical properties of thin-film emission cathodes with molybdenum cones", J.Appl. Phys., 47, 5248(1976)에 기재된 소자들이 알려져 있다.

C.A. Spindt에 의해 제안된 FE형 소자 구조의 전형적인 예가 도 38에 단면도로 도시되어 있다. 도 38에서, 참조 번호(3010)는 기판, 참조 번호(3011)는 도전성 물질로 이루어진 에미터층, 참조 번호(3012)는 에미터 콘(emitter cone), 참조 번호(3013)는 절연층, 참조 번호(3014)는 게이트 전극을 나타낸다. 에미터 콘(3012)과 게이트 전극(3014) 사이에 적당한 전압을 인가함으로써 전계 방출을 통해 소자의 에미터 콘(3012)의 선단에서 전자들이 방출된다.

도 38에 도시된 적층 구조 대신에, 서로 다른 구조를 갖는 FE형 소자도 알려져 있는데, 이 소자는 에미터와 게이트 전극이 통상 기판 상에 기판 표면과 평행하게 형성된다.

MIM형 소자의 예로는, C.A. Mead, "Operation of tunnel-emission Devices, J. Appl. Phys., 32,646(1961)"에 기재되어 있는 소자 및 다른 소자들이 알려져있다. MIM형 소자 구조의 전형적인 예가 도 39의 단면도로 도시되어 있다. 도 39에서, 참조 번호(3020)는 기판, 참조 번호(3021)는 금속으로 이루어진 하부 전극, 참조 번호(3022)는 약 100 옹스트롬의 두께의 얇은 절연층, 참조 번호(2023)는 금속으로 이루어지고 약 80 내지 300 옹스트롬의 두께를 갖는 상부 전극을 나타낸다. 상부 전극(3023)과 하부 전극(3021) 사이에 적당한 전압을 인가함으로써 MIM형 소자의 상부 전극(3023)의 표면에서 전자가 방출된다.

상술한 냉음극 소자는 열음극 소자보다 낮은 온도에서 전자를 방출할 수 있어서, 히터를 필요로 하지 않는다. 따라서, 열금극 소자에 비해 구조가 보다 단순하고 미세한 소자가 제조될 수 있다. 기판 상에 다수의 소자들이 고밀도로 집적된다 해도, 기판의 열용융 문제가 쉽게 발생하지 않는다. 히터를 가열하는 것 때문에 열음극 소자의 응답 속도는 느리지만, 냉음극 소자의 응답 속도는 빠르다.

상기한 이유로부터, 냉음극 소자의 응용이 활발하게 연구되고 있다.

예를 들면, 냉음극 소자들 중에서, 표면 도전형 방출 소자는 구조가 단순하고 제조하기가 용이하기 때문에, 다수의 소자들이 넓은 면적에 형성될 수 있다는 장점이 있다. 본 발명의 양수인과 동일한 양수인에 의한 JP-A-64-31332에 개시되어 있는 바와 같이, 다수의 소자들을 구동하는 방법이 연구되고 있다. 표면 도전형 방출 소자의 응용으로서, 화상 표시 장치, 화상 기록 장치를 위한 화상 형성 장치, 전하 빔 소스(charge beam source) 등이 연구되고 있다.

화상 표시 장치의 응용으로서, 본 출원인에 의한 U.S. 특허 5,066,883호, JP-A-2-257551호, JP-A-4-28137호에 개시된 바와 같이 전자 빔을 인가했을 때 발광하는 형광 부재와 표면 도전형 방출 소자의 조합을 이용하는 화상 표시 장치가 연구되고 있다. 표면 도전형 방출 소자와 형광 부재의 조합을 이용하는 화상 표시 장치는 다른 종래의 화상 표시 장치보다 훨씬 우수한 특성을 가질 것으로 예상된다. 예를 들면, 최근에 널리 퍼진 액정 표시 장치와 비교해볼 때, 이런 종류의 화상 표시 장치는 자발광형이기 때문에 백 라이트(back light)를 필요로 하지 않고 넓은 각도의 시야를 갖는다.

다수의 FE형 소자를 구동하는 방법이 본 출원인에 의한 미국 특허 제4,904,895호에 개시되어 있다. 화상 표시 장치에 FE형 소자를 적용한 것으로서, R.Meyer에 의해 제조된 평반(flat panel)형 표시 소자가 알려져 있다 [R. Meyer: "Recent Development on Microtips Display st LETI", Tech. Digest of 4th Int. Vacuum Microelectronics Conf. Nagahama, pp. 6-9(1991)].

화상 표시 장치에 다수의 MIM형 소자를 적용하는 예가 본 출원인에 의한 JP-A-3-55738호에 개시되어 있다.

상술한 전자 방출 소자들을 이용하는 화상 형성 장치 중에, 깊이가 낮은 평반형 표시 장치는 공간을 덜 필요로 하고 무게도 가볍다. 따라서, 평반형 표시 장치는 CRT형 표시 장치를 대신하기에 적당한 것으로 주목되고 있다.

도 40은 평반형 화상 표시 장치의 표시 패널 부분의 예를 도시하는 사시도이다. 내부 구조를 도시하기 위해 패널의 일부가 절단되어 도시되어 있다.

도 40에서, 참조 번호(3115)는 배면판(rear plate), 참조 번호(3116)는 측벽, 참조 번호(3117)는 전면판(face plate)을 나타낸다. 배면판(3115), 측벽(3116) 및 전면판(3117)은 표시 패널의 내부를 진공 상태로 유지해주는 용기(기밀 용기)를 구성한다.

기판(3111)은 배면판(3115)에 고정된다. N×M개의 냉음극 소자들(3112)이 기판에 형성된다. N과 M은 2 이상의 양의 정수이고 표시 화소의 목표수에 따라서 적절하게 설정된다. N×M개의 냉음극 소자들(3112)이 도 40에 도시된 바와 같이 M개의 행방향 배선(3113)과 N개의 열방향 배선(3114)에 의해 배선된다. 기판(3111), 냉음극 소자(3112), 행방향 배선(3113), 및 열방향 배선(3114)을 멀티 전자 빔 소스라고 부른다. 행방향 배선(3113)과 열방향 배선(3114)의 각각의 교차 영역에는, 절연층(도시되지 않음)이 형성되어 전기적 절연을 제공한다.

형광 물질로 이루어진 형광막(3118)이 전면판(3117)의 저면 상에 형성된다. 적색(R), 녹색(G), 청색(B)의 삼원색으로 이루어진 형광 물질이 분할 코팅되어 형광막(3118)을 형성한다. 흑색 물질 (도시되지 않음)이 형광막(3118)의 착색 형광 물질들 사이에 코팅된다. Al 등으로 이루어진 금속 백(3119)이 배면판(3115)의 측면 상의 형광막(3110) 상에 형성된다.

Dx1 내지 Dxm, Dy1 내지 Dyn 및 Hv는 나타내지 않은 회로에 표시 패널을 전기 접속하기 위한 기밀 구조물의 전기 접속 단자이다. Dx1 내지 Dxm는 멀티 전자 빔 소스의 행방향 배선(3113)에 전기 접속되고, Dy1 내지 Dyn는 멀티 전자 빔 소스의 열방향 배선(3114)에 전기 접속되며 Hv는 금속 백(3119)에 전기 접속된다.

기밀 용기의 내부는 약 10^-6Torr의 진공 상태로 유지된다. 화상 표시 장치의 표시 면적이 넓어짐에 따라, 기밀 용기의 내부와 외부 간의 압력차가 커진다.따라서, 배면판(3115) 및 전면판(3117)이 변형되거나 파손되는 것을 방지하기 위한 수단이 필요하다. 배면판(3115) 및 전면판(3117)이 두꺼우면, 화상 표시 장치의 무게가 증가할 뿐만 아니라, 비스듬하게 보았을 때 화상 왜곡이 증가하고 시차(parallax)가 생길 수 있다. 도 40에 도시된 예에서는, 비교적 얇은 유리판으로 만들어진 구조물 지지 부재 (스페이서 또는 리브; 3120)가 장착되어 대기 압력에 견디게 한다. 멀티 전자 빔 소스를 갖는 기판(3111)과 형광막(3118)을 갖는 전면판(3117) 간의 거리는 통상 서브 mm 또는 수mm로 유지되고, 기밀 용기의 내부는 상술한 바와 같이 고진공도로 유지된다.

상술한 표시 패널을 이용하는 화상 표시 장치의 단자 Dx1 내지 Dxm 및 Dy1 내지 Dyn을 통해 각각의 냉음극 소자(3112)에 전압이 인가됨에 따라, 각각의 냉음극 소자(3112)에서 전자가 방출된다. 동시에, 단자 Hv를 통해 수백 V 내지 수 kV의 고전압이 금속 백(3119)에 인가되어 방출된 전자를 가속화시키고 전면판(3117)의 내부 표면과 충돌하게 하게 한다. 형광막(3118)을 구성하는 각 색상의 형광 물질들이 발광하여 화상이 표시될 수 있다.

상술한 화상 표시 장치의 기밀 용기 내의 공간을 유지하기에 충분한 공간 유지 기능을 갖는 스페이서가 요구되며, 또한 이러한 스페이서를 효율적으로 제조하는 방법이 요구된다.

본 발명의 목적은 공간 유지 기능이 개선된 스페이서를 구비한 화상 형성 장치의 제조 방법을 제공하는 것이다.

본 발명의 다른 목적은 스페이서에 의해 야기되는 전자 궤적(electron trajectory)의 변위를 더욱 감소시킬 수 있는 전자 방출 소자를 이용하는 화상 형성 장치의 제조 방법을 제공하는 것이다.

본 발명의 또 다른 목적은 작업 효율과 생산 수율이 향상된 스페이서를 형성할 수 있는 화상 형성 장치의 제조 방법을 제공하는 것이다.

본 발명의 다른 목적은 고화질의 화상을 표시할 수 있는 화상 형성 장치를 제공하는 것이다.

본 발명의 상기 목적들을 성취하기 위해서, 제1 기판 및 제1 기판과 일정 공간 이격되어 배치된 제2 기판을 포함하여 이루어진 용기, 용기 내에 배치된 화상 형성 수단 및 공간을 유지해주는 스페이서를 갖는 화상 형성 장치의 제조 방법이 제공된다. 이 방법은 스페이서 부재를 절단하여 원하는 형상의 스페이서를 형성하는 단계, 및 상기 스페이서를 스페이서의 비절단부가 제1 기판 또는 제2 기판에 접하도록 하는 단계를 포함한다.

도 1은 스페이서를 형성하는데 사용되는 스페이서 부재의 예를 도시하는 사시도.

도 2는 스페이서를 형성하는데 사용되는 스페이서 부재의 다른 예를 도시하는 사시도.

도 3은 도 2에 도시된 스페이서 부재로 형성되고 화상 형성 장치에 배치된 스페이서를 도시하는 도면.

도 4는 스페이서를 형성하는데 사용되는 스페이서 부재의 또 다른 예를 도시하는 사시도.

도 5는 도 4에 도시된 스페이서 부재로 형성되고 화상 형성 장치에 배치된 스페이서를 도시하는 도면.

도 6은 화상 형성 장치 내의 스페이서의 불완전한 접속 상태를 도시하는 도면.

도 7은 화상 형성 장치 내의 스페이서의 정상적인 접속 상태를 도시하는 도면.

도 8은 콘택트 홀들을 갖고 화상 형성 장치 내에 배치된 스페이서를 도시하는 도면.

도 9는 도 8에 도시된 스페이서를 형성하는데 사용되는 스페이서 부재의 예를 도시하는 도면.

도 10a, 10b, 10c 및 10d는 도 8에 도시된 스페이서를 형성하는 방법을 설명하는 도면.

도 11은 화상 형성 장치 내의 스페이서의 불완전한 접속 상태의 또 다른 예를 도시하는 도면.

도 12는 화상 형성 장치 내의 스페이서의 정상적인 접속 상태의 또 다른 예를 도시하는 도면.

도 13은 도 12에 도시된 스페이서를 형성하는데 사용되는 스페이서 부재의 예를 도시하는 도면.

도 14는 스페이서를 형성하는데 사용되는 스페이서 부재의 다른 예를 도시하는 사시도.

도 15는 스페이서를 형성하는데 사용되는 스페이서 부재의 또 다른 예를 도시하는 도면.

도 16은 스페이서를 형성하는데 사용되는 스페이서 부재의 또 다른 예를 도시하는 사시도.

도 17은 화상 형성 장치에 배치된 스페이서의 또 다른 예를 도시하는 도면.

도 18은 도 17에 도시된 스페이서를 형성하는데 사용되는 스페이서 부재의 예를 도시하는 도면.

도 19는 본 발명에 따른 화상 형성 장치의 사시도로서, 표시 패널의 일부가 절단되어 있는 것을 도시하는 도면.

도 20은 실시예에서 사용되는 멀티 전자 빔 소스(multi electron beam source)의 기판을 도시하는 평면도.

도 21은 실시예에서 사용되는 멀티 전자 빔 소스의 기판의 일부를 도시하는 단면도.

도 22a 및 도 22b는 표시 패널의 전면판의 형광 물질의 레이아웃의 예를 도시하는 평면도.

도 23은 도 19의 선 23-23을 따라 절취한 표시 패널의 단면도.

도 24a는 실시예에서 사용되는 평면 패널형 표면 도전형 방출 소자를 도시하는 평면도이고, 도 24b는 상기 소자의 단면도.

도 25a, 25b, 25c, 25d 및 25e는 평면 패널형 표면 도전형 방출 소자를 제조하는 공정을 나타내는 단면도.

도 26은 통전 포밍 처리(electric energization forming process)에 사용되는 인가 전압의 파형을 도시하는 그래프.

도 27a는 통전 활성화 처리에 사용되는 인가 전압의 파형을 도시하는 도면이고, 도 27b는 방출 전류 Ie의 변화를 도시하는 그래프.

도 28은 실시예에서 사용되는 수직형 표면 도전형 방출 소자의 단면도.

도 29a, 29b, 29c, 29d, 29e, 29f는 수직형 표면 도전형 방출 소자의 제조 공정을 나타내는 단면도.

도 30은 실시예에서 사용되는 표면 도전형 방출 소자의 전형적인 특성을 도시하는 그래프.

도 31은 본 발명의 실시예에 따른 화상 표시 장치의 구동 회로의 아웃트라인 구조를 도시하는 블럭도.

도 32는 래더(ladder) 레이아웃형의 전자 빔 소스의 예를 도시하는 개략도.

도 33은 래더 레이아웃형의 전자 빔 소스를 구비한 화상 형성 장치의 패널 구조의 예를 도시하는 사시도.

도 34는 형광 물질의 레이아웃의 다른 예를 도시하는 도면.

도 35는 다기능(multi function) 화상 표시 장치의 블럭도.

도 36a, 36b 및 36c는 스페이서 표면 상에 형성된 도전막을 도시하는 도면.

도 37은 종래의 표면 도전형 방출 소자의 예를 도시하는 도면.

도 38은 종래의 FE형 소자의 예를 도시하는 도면.

도 39는 종래의 MIM형 소자의 예를 도시하는 도면.

도 40은 화상 표시 장치의 표시 패널의 일부가 절단되어 있는 사시도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 절연 부재

11 : 고저항막

21 : 중간층

1011 : 기판

1013 : 행방향 배선

1014 : 열방향 배선

1017 : 전면판

1019 : 금속 백

1020 : 스페이서

본 발명은 제1 기판 및 제1 기판과 일정 공간 이격되어 배치된 제2 기판으로 이루어진 용기와, 용기 내에 화상 형성 수단이 배치된 화상 형성 장치를 제조하는 방법을 제공하는데, 상기 방법은 용기 내의 공간을 유지시키기 위한 위한 스페이서를 형성하는 단계 및 스페이서를 용기 내에 배치하는 단계를 포함한다. 본 발명의 스페이서는 절연성 스페이서 또는 도전성 스페이서일 수 있다.

본 발명의 화상 형성 장치는 액정 표시 패널, 플라즈마 표시 패널, 전자 빔표시 패널 등을 포함할 수 있다. 화상 형성 장치는 각각 자신의 용기 내에 화상 형성 수단 및 용기 내의 공간을 유지하기 위한 스페이서를 갖는다.

예를 들면, 전자 빔 표시 패널의 화상 형성 수단은 전자 방출 소자 및 전자 방출 소자로부터 전자들이 인가되었을 때 화상을 형성하는 화상 형성 부재를 포함할 수 있다. 화상 형성 부재는 전자들을 가속화하기 위한 가속 전극 및 전자들이 인가되었을 때 발광하는 형광 부재를 포함할 수 있다.

전자 빔 표시 패널의 용기는 서로 일정 공간 이격되어 배치된 제1 공간 및 제2 공간을 포함할 수 있는데, 상기 제1 기판에는 전자 방출 소자가 형성되어 있고 제2 기판에는 화상 형성 부재가 형성되어 있다.

본 발명의 화상 형성 장치 제조 방법의 제1 양태에 따르면, 먼저, 용기 내에 배치되는 각각의 스페이서보다 큰 스페이서 부재를 절단하여 원하는 형상의 스페이서를 형성하고, 그 다음 이 스페이서들을 기초 스페이서 부재의 절단면은 제1 또는 제2 기판과 접하지 않고, 스페이서의 비절단면이 제1 또는 제2 기판에 접하도록 용기 내에 배치한다. 스페이서 부재의 절단면에는 균열이 생기고 부숴지기 쉽다. 따라서, 공간 유지 기능면에서 보았을 때 절단면이 접촉면으로 사용되는 것 보다는 비절단면이 접촉면으로서 사용되는 것이 효율적이다. 작업 효율면에서 보았을 때는 하나의 스페이서 부재로 원하는 형상의 복수의 스페이서들을 형성하는 것이 바람직하다.

본 발명의 화상 형성 장치 제조 방법의 제2 양태에 따르면, 먼저, 제1 양태와 유사하게, 용기 내에 배치될 각각의 스페이서보다 큰 스페이서 부재를 절단하여원하는 형상의 스페이서를 형성한다. 이 경우, 제2 양태에서는, 스페이서 부재의 절단 위치 앞에 홈을 형성하고, 스페이서 부재를 이 홈을 따라 절단하여 원하는 형상의 스페이서를 형성한다. 이 홈은 절단 위치를 따라 간헐적으로 또는 연속적으로 형성될 수 있다. 그러나, 후에 설명하겠지만, 절단면 상의 균열 및 파손을 가능한 한 줄이기 위해서는 홈을 연속적으로 형성하는 것이 바람직하다. 다음으로, 제2 양태에서는, 스페이서가 용기 내에, 스페이서 부재의 절단면이 제1 또는 제2 기판에 접하도록 배치된다. 홈이 스페이서 부재의 앞에 형성되고 이 부재가 홈을 따라 절단되기 때문에, 절단면의 균열 및 파손이 가능한 한 많이 감소될 수 있다. 따라서, 공간 유지 기능면에서 보았을 때 홈 없는 절단면을 접촉면으로서 사용하는 것보다는 홈이 있는 절단면을 접촉면으로서 사용하는 것이 보다 효율적이다. 또한, 이 양태에서는, 작업 효율면에서 보았을 때 하나의 스페이서 부재로 복수의 원하는 형상의 스페이서를 형성하는 것이 바람직하다. 또한, 이 양태에서는, 절단면의 균열 및 파손이 가능한 한 많이 감소될 수 있다는 점에서 보았을 때 스페이서 부재가 판형으로 되어 있는 경우 절단 위치를 따라 스페이서 부재의 양면 상에 홈이 형성되어 있는 것이 효과적이다.

본 발명의 화상 형성 장치의 용기 내에 배치되는 스페이서는 후술하는 바와 같이 표면 상에 도전막이 형성될 수 있다.

도 36a에 도시된 바와 같이, 용기를 구성하는 제1 및 제2 기판(201 및 202)에 스페이서(203)가 접하는 부분 근처의 스페이서(203)의 양 단부 상에 도전막(206)이 형성된다. 도전막(206)은 제1 기판(201) 또는 제2 기판(202) 중 어느 한쪽의 스페이서(203)의 단부 상에 형성될 수 있다.

도전막(206)은 스페이서(203)의 단부의 전위를 정하고 선정된 전위가 인가된다. 예를 들면, 제1 기판(201) 상의 도전막(206)은 제1 기판 상의 전자 방출 소자의 배선 전극에 전기 접속되고, 제2 기판(202) 상의 도전막(206)은 제2 기판(202) 상의 가속 전극에 전기 접속된다. 따라서, 스페이서의 대향 단부들에 배치된 도전막들은 전자 방출 소자로부터 방출된 전자들의 궤적을 안정화한다.

도 36b에 도시된 바와 같이, 도전막(207)이 스페이서(204)의 표면 상에 형성된다. 이 도전막(207)은 후술하는 바와 같이 비교적 고저항막인 것이 바람직하다.

이 도전막(207)은 제1 기판(201) 상의 도전체 및 제2 기판(202) 상의 도전체에 전기 접속된다. 예를 들면, 제1 기판(201) 상의 도전막(207)은 제1 기판(201) 상의 전자 방출 소자들에 전기 접속되고, 제2 기판(202) 상의 도전막(207)은 제2 기판(202) 상의 가속 전극에 전기 접속된다. 따라서, 도전막(207)은, 스페이서(204)의 표면에 작은 전류가 흐르게 함으로써 스페이서 표면 상에 축적된 전하를 제거한다.

도 36c에 도시된 바와 같이, 도전막(207)이 스페이서(205)의 표면 상에 형성되고 또 다른 도전막(206)이 스페이서(205)의 대향 단부들 상에 형성된다. 도전막(206)이 도 36a에 도시된 도전막과 유사한 기능을 갖고, 도전막(207)은 도 36b에 도시된 도전막과 유사한 기능을 가지며 도전막(206)보다 높은 저항을 갖는다.

도 36c에 도시된 스페이서는 스페이서 표면 상에 축적된 전하가 제거되고 전자 방출 소자로부터 방출된 전자들의 궤적이 안정화될 수 있다는 장점을 갖는다.

도전막이 그 상부에 형성되어 있는 스페이서를 용기 내에 배치하는 경우 다음의 본 발명의 방법들을 사용한다.

본 발명의 화상 형성 장치 제조 방법의 제3 양태에 따르면, 먼저, 용기 내에 배치되는 각각의 스페이서보다 큰 스페이서 부재의 표면들 상에 도전막을 형성한다. 그 후, 도전막을 갖는 스페이서 부재를 절단하여 원하는 형상으로 형성한다. 따라서, 작업 효율이 스페이서 부재를 절단한 후에 도전막을 형성하는 경우보다 훨씬 향상될 수 있다. 다음으로, 스페이서 부재의 절단면이 제1 또는 제2 기판과 접하지 않고 스페이서의 비절단면이 제1 또는 제2 기판에 접하도록 스페이서를 용기 내에 배치한다. 상술한 바와 같이, 이렇게 하는 이유는 공간 유지 기능면에서 보았을 때 효율적이기 때문이다. 또한, 스페이서 부재에서 도전막이 박리되기 쉽기 때문에, 스페이서의 비절단면이 제1 또는 제2 기판에 접하게 되면 스페이서 부재의 절단면이 제1 또는 제2 기판에 접하는 것보다 도전막의 전기 접속이 향상될 수 있다. 하나의 스페이서 부재로 복수의 원하는 형상의 스페이서룰 형성하는 것이 작업 효율면에서 보았을 때 보다 바람직하다.

본 발명의 화상 형성 장치 제조 방법의 제4 양태에 따르면, 먼저, 제2 양태와 유사하고, 용기 내에 배치되는 각각의 스페이서보다 큰 스페이서 부재의 절단 위치 앞에 홈을 형성한다. 이 양태에서는, 도전막을 적어도 이 홈 상에 형성한다. 그 후, 홈을 따라 스페이서 부재를 절단하여 원하는 형상의 스페이서를 형성한다. 이 홈은 절단 위치를 따라 간헐적으로 또는 연속적으로 형성될 수 있다. 그러나후술하는 바와 같이 절단면의 균열 및 파손을 가능한 한 감소시키고 도전막이 박리되는 것을 가능한 한 억제하기 위해 홈이 연속적으로 형성되는 것이 바람직하다. 작업 효율면에서 보았을 때 하나의 스페이서 부재로 복수의 원하는 형상의 스페이서를 형성하는 것이 보다 바람직하다. 다음으로, 스페이서는 용기 내에서 스페이서 부재가 제1 또는 제2 기판에 접하는 방식으로 배치된다. 홈이 스페이서 부재 앞에 형성되고 도전막이 적어도 이 홈 상에 형성된 다음, 스페이서 부재는 이 홈을 따라 절단된다. 따라서, 절단면의 균열 및 파손이 가능한 한 감소될 수 있고 도전막의 박리가 가능한 한 억제될 수 있다. 따라서, 공간 유지 기능 및 도전막의 전기 접속면에서 보았을 때 홈이 없는 절단면을 접촉면으로 사용하는 것보다는 홈이 있는 절단면을 접촉면으로 사용하는 것이 보다 효율적이다. 또한 이 양태에서는, 작업 효율면에서 보았을 때 하나의 스페이서 부재로 복수의 원하는 형상의 스페이서를 형성하는 것이 바람직하다. 또한, 이 양태에서는, 절단면의 균열 및 파손이 가능한 한 많이 감소될 수 있고 도전막의 박리가 가능한 한 많이 억제될 수 있는 관점에서 보았을 때, 스페이서 부재가 판형으로 되어 있으면 절단 위치를 따라 스페이서 부재의 양 면에 홈이 형성되어 있는 것이 보다 효율적이다.

또한 이 양태에서는, 홈이 테이퍼 형상(tapered shape)을 갖도록 형성되는 것이 바람직하다. 홈이 테이퍼 형태로 되어 있으면, 스페이서가 기판과 접할 때 가해진 압력에 의해 도전막과 기판 상의 도전체 간의 접촉 면적이 넓어진다. 따라서, 전기 접속이 향상될 수 있다. 이 테이퍼 형상은 스페이서의 접촉 부재 자체가 적어도 공정 단계에서 가요성 재료로 이루어지거나 스페이서가 적어도 공정 단계에서 도전성 접착제와 같은 가요성 도전성 부재를 통해 접촉할 때 특히 효과적이다.

상술한 제1 내지 제4 양태에서, 본 발명의 제1 및 제3 양태는 특히 공간 유지 기능, 전기 접속 및 작업 효율면에서 보았을 때 양호한데, 이는 스페이서의 절단면이 기판에 접하지 않고 스페이서의 비절단면이 기판에 접하기 때문이다.

화상 형성 장치 및 그 제조 방법을 양호한 실시예를 참조하여 상세하게 설명한다.

도 19는 본 발명의 실시예에 따른 화상 형성 장치의 표시 패널의 사시도로서, 내부 구조를 도시하기 위해 패널의 일부가 절단되어 도시된다.

도 19에서, 참조 번호(1015)는 배면판, 참조 번호(1016)는 측벽, 그리고 참조 번호(1017)는 전면판을 나타낸다. 배면판(1015), 측벽(1016) 및 전면판(1017)이 표시 패널의 내부를 진공 상태로 유지해주는 기밀 용기를 구성한다. 표시 패널의 조립시에, 각각의 구성 요소들 간의 접속 영역은 충분한 강도와 기밀성을 갖는 접속 영역을 제공하기 위해 밀봉 고착될 필요가 있다. 이러한 밀봉 접착은 접속 영역을, 예를 들면, 프릿 유리로 코팅하고 이 유리를 대기 분위기 또는 질소 분위기에서 약 10분 이상 400 내지 500℃에서 베이킹하여 얻어진다. 기밀 용기의 내부를 진공 상태로 하는 방법을 후술한다. 기밀 용기의 내부는 약 10^-6Torr의 진공 상태로 유지된다. 기밀 용기가 대기 압력 또는 예상치 못한 충격으로 인해 파손되는 것을 방지하기 위해, 스페이서(1020)는 대기 압력 저항 구조물로서 사용된다.

기판(1011)이 배면판(1015)에 고정된다. N×M개의 냉음극 소자(1012)가 기판 상에 형성된다. N 및 M은 2 이상의 양의 정수이고 표시 화소의 목표수에 따라 적당하게 설정된다. 표시 장치가 고품위 TV에 사용되면, N=300 그리고 M=1000으로 설정되는 것이 바람직하다. N×M개의 냉음극 소자들(1012)이 M개의 행방향 배선(1013)과 N개의 열방향 배선(1014)에 의해 단순 매트릭스 형태로 배선된다. 기판(1011), 냉음극 소자(1012), 행방향 배선(1013), 및 열방향 배선(1014)으로 이루어진 구조물을 멀티 전자 빔 소스라고 부른다.

화상 표시 장치에서 사용되는 멀티 전자 빔 소스의 냉음극 소자의 재료 및 형상, 및 그 제조 방법은 전자 빔 소스가 단순 매트릭스 형태로 배선된 냉음극 소자를 갖는 한 이에 제한되지 않는다. 따라서, 표면 도전형 방출 소자, FE형 소자, 및 MIM형 소자와 같은 냉음극 소자들이 사용될 수 있다.

다음으로, 단순 매트릭스 형태로 배선된 표면 도전형 소자 (후술함)를 냉음극 소자로서 갖는 멀티 전자 빔 소스의 구조를 설명한다.

도 20은 도19에 도시된 표시 패널에 의해 사용되는 멀티 전자 빔 소스의 평면도이다. 기판(1011) 상에는, 도 24a 및 24b에 도시된 것과 유사한 후술하는 표면 도전형 방출 소자들이 배치되고 행방향 배선 전극(1013)과 열방향 배선 전극(1014)에 의해 단순 매트릭스 형태로 배선된다. 행방향 배선 전극(1013)과 열방향 배선 전극(1014)의 각 교차 영역에는, 절연층 (도시되지 않음)이 전극들 사이에 형성되어 전기적 절연을 제공한다.

도 21은 도 20의 선 21-21을 따라 절취된 단면도이다.

상술한 구조를 갖는 멀티 전자 빔 소스는 행방향 배선 전극(1013), 열방향배선 전극(1014), 전극 절연층 (도시되지 않음), 소자 전극 및 각 표면 도전형 방출 소자의 도전성 박막을 형성한 다음, 행방향 및 열방향 배선 전극들(1013 및 1014)을 통해 각각의 소자에 전력을 인가하여 통전 포밍 처리 (후술됨) 및 통전 활성화 처리 (후술됨)를 수행함으로써 제조된다.

이 실시예에서는, 멀티 전자 빔 소스의 기판(1011)이 기밀 용기의 배면판(1015)에 고정된다 해도, 멀티 전자 빔 소스의 기판(1011)은 충분한 강도를 갖고, 멀티 전자 빔 소스의 기판(1011) 자체가 기밀 용기의 배면판으로서 바로 사용될 수 있다.

형광 물질로 이루어진 형광막(1018)이 전면판(1017)의 저면 상에 형성된다. 이 실시예의 장치가 색 표시 장치이기 때문에, 적색(R), 녹색(G), 및 청색(B)의 삼원색의 형광 물질이 분할 코팅되어 형광막(1018)을 형성한다. 각 색상의 형광 물질이, 예를 들어, 도 22a에 도시된 바와 같은 스트라이프 형상으로 코팅되고, 흑색 도전성 물질(1010)이 형광 물질의 스트라이프들 사이에 코팅된다. 흑색 도전성 물질(1010)의 목적은 전자 빔의 방사 위치가 어느 정도 변위되는 경우에도 표시 색상이 쉬프트되는 것을 방지하여 외부 광 반사를 방지함으로써 표시 콘트라스트가 낮아지는 것을 피하고, 전자 빔에 의해 야기되는 형광막의 차지-업(charge-up)을 방지하는 것 및 다른 것이 있다. 흑색 도전성 물질(1010)이 주요 구성 요소로서 흑색 리드를 갖는다고 해도, 상술한 목적이 성취될 수 있다면 다른 재료도 사용될 수 있다.

삼원색 형광 물질의 코팅은 도 22a에 도시된 스트라이프 레이아웃에만 제한되는 것이 아니다. 예를 들면, 도 22b에 도시된 델타 레이아웃 및 다른 레이아웃도 사용될 수 있다.

단색 표시 패널을 형성하는 경우, 흑색 도전성 물질이 반드시 사용되는 것은 아니다.

CRT 기술 분야에 잘 알려진 금속 백(metal back; 1019)이 배면판의 측면 상의 형광막(1018) 상에 형성된다. 금속 백(1019)의 목적은 형광막(1018)으로부터 방출된 광의 일부를 미러-반사함으로써 광 사용 효율을 향상시키고, 음이온 임팩트(impact)로부터 형광막(1018)을 보호하며, 전자 빔 가속 전압을 인가하기 위한 전극으로서 사용하고, 형광막(1018)을 여기시키는 전자들의 도전성 경로로 사용하는 것, 및 다른 것이 있다. 금속 백(1019)은 전면판(1017) 상에 형광막(1018)을 형성한 다음, 이 형광막(1018)의 표면을 평탄화하고 형광막(1018)의 표면 상에 Al을 진공 증착함으로써 형성된다. 형광막(1018)을 저전압 형광 물질로 하면, 금속 백(1019)은 사용되지 않을 수 있다.

이 실시예에서는 사용되지 않았지만, 예를 들면 ITO로 이루어진 투명 전극이 전면판 기판(1017)과 형광막(1018) 사이에 형성되어 가속 전압을 인가하거나 형광막의 도전성을 향상시킬 수 있다.

도 23은 도 19의 선 23-23을 따라 절취한 개략적 단면도이다. 도 23에서, 참조 번호들은 도 19에 사용된 것에 대응한다. 스페이서(1020)는 후술하는 제3 실시예의 방법으로 형성된 것이다. 스페이서(1020)는 절연 부재(1), 제1 도전막 (이하, 고저항막으로 부름; 11) 및 제2 도전막 (이하, 저저항막 또는 중간층으로 부름; 21)으로 이루어진다. 고저항막(11)은 절연 부재(1)의 표면 상에 형성되어 전하 축적을 방지한다. 저저항막(21)은 고저항막(11)보다 낮은 저항을 갖는다. 저저항막(21)은 전면판(1017)의 (금속 백(1019) 등의) 내측 및 기판(1011)의 (행 또는 열방향 배선(1013 또는 1014) 등의) 표면 상의 접촉면(2) 및 고저항막(11)의 상측면 및 하측면(5) 상에 형성된다. 스페이서는 스페이서의 목적을 성취하기 위해 필요한 만큼 필요한 피치로 배치된다. 각 스페이서는 전면판의 내측과 기판(1011)의 표면에 접착 부재(1041)에 의해 고정된다. 고저항막(11)이 저저항막(21) 및 접속 부재(1041)를 통해 전면판(1017)의 (금속 백(1019) 등의) 내측과 기판(1011)의 (행 또는 열방향 배선(1013 또는 1014) 등의) 표면에 전기 접속된다. 이 실시예에서, 스페이서(1020)는 박판형으로 되어 있으며 행방향 배선(1013)에 평행하게 배치되고 배선(1013)에 전기 접속된다.

스페이서(1020)는 기판(1011) 상의 행 및 열방향 배선(1013 및 1014)과 전면판(1017)의 저면 상의 금속 백(1019) 사이에 인가된 고전압에 대해 절연을 제공하고, 또한 스페이서(1020)의 표면 상에 전하가 축적되는 것을 방지할 수 있는 도전성을 제공하는 것이 요구된다.

스페이서(1020)의 절연 부재(1)는 석영 유리, Na과 같은 불순물 양이 감소되어 있는 유리, 소다-석회 유리, 알루미나와 같은 세라믹으로 이루어질 수 있다. 절연 부재(1)는 기밀 용기 및 기판(1011)과 거의 동일한 열 팽창 계수를 갖는 것이 바람직하다.

대전 방지막으로서 작용하는 고저항막(21)의 저항값 Rs에 의해 분할된 (금속백(1019) 등의) 고전위측 전면판(1017)에 인가된 가속 전압 Va의 값을 갖는 전류가 스페이서(1020)의 고저항막(11) 내로 흐른다. 따라서, 스페이서의 저항값 Rs는 대전 방지 및 소비 전력의 관점에서 적당하게 설정된다. 대전 방지의 관점에서 볼 때, 표면 저항은 10¹²Ω 이하로 설정되는 것이 바람직하다. 표면 대전 방지 효과를 얻기 위해, 표면 저항이 10¹¹Ω 이하인 것이 보다 바람직하다. 표면 저항의 하한이 스페이서의 형상 및 스페이서 양단에 인가되는 전압에 따라 달라진다 해도, 10⁵Ω 이상으로 설정되는 것이 바람직하다.

절연 부재(1) 상에 형성된 대전 방지막의 두께 t는 10nm 내지 1㎛의 범위로 설정되는 것이 바람직하다. 10nm 이하의 박막은 재료의 표면 에너지, 기판에 대한 밀접한 접촉 및 기판 온도에 따라서 달라진다 해도, 통상 아일랜드 형상으로 형성되고 그 저항은 불안정하며 재생성은 열악하다. 막 두께가 1㎛ 이상이면, 막 응력이 커지고, 막이 박리될 가능성이 높아지며, 막 형성 시간이 길어져 생산성이 열악해지는 결과를 초래한다. 따라서, 막 두께는 50 내지 500nm으로 설정하는 것이 바람직하다. 표면 저항은 ρ/t이다. 상술한및 t의 양호한 범위로부터, 표면 저항 ρ는 0.1Ω㎝ 내지 10⁸Ω㎝로 설정하는 것이 바람직하다. 표면 저항 및 막 두께의 보다 양호한 범위를 실현하기 위해, 비저항 ρ은 10²Ω㎝ 내지 10⁶Ω㎝로 설정하는 것이 보다 바람직하다.

스페이서의 온도는 전류가 대전 방지막을 흐르거나 표시 장치가 동작 중에열을 발생시킬 때 상승한다. 대전 방지막의 저항 온도 계수가 네거티브이면, 저항값은 온도가 상승함에 따라 낮아져서 스페이서를 흐르는 전류가 증가하게 되고 온도 또한 상승된다. 전류는 제한값을 초과할 때까지 증가한다. 이러한 전류 런어웨이를 허용하는 저항 온도 계수는 절대값이 1% 이상인 네거티브 값을 실험적으로 갖는다. 따라서, 대전 방지막의 저항 온도 계수는 -1% 이하인 것이 바람직하다.

대전 방지 특성을 갖는 고저항막(11)의 재료는 금속 산화물일 수 있다. 금속 산화물 중에서, 크롬 산화물, 니켈 또는 구리가 양호하다. 그 이유는 이 산화물들이 비교적 작은 2차 전자 방출 효율을 갖고, 냉음극 소자(1012)로부터 방출된 전자들이 스페이서(1020)와 충돌하는 경우에도, 스페이서가 대전되기 어렵기 대문이다. 금속 산화물 외에, 탄소도 작은 2차 전자 방출 효율을 갖기 때문에 양호한 재료이다. 특히 비정질 탄소가 고저항 값을 가짐으로써 스페이서의 저항이 원하는 값으로 설정되도록 제어하기가 쉽다.

대전 방지 특성을 갖는 고저항막(11)의 다른 양호한 재료로서 알루미늄 질화물 및 전이 금속이 있는데, 이는 우수한 도체에서 절연체까지 저항값의 광범위한 범위로 전이 금속의 성분을 조절함으로써 제어될 수 있기 때문이다. 표시 장치를 제조하는 공정을 참조하여 후술될 다른 재료들도 양호한데 왜냐하면 이 재료들은 저항 변화가 작고 안정적이며 저항 온도 계수도 -1% 이하이고 재료가 실제로 사용하기 쉽기 때문이다. 이러한 전이 재료는 Ti, Cr, Ta 등일 수 있다.

스퍼터링, 질소 분위기에서의 반응성 스퍼터링(reactive sputtering), 전자 빔 기상 증착(electron beam vapor deposition), 이온 도금 및 이온 어시스트 기상증착(ion assist vapor deposition)과 같은 박막 형성 방법으로 절연 부재 상에 질화막을 증착한다. 금속 산화막은 박막 형성 방법과 유사한 방법으로 형성될 수 있다. 이 경우, 산화 가스가 질소 가스 대신 사용된다. 금속 산화막은 CVD 또는 알콕사이드(alkoxide) 코팅에 의해 형성될 수 있다. 탄소막은 증착, 스퍼터링, CVD, 또는 플라즈마 CVD에 의해 형성될 수 있다. 비정질 탄소가 형성되면, 수소를 함유하는 대기를 사용하고 탄화수소 가스가 소스 가스로서 사용된다.

스페이서(1020)의 저저항막(21)이 제공되어 (금속 백(1019) 등의) 고전위측 전면판 및 (배선(1013 및 1014) 등의) 저전위측 기판(1011)에 고저항막(11)을 전기 접속한다. 저저항막(21)을 중간 전극층(중간층)이라고도 부르는데, 다음 설명에 사용된다. 중간 전극층(증간층)은 다음에서 설명하는 다수의 기능을 제공한다.

(1) 중간막은 전면판(1017) 및 기판(1011)에 고저항막(11)을 전기 접속한다.

이미 설명한 바와 같이, 고저항막이 제공되어 스페이서(1020)의 표면이 대전되는 것을 방지한다. 고저항막(11)이 (금속 백(1019) 등의) 전면판 및 (배선(1013 및 1014) 등의) 기판(1011)에 직접 또는 접속 부재(1041)를 통해 접속되면, 접속 인터페이스는 큰 접촉 저항을 갖고 스페이서 표면 상에 축적된 전하들은 신속하게 제거하기가 어려워질 수 있다. 이를 방지하기 위해, 전면판(1017), 기판(1011) 및 접속 부재(1041)와 접촉하고 있는 스페이서(1020)의 접촉면(3)과 측면들(5)은 저저항 중간층과 함께 형성된다.

(2) 중간막은 고저항막(11)의 전위 분포를 일정하게 한다.

냉음극 소자(1012)로부터 방출된 전자들은 전면판(1017) 및 기판(1011) 사이에 형성되는 전위 분포와 일치하는 전자 궤적을 형성한다. 전자 궤적이 스페이서(1020)의 부근에서 방해받는 것을 방지하기 위해, 고저항막(11) 전체에 걸쳐 전위 분포를 제어할 필요가 있다. 고저항막(11)이 (금속 백(1019) 등의) 전면판 및 (배선(1013 및 1014) 등의) 기판(1011)에 직접 또는 접속 부재(1041)를 통해 접속되면, 전위 분포는 접속 인터페이스의 접촉 저항에 의해 방해를 받아서 고저항막(11)의 전위 분포가 원하는 패턴에서 변위될 수 있다. 이를 방지하기 위해, 전면판(1017), 기판(1011) 및 접속 부재(1041)와 접촉하고 있는 스페이서 단부들(접촉면(3) 및 측면들(4))에 저저항 중간층이 형성되고, 이 중간층들에 원하는 전위가 인가됨으로써 고저항막(11) 전체의 전위 분포를 제어한다.

(3) 중간막은 방출된 전자 빔의 궤적을 제어한다.

냉음극 소자(1012)로부터 방출된 전자들은 전면판(1017)과 기판(1011) 사이에 형성되는 전위 분포와 일치하는 전자 궤적을 형성한다. 스페이서 부근의 냉음극 소자로부터 방출된 전자들은 스페이서의 장착 위치를 제한할 수 있어서 배선 및 소자의 위치가 변경될 필요가 있을 수 있다. 이런 경우, 방출된 전자들의 궤적을 제어하고 전자들을 전면판(1017)의 원하는 위치에 제공하여 왜곡 및 방해없이 화상을 형성할 필요가 있다. 전면판(1017) 및 기판(1011)과 접촉하는 스페이서의 상측면과 하측면(5) 상에 저저항 증간층을 형성함으로써, 스페이서(1020) 부근에서 원하는 전위 분포를 갖고 방출된 전자의 궤적을 제어하는 것이 가능하다.

저저항막(21)을 고저항막(11)보다 충분히 낮은 저항값을 갖도록 설정한다.예를 들면, 10⁵Ω㎝ 이하인 것이 양호하지만 10³Ω㎝ 이하인 것이 보다 더 양호하다. 비저항은 고저항막보다 1 디지트 낮은 것이 양호하나, 2 디지트 이상 낮은 것이 보다 더 양호하다. 저저항막(21)의 재료는 Ni, Cr, Au, Mo, W, Pt, Ti, Al, Cu 및 Pd와 같은 금속, 이들의 합금, 유리 및 금속으로 구성된 프린트 도체 또는 Pd, Ag, Au, RuO₂및 Pd-Ag와 같은 금속 산화물, In₂O₃-SnO₂와 같은 투명 도체, 및 폴리 실리콘과 같은 반도체 재료일 수 있다.

접속 부재(1040)는 행방향 배선(1013) 및 금속 백(1019)에 스페이서(1020)를 전기 접속하기 위해 도전성인 것이 바람직하다. 재료는 도전성 접착제, 금속 입자, 도전성 필러가 첨가된 프릿 유리인 것이 바람직하다.

Dx1 내지 Dxm, Dy1 내지 Dyn, 및 Hv는 나타내지 않은 전기 회로에 표시 패널을 전기 접속하기 위한 기밀 구조물의 전기 접속 단자이다. Dx1 내지 Dxm은 멀티 전자 빔 소스의 행방향 배선(1013)에 전기 접속되고, Dy1 내지 Dyn은 멀티 전자 빔 소스의 열방향 배선(1014)에 전기 접속되며, Hv는 전면판의 금속 백(1019)에 전기 접속된다.

기밀 용기의 내부는 조립 후에, 나타내지 않은 배기 파이프 및 진공 펌프를 이용하여 약 10^-7Torr의 진공도로 배기된다. 그 후, 배기 파이프는 밀봉된다. 기밀 용기의 진공도를 유지하기 위해, 배기 파이프가 밀봉되기 직전 또는 직후에 기밀 용기의 내부의 선정된 위치에 게터 막 (도시되지 않음)이 형성된다. 게터 막은 히터 또는 고주파 가열을 통해 주요 구성 요소로서 Ba를 갖는 게터 재료를 가열하여 증착함으로써 형성된다. 게터 막의 흡수 기능은 기밀 용기의 내부를 1×10^-5내지 1×10^-7Torr의 진공도로 유지시킨다.

상술한 표시 패널을 이용하는 화상 표시 장치의 단자 Dx1 내지 Dxm 및 Dy1 내지 Dyn을 통해 전압이 각 냉음극 소자(3112)에 인가됨에 따라, 각 냉음극 소자(1012)로부터 전자들이 방출된다. 동시에, 수백 V 내지 수 ㎸의 고전압이 단자 Hv를 통해 금속 백(1019)에 인가되어 방출된 전자들을 가속화하고 전면판(1017)의 내부면과 충돌하게 한다. 형광막(1018)을 구성하는 각 색상의 형광 물질들이 발광하여 화상이 표시될 수 있다.

표면 도전형 방출 소자가 냉음극 소자(1012)로서 사용되면, 통상 표면 도전형 방출 소자에 인가되는 전압은 약 12 내지 16V이고, 금속 백(1019)과 냉음극 소자(1012) 간의 거리 d는 약 0.1 내지 8mm이고, 금속 백(1019)과 냉음극 소자(1012)에 인가되는 전압은 약 0.1㎸ 내지 10㎸이다.

본 발명의 실시예에 따른 화상 표시 장치의 표시 패널 및 아우트라인의 기본 구조 및 제조 방법을 설명하였다.

다음으로, 실시예의 표시 패널에 의해 사용되는 멀티 전자 빔 소스의 제조 방법을 설명한다. 각 냉음극 소자의 재료 및 형상 그리고 그 제조 방법은 화상 표시 장치에 사용되는 멀티 전자 빔 소스가 단순 매트릭스 형태로 배선된 전자 빔 소스인 한 이에 제한되지 않는다. 따라서, 표면 도전형 방출 소자, FE형 소자 및 MIM형 소자와 같은 다른 냉음극 소자들도 사용될 수 있다.

이 냉음극 소자들 중에, 표면 도전형 방출 소자는 현 상태가 대형 표시 스크린을 갖고 값이 비싸지 않은 표시 장치를 필요로 하기 때문에 특히 적합하다. 특히, FE형 소자의 전자 방출 특성이 에미터 콘과 게이트 전극의 상대 위치 및 형상에 의해 크게 영향을 받는다. 따라서, 매우 정확한 제조 기술이 필요한데, 이는 대형 표시 스크린을 실현하고 제조 가격을 낮추는데 있어서 단점이 된다. 얇고 균일한 절연막 및 상부 전극을 형성하기 위해 MIM형 소자가 필요한데, 이는 대형 표시 스크린을 실현하고 제조 가격을 낮추는데 있어서 단점이 된다. 반대로, 표면 도전형 방출 소자는 비교적 단순한 제조 방법을 요구하고, 대형 표시 스크린을 실현하고 제조 가격을 낮추는 것이 용이하다. 본 발명자들은 미립자 막으로 이루어진 전자 방출 영역 또는 주변 영역을 갖는 표면 도전형 방출 소자가 우수한 전자 방출 특성을 갖고 제조하기가 용이하다는 것을 알아냈다. 따라서, 표면 도전형 방출 소자가 높은 휘도 및 대형 표시 스크린을 갖는 화상 표시 장치의 멀티 전자 빔 소스로서 사용하기에 가장 적당하다. 실시예의 표시 패널은 전자 방출 영역 및 그 주변 영역이 미립자 막으로 되어 있는 표면 도전형 방출 소자를 사용한다. 표면 도전형 방출 소자의 양호한 기본 구조 및 제조 방법을 먼저 설명한 다음 단순 매트릭스 형태로 배선된 다수의 소자를 갖는 멀티 전자 빔 소스의 구조를 설명한다.

(표면 도전형 방출 소자의 양호한 소자 구조 및 제조 방법)

전자 방출 영역 및 그 주변 영역이 미립자 막으로 이루어진 표면 도전형 방출 소자의 전형적인 구조로는 수평형 및 수직형의 두 가지 종류가 있다.

(수평형 표면 도전형 방출 소자)

먼저, 수평형 표면 도전형 방출 소자의 구조 및 제조 방법을 설명한다.

도 24a는 수평형 표면 도전형 방출 소자의 구조를 도시하는 평면도이고, 도 24b는 이 소자의 단면도이다. 도 24a 및 도 24b에서, 참조 번호(1101)는 기판, 참조 번호(1102 및 1103)는 소자 전극, 참조 번호(1104)는 도전성 박막, 참조 번호(1105)는 통전 포밍 처리에 의해 형성된 전자 방출 영역, 참조 번호(1113)는 통전 활성화 처리에 의해 형성된 박막을 나타낸다.

기판(1101)은 석영 유리 및 소다-석회 유리와 같은 각종 유리 기판, 알루미나와 같은 각종 세라믹 기판, 및 SiO₂로 이루어진 절연막으로 적층된 각종 기판으로 만들어질 수 있다.

기판 상에 기판 표면과 평행하게 형성되고 서로 대향하는 소자 전극들(1102 및 1103)은 도전성 물질로 이루어진다. 재료는 Ni, Cr, Au, Mo, W, Pt, Ti, Cu, Pd, 또는 이들의 합금과 같은 금속, In₂o₃, SnO₂와 같은 금속 산화물, 및 폴리실리콘과 같은 반도체로 구성된 그룹으로부터 선택된 재료일 수 있다. 전극은, 예를 들면, 진공 증착과 같은 막 형성 기술 및 포토리소그래피 및 에칭과 같은 패터닝 기술의 조합으로 용이하게 형성될 수 있다. 프린팅 기술과 같은 다른 방법도 사용될 수 있다.

소자 전극(1102 및 1103)의 형상은 전자 방출 소자의 응용 분야에 따라 설계된다. 전극 공간 L은 통상 수백 옹스트롬 내지 수백 ㎛의 범위 내로 설계되나, 표시 장치에 사용하기에는 수 ㎛ 내지 수십 ㎛가 양호하다. 소자 전극의 두께 d는수백 옹스트롬 내지 수 ㎛로 설계된다.

도전성 박막(1104)은 미립자 막으로 이루어진다. 미립자 막은 구성 요소로서 다수의 미립자를 함유하는 막 (아일랜드 입자의 집합을 포함함)을 나타내고자 한 것이다. 미립자 막을 현미경적으로 관찰하면, 막은 통상 서로 일정 공간 이격되어 배치된 미립자 구조물을 갖는데, 이 미립자 구조물은 서로 인접하여 배치되거나 서로 중첩되어 있다.

미립자 막의 미립자의 직경은 수 옹스트롬 내지 수천 옹스트롬의 범위이거나, 10 옹스트롬 내지 200 옹스트롬의 범위인 것이 바람직하다. 미립자 막의 두께는 다양한 조건: 미립자 막이 소자 전극(1102 및 1103)에 우수한 상태로 전기 접속될 수 있는 조건; 후술하는 통전 포밍 처리가 적절하게 실행될 수 있는 조건; 미립자 막의 전기 저항이 적당한 값으로 설정될 수 있는 조건; 및 다른 조건들을 고려하여 원하는 대로 설정된다. 미립자의 직경은 수 옹스트롬 내지 수천 옹스트롬의 범위로 설정되거나, 양호하게는 10 옹스트롬 내지 500 옹스트롬의 범위로 설정된다.

미립자 막의 재료는 Pd, Pt, Ru, Ag, Au, Ti, In, Cu, Cr, Fe, Zn, Sn, Ta, W 및 Pb와 같은 금속, PdO, SnO₂, In₂O₃, PbO, 및 Sb₂O₃와 같은 산화물, HfB₂, ZrB₂, LaB₆, CeB₆, YB₄및 GdB₄와 같은 붕소화물, TiC, ZrC, HfC, TaC, SiC 및 WC와 같은 탄화물, TiN, ZrN, 및 HfN과 같은 질화물, 및 Si 및 Ge와 같은 반도체 및 탄소로 이루어진 그룹으로부터 선택된 임의의 재료일 수 있다.

상술한 바와 같이, 도전성 박막(1104)의 미립자 막의 시트 저항은 10³내지 10⁷Ω/sq의 범위로 설정된다.

도전성 박막(1104)은 소자 전극(1102 및 1103)에 적당한 상태로 전기 접속되는 것이 바람직하다. 도전성 박막(1104)은 소자 전극(1102 및 1103)에 부분적으로 중첩된다. 도 24a 및 도 24b에 도시된 예에서, 이러한 중첩은 기판, 소자 전극, 도전성 박막을 저면에서부터 순서대로 적층하여 구현된다. 적층은 기판, 도전성 박막, 및 소자 전극들을 저면에서부터 순서대로 적층하여 만들어질 수 있다.

전자 방출 영역(1105)은 도전성 박막(1104) 내에 부분적으로 형성된 균열부로 이루어지고 주변 도전성 박막보다 높은 전기 저항을 갖는다. 균열부는 후술하는 통전 포밍 처리에 의해 도전성 박막(1104) 내에 형성된다. 수 옹스트롬 내지 수백 옹스트롬의 직경을 갖는 미립자들이 어떤 경우 균열부에 들어온다. 전자 방출 영역의 위치 및 형상을 정밀하고 정확하게 유추하는 것이 어렵기 때문에, 이들을 도 24a 및 도 24b에 개략적으로 나타낸다.

박막(1113)은 탄소 또는 탄소 화합물로 이루어지고 전자 방출 영역(1105) 및 그 부근 영역을 덮는다. 박막(1113)은 통전 포밍 처리가 실행된 후에 후술하는 통전 활성화 처리에 의해 형성된다.

박막(1113)은 단결정 흑연, 다결정 흑연 또는 비정질 탄소 또는 이들의 혼합물로 이루어진다. 박막(1113)의 두께는 500 옹스트롬 이하인 것이 양호하고, 300옹스트롬 이하인 것이 보다 양호하다. 박막(1113)의 위치 및 형상을 정밀하게 유추하는 것이 어렵기 때문에, 도 24a 및 도 24b에 개략적으로 도시된다.

소자의 양호한 기본 구조를 설명하였다. 이 실시예에서는, 다음의 소자가 사용되었다.

기판(1101)은 소다 석회 유리로 이루어지고, 소자 전극들(1102 및 1103)은 Ni 박막으로 이루어진다. 소자 전극의 두께 d는 1000 옹스트롬으로 설정되고, 전극들 간의 거리 L은 2㎛로 설정된다.

미립자 막의 주요 성분은 Pd 또는 PdO이고, 미립자 막의 두께는 약 100 옹스트롬으로 설정되며 폭 W는 100㎛로 설정된다.

다음으로, 수평형 표면 도전형 방출 소자의 양호한 제조 방법을 설명한다.

도 25a 내지 도 25d는 표면 도전형 방출 소자의 제조 공정을 설명하는 단면도로서, 도 24a 및 도 24b에 사용된 것과 동일한 소자에 대해서는 동일한 참조 번호를 부여한다.

(1) 먼저, 도 25a에 도시된 바와 같이, 소자 전극들(1102 및 1103)이 기판(1101) 상에 형성된다.

소자 전극들(1102 및 1103)을 형성할 때, 기판(1101)을 먼저, 세척제, 순수한 물 및 유기용제로 충분히 세척한다. 그 다음, 소자 전극의 재료를, 예를 들면, 증착 및 스퍼터링과 같은 진공 막 형성 기술을 통해 증착한다. 그 다음, 증착된 전극 재료를 포토리소그래피/에칭 기술을 통해 패턴하여 도 25a에 도시된 한 쌍의 소자 전극(1102 및 1103)을 형성한다.

(2) 다음으로, 도전성 박막(1104)이 도 25b에 도시된 바와 같이 형성된다.

도전성 박막(1104)을 형성할 때, 유기 금속 용제를 도 25a에 도시된 한 쌍의 소자 전극들(1102 및 1103)이 형성된 기판의 표면상에 도포하고 가열 및 베이킹하여 미립자 막을 형성한다. 이 미립자 막은 포토리소그래피/에칭에 의해 선정된 형상으로 패턴된다. 유기 금속 용제는 도전성 박막의 미립자 재료를 그 주요 성분으로서 갖는 유기 금속 화합 용제이다. 이 실시예에서는, Pd가 주요 성분으로서 사용되었다. 이 실시예에서는 또한, 유기 금속 용제를 침수(dipping) 방법에 의해 코팅하였다.

미립자 막으로 이루어진 도전성 박막을 형성하는 방법으로서, 이 실시예에서와 같이 유기 금속 용제를 코팅하는 대신, 진공 증착, 스퍼터링, 또는 화학 증착도 사용할 수 있다.

(3) 다음으로, 도 25c에 도시된 바와 같이, 소자 전극들(1102 및 1103) 사이에 포밍 전원(1110)으로부터 적당한 전압을 인가함으로써, 통전 포밍 처리를 수행하여 전자 방출 영역(1105)을 형성한다.

통전 포밍 처리는 미립자 막으로 이루어진 도전성 박막(1104)을 통전하여 도전성 박막을 부분적으로 파괴, 변형 또는 분해시켜서 막의 구조를 전자 방출에 적합한 구조로 변환시키는 처리이다. 전자 방출에 적합하게 변환된 미립자 막으로 이루어진 도전성 박막의 구조 (즉, 전자 방출 영역(1105))에 적당한 균열이 형성된다. 전자 방출 영역(1105)이 형성되기 전의 상태에 비교할 때, 전자 방출 영역(1105)이 형성된 후에 측정된 소자 전극들(1102 및 1103) 간의 전기 저항이 상당히 증가한다.

통전 포밍 처리를 보다 상세하게 설명하기 위해 포밍 전원(1111)으로부터 인가되는 적당한 파형의 예들이 도 26에 도시된다. 미립자로 이루어진 도전성 박막의 포밍 처리에 사용되는 전압은 양호하게는 펄스 전압이다. 도 26에 도시된 바와 같이, 이 실시예에서, 펄스폭 T1을 갖는 삼각 펄스가 T2의 펄스 간격으로 연속하여 인가된다. 이 경우, 삼각 펄스의 피크 값 Vpf가 점차 상승한다. 전자 방출 영역(1105)의 포밍 상태를 모니터하기 위한 모니터 펄스 Pm이 적당한 간격으로 삼각 펄스들 사이에 삽입되고, 전류는 에미터(1111)로 측정된다.

이 실시예에서, 예를 들면, 통전 포밍 처리가 약 10^-5Torr의 진공 상태, 1msec의 펄스폭(T1), 10msec의 펄스 간격 T2, 및 펄스당 0.1V의 피크 전압 Vps의 상승의 조건 하에서 실행된다. 포밍 처리에 반대의 영향을 주기 위해, 모니터 펄스의 전압 Vpm이 0.1V로 설정된다. 소자 전극들(1102 및 1103) 간의 전기 저항이 1×10⁶Ω이고, 즉, 에미터(1111)에 의해 측정된 모니터 펄스의 전류가 1×10^-7A 이하인 경우, 통전 포밍 처리가 종결된다.

본 실시 방법은 표면 도전형 방출 소자를 형성하는 양호한 방법이다. 만일 표면 도전형 방출 소자의 설계가 변경된다면, 예를 들어, 만일 미립자 막의 재료 및 두께와 소자 전극 간격(L)이 변경된다면, 통전 포밍 처리의 조건을 적절하게 변경시키는 것이 바람직하다.

(4) 다음에, 도 25d에 도시된 바와 같이, 활성화 전원(1112)으로부터 소자 전극들(1102 및 1103) 사이에 적절한 전압을 인가함으로써, 통전 포밍 처리가 실행되어 전자 방출 특성을 향상시킨다.

통전 처리는 통전 포밍 처리에 의해 형성된 전자 방출 영역(1105)을 통전시킴으로써 전자 방출 영역(1105) 근방의 영역 상에 탄소 또는 탄소 화합물을 증착시키는 공정이다. 도 25d에, 탄소 또는 탄소 화합물의 증착물이 부재(113)로서 개략적으로 도시되어 있다. 동일한 인가 전압에서의 방출 전류는 전형적으로 통전 활성화 처리 이전에 측정된 전류의 100배 만큼 증가될 수 있다.

특히, 전압 펄스가 10^-4Torr 내지 10^-5Torr의 범위 내의 진공 대기에 주기적으로 인가되어 진공 대기 내의 유기 화합물을 소스 재료로서 사용함으로써 탄소 또는 탄소 화합물을 증착시킨다. 증착물(1113)은 단결정 흑연, 다결정 흑연, 또는 비정질 탄소, 또는 그 혼합물로 이루어진다. 막 두께는 500 옹스트롬 이하이며, 보다 바람직하게는 300 옹스트롬 이하이다.

활성화 전원(1112)으로부터 인가되는 전압의 적절한 파형의 예가 보다 상세하게 통전 활성화 처리를 설명하기 위해 도 27a에 도시되어 있다. 본 실시예에서, 통전 처리는 일정한 전압을 갖는 구형 펄스를 주기적으로 인가함으로써 실행된다. 특히, 구형 펄스의 전압(Vas)은 14V로 설정되고, 펄스 폭(T3)은 1 msec로 설정되며, 펄스 간격(T4)은 10msec로 설정된다. 본 실시 방법은 표면 도전형 방출 소자를 형성하는 바람직한 방법이다. 만일 표면 도전형 방출 소자의 설계가 변경된다면, 통전 활성화 처리의 조건을 적절하게 변경하는 것이 바람직하다.

도 25d의 참조 번호(1114)는 표면 도전형 방출 소자로부터 방출되는 전자의전류(Ie)를 측정하기 위한 애노드 전극을 나타내고 있다. d.c. 고전압원(1115) 및 전류계(1116)는 애노드 전극(1114)에 접속된다. 만일 기판(1101)이 표시 패널에 조립된 후에 활성화 처리가 실행된다면, 표시 패널의 형광면은 애노드 전극으로서 사용될 수 있다. 전압이 활성화 전원(1112)으로부터 인가되는 동안, 통전 처리의 진행 상황을 모니터하고 통전 전원(1112)의 동작을 제어하도록 방출 전류(Ie)가 전류계(1116)를 통해 측정된다. 전류계(1116)를 통해 측정된 방출 전류(Ie)의 예가 도 27b에 도시되어 있다. 펄스 전압이 활성화 전원(1112)으로부터 인가됨에 따라, 방출 전류(Ie)는 시간 경과에 따라 증가하고 결국 포화되어 거의 증가되지 않는다. 방출 전류(Ie)가 거의 포화될 때, 활성화 전원으로부터의 전압 인가가 종료되어 통전 활성화 처리가 중단된다.

실시예의 통전 조건은 표면 도전형 방출 소자의 바람직한 조건이다. 만일 표면 도전형 방출 소자의 설계가 변경된다면, 통전의 조건을 적절하게 변경하는 것이 바람직하다.

도 25e에 도시된 수평형 표면 도전형 방출 소자는 상기 방식으로 제조된다.

(수직형 표면 도전형 방출 소자)

다음에, 전자 방출 영역 및 그 근방 영역 내에 형성된 미립자 막을 갖는 표면 도전형 방출 소자의 다른 전형적인 구조, 즉 수직형 표면 도전형 방출 소자의 구조가 설명될 것이다.

도 28은 수직형 표면 도전형 방출 소자의 기본 구조를 도시한 개략적인 단면도이다. 도 28에서, 참조 번호(1201)는 기판, 참조 번호(1202 및 1203)는 스텝 형성 부재, 참조 번호(1204)는 미립자 막으로 이루어진 도전성 박막, 참조 번호(1205)는 통전 포밍 처리에 의해 형성된 전자 방출 영역, 참조 번호(1213)는 통전 활성화 처리에 의해 형성된 박막을 나타내고 있다.

상술한 수평형 소자와 수직형 소자의 차이점은 소자 전극들(1202) 중 하나가 스텝 형성 부재(1206) 상에 형성되고 도전성 박막(1204)이 스텝 형성 부재(1206)의 측면을 덮는다는 것이다. 그러므로, 도 24a 및 24b에 도시된 수평 소자 상의 소자 전극 간격(L)은 수직형 소자 내에서 스텝 형성 부재(1206)의 스텝 높이(L)로서 정의된다. 기판(1201), 소자 전극들(1202 및 1203), 및 미립자 막으로 이루어진 도전성 박막(1204)의 재료는 상술한 수평형 소자의 재료를 사용할 수 있다. 스텝 형성 부재(1206)는 SiO₂와 같은 절연 재료로 이루어진다.

다음에, 수직형 표면 도전형 방출 소자를 제조하는 방법이 설명될 것이다. 도 29a 내지 29f는 제조 공정을 나타내고 있는 단면도들이며, 각각의 구성 요소는 도 28에서 사용된 것과 동일한 참조 번호로 표시되어 있다.

(1) 먼저, 도 29a에 도시된 바와 같이, 소자 전극(1203)이 기판(1201) 상에 형성된다.

(2) 다음에, 도 29b에 도시된 바와 같이, 스텝 형성 부재를 형성하기 위해 절연층이 적층된다. 절연층은 SiO₂를 스퍼터링함으로써 적층되거나 진공 증착 및 프린팅과 같은 다른 방법에 의해서도 형성될 수 있다.

(3) 다음에, 도 29c에 도시된 바와 같이, 소자 전극(1202)이 절연층 상에 형성된다.

(4) 다음에, 도 29d에 도시된 바와 같이, 절연층의 일부가 예를 들어, 에칭에 의해 제거되어 소자 전극(1203)이 노출된다.

(5) 다음에, 도 29e에 도시된 바와 같이, 도전성 박막(1204)이 미립자 막을 사용함으로써 형성된다. 수평형 소자와 유시하게, 이 도전성 박막(1204)은 코팅과 같은 막 형성 방법으로 형성될 수 있다.

(6) 다음에, 수평형 소자와 유사하게, 통전 포밍 처리가 실행되어 전자 방출 영역을 형성한다 (도 25c를 참조로 하여 설명된 수평형 소자에 대한 통전 포밍 처리와 유사한 공정이 실행된다).

(7) 다음에, 수평형 소자와 유사하게, 통전 활성화 처리가 실행되어 탄소 또는 탄소 화합물을 증착시킨다 (도 29d를 참조로 하여 설명된 수평형 소자에 대한 통전 활성화 처리와 유사한 공정이 실행된다).

상기 방식으로, 도 29f에 도시된 수직형 표면 도전형 방출 소자가 제조된다.

(표시 장치로 사용되는 표면 도전형 방출 소자의 특성)

수평 및 수직형 도전 방출 소자의 구조 및 제조 방법이 상기에서 설명되었다. 다음에, 표시 장치로 사용되는 소자의 특성이 설명될 것이다.

도 20은 표시 장치에 사용되는 소자의 소자 전압(Vf)에 대한 방출 전류(Ie) 및 소자 전압(Vf)에 대한 소자 전류(If)의 전형적인 특성을 도시하고 있다. 방출 전류(Ie)는 소자 전류(If)보다 상당히 작아서 이들은 동일한 스케일로 도시되기 어렵다. 그러므로, 이들 전류는 도 30의 그래프에 선택적인 스케일로 도시되어 있다.

표시 장치로 사용되는 소자는 다음과 같은 방출 전류(Ie)의 3가지 특성을 갖는다.

첫째, 일정한 전압 (소위 임계 전압 Vth)보다 높은 전압이 소자에 인가됨에 따라, 방출 전류(Ie)가 급격하게 증가하고, 임계 전압(Vth)보다 높지 않은 전압이 인가됨에 따라, 방출 전류가 거의 검출되지 않는다. 즉, 소자는 방출 전류에 대해 일정한 임계 전압(Vth)을 갖는 비선형 소자이다.

둘째, 방출 전류(Ie)는 소자에 인가되는 전압(Vf)과 바뀌므로, 방출 전류(Ie)의 량은 소자 전압(Vf)에 의해 제어될 수 있다.

셋째, 소자 전압(Vf)에 대한 방출 전류(Ie)의 응답 속도가 빠르다. 그러므로, 전압(Vf)이 인가되는 동안의 지속 기간에 따라 소자로부터 방출되는 전하량을 제어하는 것이 가능하게 된다.

표면 도전형 방출 소자는 상술한 특징들을 가지므로, 표시 장치로 사용하는 것이 가능하다. 예를 들어, 표시 화면의 화소에 대응하는 소자수를 갖는 표시 장치에서, 첫 번째 특성을 이용함으로써 표시 화면을 순차적으로 주사하여 화상이 표시될 수 있다. 즉, 원하는 화소 휘도에 대응하는 임계 전압(Vth)과 동일하거나 보다 높은 전압이 구동될 소자에 인가되며, 임계 전압(Vth)보다 높지 않은 전압이 선택되지 않은 소자에 인가된다. 구동될 소자를 순차적으로 변경함으로써, 표시 화면을 순차적으로 주사하여 화상을 표시하는 것이 가능하게 된다.

제2 또는 제3 특징을 이용함으로써, 화상의 계조적 표시가 가능하게 되도록화소 휘도가 제어될 수 있다.

도 31은 NTSC 시스템의 텔레비전 신호를 사용함으로써 화상을 표시하기 위해 사용되는 구동 회로의 개략적 구조를 도시한 블럭도이다. 도 31에서, 표시 패널(1701)은 상술한 표시 패널에 대응하며 상술한 방식으로 제조되고 동작된다. 주사 회로(1702)는 표시선을 주사하고, 제어 회로(1703)는 주사 회로(1702)에 공급될 신호 및 다른 신호들을 생성한다. 시프트 레지스터(1704)는 시프트 레지스터(1704)로부터 공급되는 한 선의 데이타를 변조 신호 발생기(1707)에 공급한다. 동기 신호 분리 회로(1706)는 NTSC 신호로부터 동기 신호를 분리한다.

도 31에 도시된 표시 장치의 각각의 소자의 기능이 상세하게 설명될 것이다. 표시 패널(1701)이 단자들(Dx1 내지 Dxm 및 Dy1 내지 Dyn), 및 고전압 단자(Hv)을 통해 외부 전기 회로에 접속된다. 이 단자들 중에서, 단자들(Dx1 내지 Dxm)에는 표시 패널(1701)의 멀티 전자 빔 소스, 즉, m 행 및 n 열의 매트릭스 형태로 배선된 냉음극 소자들을 행 단위(n개의 소자)로 순차적으로 구동하기 위한 주사 신호들이 인가된다. 단자들(Dy1 및 Dyn)에는 각각의 주사 신호에 의해 선택된 한 행의 각각의 n개의 소자들의 출력 전자 빔을 제어하기 위한 변조 신호들이 인가된다. 고전압 단자(Hv)에는 높은 d.c. 전압원(Va)으로부터의 높은 d.c. 전압, 예를 들어, 5 Kv가 인가된다. 이 전압은 멀티 전자 빔 소스로부터 출력된 각각의 전자 빔에 형광 물질을 여기시키기에 충분한 에너지를 공급하기 위한 가속 전압으로서 사용된다.

다음에, 주사 회로(1702)가 설명될 것이다. 이 회로(1702)는 d.c.전압원(Vx)으로부터의 출력 전압과 0 V (접지 레벨) 중 어느 하나를 각각 선택하여 표시 패널(1701)의 각각의 단자들(Dx1 내지 Dxm)에 선택된 전압을 공급하는 m개의 스위칭 소자들(도 31에 S1 내지 Sm으로서 개략적으로 도시되어 있음)을 갖는다. 각각의 스위칭 소자들(S1 내지 Sm)은 제어 회로(1703)로부터 출력된 제어 신호(Tscan)에 응답하여 동작하며 FET들과 같은 스위칭 소자들의 조합으로 용이하게 실현될 수 있다. d.c. 전압원(Vx)은 전자 방출 임계 전압(Vth)보다 높지 않은 정전압을 출력하고 그것을 비선택 소자들에 대한 구동 전압으로서 공급할 수 있도록 도 30에 도시된 냉음극 소자의 특성을 기초로 하여 설계된다.

제어 회로(1703)는 외부에서 공급되는 화상 신호에 따라 화상을 적절하게 표시하기 위해 각각의 구성요소의 동작 타이밍을 일치시키도록 동작한다. 다음에서 설명되며 동기 신호 분리 회로(1706)로부터 공급되는 동기 신호(Tsync)에 따라, 제어 회로(1703)가 Tscan, Tsft, 및 Tmary를 포함하는 다양한 제어 신호들을 생성하여 이들을 다양한 구성 요소에 공급한다. 동기 신호 분리 회로(1706)는 외부 입력 NTSC 텔레비전 신호를 동기 신호 성분과 휘도 신호 성분으로 분리시키기 위한 회로이다. 알려진 바와 같이, 이 회로(1706)는 분주 (필터) 회로를 사용함으로써 용이하게 실현될 수 있다. 동기 신호 분리 회로(1706)에 의해 분리된 동기 신호는 본 기술 분야에 공지된 바와 같이 수직 동기 신호 및 수평 동기 신호를 포함한다. 간단한 설명을 위해, 이 동기 신호들은 총괄하여 Tsync 신호로 표시된다. 간단한 설명을 위해, 텔레비전 신호로부터 분리된 휘도 신호 성분은 충괄하여 DATA 신호로 표시된다. DATA 신호는 시프트 레지스터(1704)로 입력된다.

시프트 레지스터(1704)는 제어 회로(1703)로부터 공급된 제어 신호(Tsft)에 응답하여 시간순으로 입력된 각각의 선의 화상 DATA 신호를 직/병렬 변환한다. 그러므로, 이 제어 신호(TSFT)는 시프트 레지스터(1704)의 시프트 클럭으로서 기능한다. 직/병렬 변환된 한 선의 화상 데이타 (n 개의 소자의 구동 데이타)는 Id1 내지 Idn을 포함하는 n개의 신호들로서 시프트 레지스터(1704)로부터 출력된다.

라인 메모리(1705)는 제어 회로(1703)로부터 공급된 제어 신호(Tmry)에 응답하여 필요한 시간 동안 화상 데이타(Id1 내지 Idn)를 저장한다. 저장된 데이타는 변조 신호 발생기(1707)에 I'd1 내지 I'dn으로서 출력된다.

변조 신호 발생기(1707)는 화상 데이타(I'd1 내지 I'dn)에 따라서 냉음극 소자들(1012) 각각을 적절하게 변조시키기 위한 신호원이다. 변조 신호 발생기(1707)로부터 출력된 각각의 출력 신호는 단자들(Dy1 내지 Dyn)을 통해 표시 패널(1701) 내의 냉음극 소자들(1012) 각각에 인가된다.

도 30을 참조로 하여 설명된 바와 같이, 표면 도전형 방출 소자는 방출 전류(Ie)에 관한 다음의 기본적인 특징을 갖는다. 일정한 임계 전압(Vth) (후술될 실시예의 표면 도전형 방출 소자에 대해서는 8V)은 전자 방출과 바로 연관되며, 만일 단지 임계 전압(Vth)과 동일하거나 보다 높은 전압이 인가된다면, 전자 방출이 발생한다. 방출 전류(Ie)는 도 30의 그래프에 도시된 바와 같이 임계 전압(Vth)과 동일하거나 보다 높은 전압으로 변화한다. 그러므로, 만일 전자 방출 임계 전압(Vth)보다 높지 않은 펄스 전압이 표면 도전형 방출 소자에 인가된다면, 전자 방출이 발생하지 않을 것이고, 만일 전자 방출 임계 전압(Vth)과 동일하거나 보다높은 전압이 인가된다면, 전자 빔이 표면 도전형 방출 소자로부터 출력된다. 출력 전자 빔의 세기는 펄스 전압 피크(Vm)를 변경함으로써 제어될 수 있다. 펄스 폭(Pw)을 변경함으로써, 출력 전자 빔의 전체 전하량이 제어될 수 있다.

입력 신호에 따라 표면 도전형 방출 소자를 변조하는 방법으로서, 전압 변조 방법, 펄스 폭 변조 방법 등이 채용될 수 있다. 전압 변조 방법의 경우에, 변조 신호 발생기(1707)로서, 전압 변조형 회로가 사용될 수 있는데, 이는 일정한 펄스 폭을 갖는 전압 펄스를 생성하고 입력 데이타에 따라 펄스 피크값을 변경한다. 펄스 폭 변조 방법의 경우에, 변조 신호 발생기(1707)로서, 펄스 폭 변조형 회로가 사용될 수 있는데, 이는 일정한 피크값을 갖는 전압 펄스를 생성하고 입력 데이타에 따라 전압 펄스의 폭을 변경한다.

만일 화상 신호의 직/병렬 변환 및 화상 신호 저장이 소정의 속도로 수행될 수 있다면, 시프트 레지스터(1704) 및 라인 메모리(1705)는 디지탈 신호형과 아날로그 신호형 중 어느 하나일 수 있다.

만일 디지탈 신호형이 사용된다면, 동기 신호 분리 회로(1706)로부터의 출력 신호(DATA)를 디지탈 신호로 변환시키는 것이 필요하다. 이는 동기 신호 분리 회로(176)의 출력단에 제공된 A/D 변환기를 사용함으로써 행해질 수 있다. 변조 신호 발생기(1707)의 회로 구조는 라인 메모리(1705)의 출력 신호가 디지탈인지 아날로그인지에 따라 약간 변경된다. 특히, 만일 디지탈 신호가 전압 변조에 사용된다면, 예를 들어, D/A 변환기가 변조 신호 발생기(1707)로서 사용되며 만일 필요하다면 증폭기 회로가 추가된다. 만일 디지탈 신호가 펄스 폭 변조에 사용된다면, 예를 들어, 변조 신호 발생기로서(1701), 고속 발진기, 발진기의 출력 파수(wave number)를 카운팅하기 위한 카운터, 및 카운터의 출력을 라인 메모리의 출력과 비교하기 위한 비교기의 조합이 사용된다. 만일 필요하다면, 비교기로부터 출력된 펄스 폭 피변조 신호를 냉음극 소자에 필요한 구동 전압의 레벨로 증폭하기 위해 증폭기 회로가 사용된다.

만일 아날로그 신호가 전압 변조에 사용된다면, 변조 신호 발생기(1707)로서, 예를 들어, 연산 증폭기를 사용한 증폭기 회로가 채용될 수 있으며, 만일 필요하다면 시프트 레벨 회로가 추가된다. 만일 아날로그 신호가 펄스 폭 변조에 사용된다면, 예를 들어, 전압 제어 발진기(VCO)가 채용될 수 있으며, 만일 필요하다면 증폭기 회로가 추가되는데, 이는 VCO로부터 출력된 전압을 냉음극 소자에 필요한 구동 전압의 레벨로 증폭시킨다.

상술한 구조를 가지며 본 발명에 응용 가능한 화상 표시 장치에서, 전자 방출은 전압이 외부 단자들(Dx1 내지 Dxm 및 Dy1 내지 Dyn)을 통해 각각의 냉음극 소자에 인가된다. 고전압이 고전압 단자(Hv)를 통해 금속 백(1019) 또는 투명 전극(도시 생략)에 인가되어 각각의 전자 빔을 가속한다. 가속된 전자는 형광막(1018)과 충돌하여 광을 방출해서 화상을 형성한다.

상술한 화상 표시 장치의 구조는 단지 본 발명에 응용 가능한 화상 형성 장치의 설명을 위한 예일 뿐이다. 따라서, 본 발명의 개념으로부터 다양한 변형이 가능하다. 입력 신호는 단지 NTSC 신호뿐만 아니라 PAL 신호, SECAM 신호, 및 PAL 및 SECAM보다 큰 주사선을 갖는 TV 신호 (MUSE 신호를 포함하는 고선명 TV 신호등)와 같은 다른 신호들이 또한 이용될 수 있다.

다음에, 래더 래이아웃형의 전자원 및 이러한 전자원을 사용한 화상 형성 장치가 도 32 및 33을 참조로 하여 설명될 것이다.

도 32는 래더 레이아웃형(ladder layout type)의 전자원의 예를 도시한 개략도이다. 도 32에서, 참조 번호(21)는 전자원 기판을 나타내고, 참조 번호(24)는 전자 방출 소자를 나타낸다. 참조 번호(26)는 전자 방출 소자(24)에 접속하기 위한 공통 배선을 나타내고, 이 공통 배선(26)은 Dx1 내지 Dx10을 포함한다. 전자 방출 소자(22)의 복수의 행은 기판(21) 상에 X축과 평행하게 배치된다. 각각의 행을 소자 행이라 한다. 복수의 소자 행은 전자원으로 구성된다. 구동 전압이 각각의 소자 행의 인접 공통 배선을 가로질러 인가됨으로써, 소자 행은 다른 소자 행으로부터 독립적으로 구동될 수 있다. 즉, 전자 방출 임계 전압과 같거나 큰 전압은 전자 빔이 방사되는 소자 행에 인가되고, 전자 방출 임계 전압보다 높지 않은 전압은 전자 빔이 방출되지 않는 소자 행에 인가된다. 인접 소자 행간의 공통 배선 Dx2 내지 Dx9는 공유될 수 있고, 예를 들어, 배선 Dx2 및 Dx3는 단일 배선에 의해 형성될 수 있다.

도 33은 래더 레이아웃형의 전자원을 갖는 화상 형성 장치의 패널 구조의 일예를 나타내는 개략도이다. 도 33에서, 참조 번호(27)는 그리드 전극을 나타내고, 참조 번호(28)는 전자가 통과하는 개구를 나타내고, 그리고 참조 번호(29)는 Dox1, Dox2,....Doxm 단자를 포함하는 외부 단자를 나타낸다. 참조 번호(30)는 그리드 전극에 접속된 외부 단자를 나타내고, 상기 단자 30은 G1, G2, ... Gn 단자를 포함한다. 도 33에서, 도 32에 도시된 소자들과 같은 소자들은 동일한 참조 번호를 사용하여 표시된다. 도 33에 도시된 화상 형성 장치와 도 19 및 20에 도시된 단순 행렬 형태의 화상 형성 장치의 주된 차이점은 그리드 전극(27)이 전자원 기판(21)과 전면판(36) 사이에 배치된다는 것이다.

그리드 전극(27)은 각각의 표면 도전형 방출 소자에서 방사된 전자 빔을 변조한다. 본 예에서, 그리드 전극(27)은 래더 레이아웃형의 소자 행에 수직인 스트라이프 형태를 가지며, 각각의 표면 도전형 방출 소자에 각각 대응하는 개구(28)로 형성된다. 그리드(27)의 형태 및 위치는 도 33에 도시된 것에만 한정되지 않는다. 예를 들어, 개구는 그리드판 내에 형성된 그물형 개구(meshed opening)일 수 있고, 또는 각각의 그리드는 각각의 표면 도전형 방출 소자의 주변 또는 근처에 배치될 수 있다.

외부 단자(29 및 30)는 나타내지 않은 제어 회로에 전기적으로 접속된다.

(실시예)

본 발명에서의 특징인 스페이서의 형성 방법이 다음의 실시예를 참조하여 더 설명될 것이다.

다음의 각각의 실시예에서, 멀티 전자 빔 소스로서, 전극사이에 도전성 막의 전자 방출 영역을 각각 갖는 N×M (N=3072, M=1024) 표면 도전형 방출 소자는 행렬 형태에서 M개의 행방향 배선과 N개의 열방향 배선에 의해 배선된다 (도 19 및 20 참조).

(제1 실시예)

본 실시예에서는, 적은 양의 전류가 스페이서를 통해 흐르게 되고 그에 의해 전하 축적을 제거하는 화상 형성 장치를 설명할 것이다.

도 1은 알루미늄으로 구성되고 중간층 및 고 저항막으로 형성된 스페이서 부재를 나타낸다. 도 1에서, 참조 번호(11)는 스페이서 부재를 나타내고, 참조 번호(12)는 고저항막을 나타내고, 참조 번호(13)는 중간층을 나타내고, 그리고 참조 번호(14)는 절단부(cut portion)를 나타낸다.

먼저, 스페이서 부재(11)는 주 성분으로 알루미늄을 함유하는 녹색 시이트(green sheet)를 베이킹함으로써 형성되고 훑개(doctor blade)를 사용하여 형성된다. 녹색 시이트는 농축 상태이지만 완전히 경화되지는 않는다. 본 실시예에서, 사용된 스페이서 부재(11)는 70mm 스퀘어 및 0.2mm 두께였다.

다음으로, 스페이서 부재(11)의 양측에서, 고저항막이 다음의 방식으로 형성되었다.

Ti 및 Al 타겟은 스페이서 부재(11)의 양측에 Ti-Al 질화막을 형성하기 위해 고 주파수 전원을 사용하여 동일한 시간에 스퍼터링되었다. 스퍼터링 가스로서, Ar : N₂= 1 : 2의 혼합 가스가 1 mTorr의 전체 압력에서 사용되었다. Ti 및 Al 타겟에 공급된 고주파 전원을 조정함으로써 질화막의 비저항이 제어되었다. 150nm 두께의 Ti-Al 질화막의 표면상에, 니켈 산화막이 22nm의 두께로 스퍼터링에 의해 형성되었다.

본 실시예에서, 고저항막(12)의 표면 저항값은 5 x 10⁹ 였다.

다음으로, 중간층(13)이 고저항층(12)으로 형성된 스페이서 부재(11) 상에 형성되었다. 도 1에 도시된 바와 같이 350㎛ 폭의 스트라이프 패턴을 각각 갖는 전극부로서의 중간층(13)이 절단부(14)를 따라 스페이서 주 부재(11)의 양측에 스크린 인쇄법에 의해 형성되었다. 사용된 스크린 인쇄 페이스트(paste)는 주 성분으로 Ag 및 PbO를 갖는 Ag 페이스트였다. 중간층(13)의 두께는 8㎛였다.

다음으로, 스페이서 부재(11)가 다이싱 톱(dicing saw)을 사용하여 절단부(14)를 따라 절단되었다. 30㎛의 날폭(blade width)을 갖는 다이아몬드 절단기가 사용되었고, 절단 속도는 5mm/sec으로 설정되었고, 절단폭은 50㎛였다,

본 실시예에서, 고저항막 및 중간층은 각각의 스페이서로 절단되기 전에 큰 기초 재료를 사용하여 형성될 수 있다. 그러므로, 제조 설정 일효율이 향상되었고, 스페이서 형성 시간이 단축되었고, 그리고 제조 수율이 향상되었다.

본 실시예로, 스페이서가 손쉽게 형성될 수 있었고 대량 생산 능력이 상당히 향상되었다.

(제2 실시예)

제2 실시예는 도 2를 참조하여 설명될 것이다. 본 실시예에서, 연장 기초 부재(elongate base member)가 스페이서 부재로 사용되었다. 도 2에서, 참조 번호(22)는 스페이서 부재를 나타내고, 참조 번호(23)는 절단부를 나타낸다. 본 실시예에서, 스페이서 부재(22)는 다음의 방식으로, 유리 막대 가열/드로잉(drawing)을 통해 형성되었다. 유리 막대는 쉐이핑(shaping) 및 변형(deforming)이 가능한 상태로 가열되고, 이후에 드로잉되었다. 형성된 스페이서 부재(22)는 0.3mm의 두께와 대략 500mm의 길이를 갖는다. 스페이서 부재(22)의 폭은 4mm(전자원 기판과 표시 패널의 전면판의 금속 백간의 거리와 같음)이고, 소다 석회 유리(soda-lime glass)가 사용되었다.

다음으로, 스페이서 부재(22)가 스크라이빙을 통해 절단부(23)를 따라서 다이아몬드 절단기로 절단되어, 각각 50mm의 길이를 갖는 복수의 스페이서를 형성한다.

상기 방식으로 형성된 스페이서를 사용함으로써, 도 19에 도시된 스페이서(1020)를 갖는 표시 패널이 형성된다. 본 발명은 도 19 및 도 3을 참조하여 상세히 설명될 것이다. 기판(1011)은 배면판(1015)에 고정되었고, 이 기판(1011)은 행방향 배선 전극(1013), 열방향 배선 전극(1014), 행 및 열 방향 배선 전극 간의 절연층(도시되지 않음) 및 소자 전극 및 각각의 표면 도전성 방출 소자의 도전성 박막으로 이미 형성되어 있다. 다음으로, 상술한 방식으로 형성된 스페어서(1020)는 동일한 피치(pitch)로 기판(1011)의 행방향 배선 전극(1013)에 고정되어 있다.

그 후에, 형광막(1018) 및 금속 백(1019)을 그 내부면에 갖는 전면판(1017)이기판(1011) 위 5mm의 측벽(1016) 상에 배치된다. 배면판(1015), 전면판(1017), 측벽(1016), 및 스페이서(1020)의 접속 영역이 부착되었다. 기판(1011) 및 배면판(1015) 사이의 접속 영역, 배면판(1015) 및 측벽(1016) 사이의 접속 영역, 및 전면판(1017) 및 측벽(1016) 사이의 접속 영역은 프릿 유리(도시되지 않음)를 코팅하고 이것을 10분 이상, 400 내지 500℃의 대기에서 베이킹하므로써 밀폐하여부착되었다.

각각의 스페이서(1020)는, 스페이서 부재(22)를 절단함으로써 형성된 절단면 A 이외의 비절단부에서, 기판측(1011) 상의 행방향 배선 전극(1013)(300㎛ 폭) 및 전면판(1017) 상의 금속 백(1019)에 인접되어 있다. 도 3에 도시된 바와 같이, 본 실시예에서, 프릿 유리(1041)는 행방향 배선 전극(1013) 및 스페이서(1020) 사이에 배치되었고, 10분 이상 400 내지 500℃의 대기에서 베이킹된다.

본 실시예에서는, 도 34에 도시된 바와 같이, 열방향(Y방향)으로 연장된 각각의 형광 물질(21a)의 스트라이프 형태를 갖는 형광막(1018)이 사용되었다. 흑색 도전성 물질(21b)은 개별 색(R, G, B)의 형광 물질(21a) 사이에서 X 방향 뿐만아니라 Y 방향으로 배치된다. 스페이서(1020)는 행방향(X 방향)을 따라 흑색 도전성 물질(21b)의 영역(300㎛ 폭)내의 금속 백(1019) 상에 배치되었다. 밀폐 실링 처리에서는, 각 색의 형광 물질을 기판(1011) 상의 각 소자와 일치시키도록 충분한 위치 정렬이 배면판(1015), 전면판(1017) 및 공간(1020) 사이에 형성된다.

기밀 용기는 배기 파이프(도시되지 않음)를 통해서 진공 펌프에 의해서 충분한 진공도로 배기되었다. 그 후에, 각각의 소자는 외부 단자 Dx1 내지 Dxm 및 Dy1 내지 Dyn를 통해서, 그리고 행 및 열 방향 배선 전극(1013 및 1014)을 통해서 전기적으로 통전되어 통전 포밍 및 활성화 공정을 실행하고 멀티 전자 빔 소스를 완성한다.

다음으로, 나타내지 않은 배기 파이프가 가스 버너에 의해서 약 10^-6Torr의진공도로 가열되고 용해되어, 밀폐된 용기를 밀폐하여 실링한다.

마지막으로, 게터 처리가 실행되어 밀폐 실링 후의 진공도를 유지한다.

나타내지 않은 신호 생성 수단에서의 주사 신호 및 변조 신호는 외부 단자 Dx1 내지 Dxm 및 Dy1 내지 Dyn을 경유하여, 도 14 및 3에 도시된 표시 패널을 사용하는 화상 형성 장치의 각각의 냉음극 소자(표면 도전성 방출 소자)에 인가되어 상술한 방식으로 완성된다. 고전압이 고전압 단자 Hv를 경유하여 금속 백(1019)에 인가되어, 방출된 전자 빔을 가속시키고, 전자가 형광막(1018)과 충돌하게 하고, 각 색(도 34의 R, G, B)의 형광 물질(21a)을 여기시키고, 화상을 형성하기 위해 광을 방출시킨다. 고전압 단자 Hv에 인가된 전압 Va는 3 내지 10kV로 설정되었고, 배선 전극(1013 및 1014)을 거쳐 인가된 전압 Vf은 14V로 설정되었다.

본 실시예에서, 복수의 스페이서는 큰 기초 부재를 사용하여 형성되어 일 효율이 향상될 수 있다.

본 실시예에서 형성된 화상 형성 장치는 충분한 대기 압력 저항 구조를 갖는다. 기밀 용기를 위한 배기 및 실링 처리 중에도, 스페이서는 구부려지거나 부러지지 않고, 스페이서로서의 충분한 공간 유지 기능이 제공되었다. 표시 화상은 어떤 왜곡도 나타내지 않는다.

본 실시예에서는, 스페이서(1012)가 프릿 유리(1041)를 사용함으로써 행방향 배선 전극(1013)에 인접하더라도, 프릿 유기(1041)가 금속 백(1019)의 측면에 사용될 수 있고, 스페이서(1012)는 프릿 유리(1041)와 접촉되고, 여기서 스페이서(1012)는 바로 행방향 배선 전극(1013)에 인접된다. 또한 이 경우에서,실시예의 상술한 이점이 얻어질 수 있다.

(제3 실시예)

제3 실시예는 도 4를 참조하여 설명될 것이다. 본 실시예에서는, 연장 기초 부재가 스페이서 부재로 사용되었다. 도 4에서, 참조 번호(22)는 스페이서 부재를 나타내고, 참조 번호(23)는 절단부를 나타낸다. 참조 번호(12)는 스페이서 부재(22)의 양측에 형성된 고 저항막을 나타내고, 그리고 참조 번호(13)는 중간층을 나타낸다. 본 실시예에서, 스페이서 부재(22)는 유리 막대 가열/드로잉을 통해 다음의 방식으로 형성되었다. 유리 막대는 반 융해 상태에서 변화되도록 가열되었다. 이 상태에서, 이 유리 막대는 슬릿(slit)에서 드로잉된다. 형성된 스페이서 부재(22)는 0.3mm의 두께와 500mm의 길이를 갖는다. 스페이서 부재(22)의 폭은 4mm(전자원 기판 및 표시 패널의 전면판의 금속 백 사이의 거리와 같음)이고, 소다 석회 유리가 사용되었다.

다음으로, 스페이서 부재(22)의 양측에서, 고저항막(12)이 다음의 방식으로 형성되었다.

제1 실시예에서 사용된 Ti 타겟을 대신해서, Cr 타겟이 사용되었다. 스페이서 부재(22)의 양측에서, Cr-Al 질화막이 200nm의 두께로 형성되었다. 제1 실시예와 동일한 스퍼터 가스가 사용되었다. Cr 및 Al 타겟에 공급된 고 주파수 전원을 조정함으로써, 질화막이 형성되었다. Cr-Al 질화막의 표면에는, 크롬 산화막이 5nm 두께로 연속적으로 형성되는데, Ar 및 산소의 혼합 가스가 스퍼터링 가스로 사용되는 것을 제외하고는 질화막을 사용하는 동일한 시스템을 사용한다. 본 실시예에서, 고 저항막(12)의 표면 저항값은 5 x 10⁹ 다.

다음으로, 중간층(13)이 고저항층(12)으로 형성된 스페이서 부재(22) 상에 형성되었다. 중간층(13) 및 전극부는 다음의 방식으로 형성되었다. 스페이서의 일부(22a 및 22b)는 선정된 두께로 기판 상에 전극 페이스트를 붙임으로써 형성된 페이스트층에 대해 압축되어, 전극 페이스트를 스페이서 부재(22)로 이동한다. 전극 페이스트로는, 주 성분으로 Ag 및 PbO를 함유한 페이스트가 사용되었다. 전극 페이스트의 이동 후 스페이서 부재(22)의 각 부분은 10분동안, 120℃로 예비 베이킹되어 바인더 성분을 증발시켰다. 그 후에, 스페이서 부재(22)는 중간층을 형성하기 위해 벨트 퍼니스(belt furnace)를 사용함으로써 480℃의 고온에서 20분 동안을 유지하면서 베이킹된다. 본 실시예에서, 전극부(13)의 두께는 8㎛로 설정되었다.

다음으로, 스페이서 부재(22)가 스크라이빙(scribing)을 통해 절단부(23)를 따라 다이아몬드 절단기를 이용하여 절단되어, 각각 50mm의 길이를 갖는 복수의 스페이서가 형성된다.

상기 방식으로 형성된 스페이서를 사용함으로써, 도 19에 도시된 스페이서(1020)를 갖는 표시 패널이 형성되었다. 이 방법은 도 19 및 5를 참조하여 상세히 설명될 것이다. 기판(1011)은 배면판(1015)에 고정되었고, 이 기판(1011)은 행방향 배선 전극(1013), 열방향 배선 전극(1014), 행 및 열 방향 배선 전극 간의 절연층(도시되지 않음), 및 소자 전극 및 각각의 표면 도전성 방출소자의 도전성 박막으로 이미 형성되어 있다. 다음으로, 상술한 방식으로 형성된 공간(1020)은 동일한 피치로 기판(1011)의 행방향 배선 전극(1013)에 고정되어 있다.

그 후에, 형광막(1018) 및 금속 백(1019)을 그 내부면에 갖는 전면판(1017)이기판(1011) 위 5mm의 측벽(1016) 상에 배치된다. 배면판(1015), 전면판(1017), 측벽(1016), 및 스페이서(1020)의 접속 영역이 부착되었다. 기판(1011) 및 배면판(1015) 사이의 접속 영역, 배면판(1015) 및 측벽(1016) 사이의 접속 영역, 및 전면판(1017) 및 측벽(1016) 사이의 접속 영역은 프릿 유리(도시되지 않음)를 코팅하고 이것을 10분 이상, 400 내지 500℃의 대기에서 베이킹하므로써 밀폐하여 부착되었다.

각각의 스페이서(1020)는, 스페이서 부재(22)를 절단함으로써 형성된 절단면 A 이외의 비절단부에서, 기판측(1011) 상의 행방향 배선 전극(1013)(300㎛ 폭) 및 전면판(1017) 측의 금속 백(1019)에 인접되어 있다. 도 5에 도시된 바와 같이, 본 실시예에서, 프릿 유리(1041)는 행방향 배선 전극(1013) 및 스페이서(1020) 사이에 배치되었고, 10분 이상 400 내지 500℃의 대기에서 베이킹된다.

본 실시예에서는, 도 34에 도시된 바와 같이, 열방향(Y방향)으로 연장된 각각의 형광 물질(21a)의 스트라이프 형태를 갖는 형광막(1018)이 사용되었다. 흑색 도전성 물질(21b)은 개별 색(R, G, B)의 형광 물질(21a) 사이에서 X 방향뿐만 아니라 Y 방향으로 배치된다. 스페이서(1020)는 행방향(X 방향)을 따라 흑색 도전성 물질(21b)의 영역(300㎛ 폭)내의 금속 백(1019) 상에 배치되었다. 밀폐 실링 처리에서는, 각 색의 형광 물질을 기판(1011) 상의 각 소자와 일치시키도록 충분한 위치 정렬이 배면판(1015), 전면판(1017) 및 공간(1020) 사이에 형성된다.

상기 방식으로 완성된 기밀 용기는 배기 파이프(도시되지 않음)를 통해서 진공 펌프에 의해서 충분한 진공도로 배기되었다. 그 후에, 각각의 소자는 외부 단자 Dx1 내지 Dxm 및 Dy1 내지 Dyn를 통해서, 그리고 행 및 열 방향 배선 전극(1013 및 1014)을 통해서 전기적으로 통전되어 전기 통전 형성 및 활성화 공정을 실행하고 멀티 전자 빔 소스를 완성한다.

다음으로, 나타내지 않은 배기 파이프가 가스 버너에 의해서 약 10^-6Torr의 진공도로 가열되고 용해되어, 밀폐된 용기를 밀폐하여 실링한다.

마지막으로, 게터처리가 실행되어 밀폐 실링 후의 진공도를 유지한다.

나타내지 않은 신호 생성 수단에서의 주사 신호 및 변조 신호는 외부 단자 Dx1 내지 Dxm 및 Dy1 내지 Dyn을 경유하여, 도 19 및 5에 도시된 표시 패널을 사용하는 화상 형성 장치의 각각의 냉음극 소자 (표면 도전형 방출 소자)에 인가되어 상술한 방식으로 완성된다. 고전압이 또한 고전압 단자 Hv를 경유하여 금속 백(1019)에 인가되어, 방출된 전자 빔을 가속시키고, 전자가 형광막(1018)과 충돌하게 하고, 각 색(도 34의 R, G, B)의 형광 물질(21a)을 여기시키고, 화상을 형성하기 위해 광을 방출시킨다. 고전압 단자 Hv에 인가된 전압 Va는 3 내지 10kV로 설정되었고, 배선 전극(1013 및 1014)을 거쳐 인가된 전압 Vf은 14V로 설정되었다. 스페이서(1020) 부근의 냉음극 소자(1012)에서의 방출 전자에 의해 형성된 것들을포함하는 광 방출 스폿은 2차원으로 동일한 피치로 형성되고, 선명하고 우수한 색 다산성을 갖는 화상이 형성될 수 있었다. 이것은 스페이서(1020)의 중간층(13)이 좋은 상태로 금속 백(1019) 및 배선 전극(1013)에 전기적으로 접속되어, 스페이서(1020)가 본 실시예서와 같이 배치될지라도, 전자 궤적에 영향을 미치는 전기장의 장애가 형성되지 않는다는 것을 의미한다.

본 실시예에서, 고저항막 및 중간층은 이것이 각각의 스페이서로 절단되기 전에 큰 기초 재료를 사용함으로써 형성될 수 있다, 그러므로, 제조 설정 일효율이 향상되었고, 스페이서 형성 시간이 단축되었고, 그리고 제조 수율이 향상되었다.

더욱이, 본 실시예에서 형성된 화상 형성 장치는 충분한 대기 압력 저항 구조를 갖는다. 기밀 용기를 위한 배기 및 실링 처리 중에도, 스페이서는 구부려지거나 또는 부러지지 않고, 스페이서로서 충분한 공간 유지 기능이 제공된다. 표시 화상은 어떤 왜곡도 나타내지 않는다.

본 실시예에서는, 도 5에 도시된 바와 같이, 스페이서(1012)가 프릿 유리(1041)를 사용함으로써 행방향 배선 전극(1013)에 인접하더라도, 프릿 유리(1041)가 금속 백(1019)의 측면에 사용될 수 있고, 스페이서(1012)는 프릿 유리(1041)와 접촉되고, 여기서 스페이서(1012)는 바로 행방향 배선 전극(1013)에 인접된다. 또한 이 경우에서, 실시예의 상술한 이점이 얻어질 수 있다.

또한 본 실시예에서, 상기 기술된 바와 같이, Ag 함유 페이스트와 같은 도전재를 포함하는 용액은 기판 상에서 현상된다. 스페이서의 단부를 상기 용액에 침지하여 스페이서 부재에 용액을 전사한다. 전사 후, 스페이서 기초 재료를 열처리하여 중간층을 형성한다. 중간층은 스페이서 부재의 저면과 측면 사이의 경계, 즉 스페이서 부재의 단부에서 벗겨짐이 어렵다는 점에서, 상기 실시예 뿐만 아니라 다른 실시예에서도 이와 같은 중간층 형성 방법이 유효하다.

또한, 본 실시예에 따르면, 열처리/드로잉에 의해 형성된 기초 부재는 상기 전사 및 열처리됨으로써, 중간층을 형성한다. 상기 실시예에 국한되지 않고, 전사 및 열처리/드로잉을 조합하여 중간층을 형성하는 다른 방법이 다음 이유로 인해 더 유익한 방법이 될 수 있는데, 즉 일반적으로 열처리/드로잉에 의해 생성된 기초 부재는 열처리 공정에 기인한 스페이서의 상부 및 하부 접합부에서 곡선면을 가진 단부를 갖기 때문이다. 따라서, 중간층 형성시 상기 전사를 이용하는 경우, 단부 형대가 직각 모서리를 갖는 기초 부재보다 오히려 더 바람직하게 전사액이 기초 부재에 균일하게 전사되기 때문에, 중간층이 더 정확하게 형성될 수 있다. 또한, 동시에 스페이서는 양호한 수율로 제공될 수 있다.

(제4 실시예)

본 실시예에서, 상부 및 하부 중간층의 신뢰성있는 전기적 접속을 수립하기 위해 접속부가 스페이서에 부분적으로 형성된다. 본 실시예는 작은 화소 크기를 갖는 화상 형성 장치에서 특히 효과적이다. 본 실시예는 고 정세 표시 장치를 형성하기 위해, 스페이서 접속용 도전성 프릿의 양이 감소되고 스페이서가 도전성 프릿을 사용함이 없이 물리적 접촉에 의해서만 전기적으로 접속되는 경우와 같은 드문 경우에서도 스페이서 절단부에서 형성되는 접속 불량을 감소시킬수 있다. 접속불량 및 정상 접속에 대해 도 6 및 7을 참조하여 설명된다.

도 6은 접속 불량이 희박한 경우에서 일어나는 것을 도시하고, 도 7은 통상 접속을 도시하고 있다. 도 6 및 7에서, 참조 번호(31)는 전면판을 나타내고, 참조 번호(32)는 전자원 기판을 나타내며, 참조 번호(33)는 스페이서 기판을, 참조 번호(34)는 중간층을, 참조 번호(36)는 도전성 접속 영역을, 및 참조 번호(37)는 전자원 기판 상의 배선 전극을 나타낸다. 도 6에서, 한 측면 상의 중간층은 도전성 접속 영역에 접속되지 않는다. 도 8은 제4 실시예에 따라 콘택트 홀(51)을 갖는 스페이서를 도시한다.

다음, 콘택트 홀을 갖는 스페이서 형성 방법을 도 8을 참조하여 설명한다.

도 9는 알루미나로 이루어진 스페이서 부재를 도시하고, 중간층 및 고 저항막으로 형성되어 있다. 도 9에서, 참조 번호(61)는 스페이서 부재를, 참조 번호(63)는 중간층을, 참조 번호(64)는 절단부를, 참조 번호(65)는 콘택트 홀을 나타낸다.

우선, 스페이서 부재(61)는 주 성분으로서 알루미나 함유 녹색 시이트를 베이킹함으로써 형성되었고 닥터 블레이드(doctor blade)로 형성되었다. 이러한 실시예에서, 사용된 스페이서 부재(61)는 300 mm × 100mm 평방이며 두께가 0.2 mm이다.

다음, 스페이서 부재(61)의 양측 상에, 고 저항막이 다음 방식으로 형성되었다. 제1 실시예에서 사용된 Ti 타겟 대신에, Ta 타겟이 사용되었다. Ta-Al 질화막은 스페이서 부재(61)의 양측 상에 80 nm의 두께로 형성되었다. 제1 실시예와동일한 스퍼터링 가스가 사용되었다. Ta 및 Al 타겟에 공급된 고 주파수 전력을 조절함으로써, 질화막이 형성되었다. Ta-Al 질화막의 표면 상에, 비정질 탄소막이 플라즈마 CVD에 의해 3nm의 두께로 형성되어 고 저항막을 완성하였다.

본 실시예에서, 고 저항막의 표면 저항값은 1 × 10¹⁰ 이다.

다음, 고 저항막으로 형성된 스페이서 기초 재료(61)의 선정된 위치에서 콘택트 홀이 형성되었다. 콘택트 홀 형성 방법은 도 10a 및 10b를 참조하여 설명한다.

도 10a 및 10b에 도시된 바와 같이, 콘택트 홀이 형성된 스페이서 부재의 일부 영역은 YAG 레이저를 이용함으로써 부재의 양측으로부터 제거되었다. 콘택트 홀(65)은 바람직하게 원뿔형이다. 그러나 형태가 단지 원뿔형에 제한되는 것은 아니다. 다음, 도 10c 및 10b에 도시된 바와 같이, Al으로 이루어진 중간층(63)은 스페이서 부재의 양측 상에 300nm의 두께로 증착되어 도 9에 도시된 스페이서 부재를 형성한다.

본 실시예에서, 스페이서 부재의 일부 영역이 레이저를 사용함으로써 부재의 양측으로부터 제거되었지만, 부재의 한측으로부터 제거될 수 있다.

다음, 스페이서 부재(61)는 제1 실시예와 유사하게, 다이싱 톱으로 절단부(64)를 따라 절단되어, 20 mm × 4 mm의 크기를 각각 갖는 스페이서 부재를 형성한다.

다음, 절단된 스페이서 부재는 스크라이빙을 통해 다이아몬드 절단기로 절단되어 50 mm의 길이를 각각 갖는 복수의 스페이서를 형성한다.

또한 본 실시예에서, 고 저항막 및 중간층은 각 스페이서로 절단되기 전에 큰 기초 재료를 이용함으로써 형성될 수 있다. 그러므로, 제조 설정 작업 효율성이 개선되고, 스페이서 형성 시간이 단축되며, 작업 수율이 개선되었다. 하나의 중간층이 도전성 접속 영역에 직접 접속되지 않을지라도, 본 실시예를 수단으로 콘택트 홀을 통해 전기적으로 접속될 수 있다. 스페이서 기능을 손상시키지 않고 제조 수율이 더 향상되었다.

(제5 실시예)

본 실시예에서, 상부 및 하부 중간층의 신뢰성있는 전기적 접속을 수립하기 위해 홈이 스페이서에 부분적으로 형성된다. 본 실시예는 제4 실시예와 유사하게, 작은 화소 크기를 갖는 화상 형성 장치에서 특히 효과적이다. 본 실시예는 도 11 내지 13을 참조하여 설명된다.

도 11은 불량 접속을 도시한다. 도 11에서, 참조 번호(81)는 전면판을, 참조 번호(82)는 전자원 기판을, 참조 번호(83)는 스페이서 기판을, 참조 번호(84)는 고 저항막을, 참조 번호(85)는 중간층을, 참조 번호(86)은 도전성 접속 영역을, 및 참조 번호(87)는 전자원 기판 상의 배선 전극을 나타낸다. 도 11에서, 전면판(81)의 한 측면 상의 중간층은 도전성 접속 영역에 접속되지 않는다. 도 12 및 13은 제5 실시예를 예시한다. 도 12 및 13에서, 참조 번호(101)는 스페이서 기판을, 참조 번호(102)는 홈을, 참조 번호(103)는 절단부를 나타낸다. 도 12에 도시된 스페이서는 도 13에 도시된 스페이서 부재의 12-12 선을 따라 절단된 단면에 대응한다.

도 13에 도시된 바와 같이, 홈(102)은 스페이서 부재(101)의 일부 영역에 형성된다. 그래서, 테이퍼 부분(taper portion)은 도 9에 도시된 바와 같이 중간층 및 도전성 접속 영역(86) 사이의 접속을 개선하기 위해 스페이서 부재에 형성된다. 또한 본 실시예에서, 기초 절단부에서 드문 경우에 형성되는 불량 접속이 감소될 수 있다.

본 실시예의 스페이서가 다음 방식으로 형성되었다. 도 13에 도시된 스페이서 부재(101)는 홈(102)에 대응하는 돌출부를 갖는 금속 몰드로 알루미늄 부재를 몰딩하고, 이후 알루미늄 부재를 베이킹함으로써 형성되었다. 본 실시예에서, 스페이서 부재의 크기는 55 mm × 70 mm이고, 두께는 0.3 mm, 홈의 깊이는 50 ㎛이다. 홈(102)은 절단부(103)를 따라 스페이서 부재(101)의 양측 상에 형성되었다. 제1 실시예의 방법과 유사한 방법으로, 고 저항막 및 중간층이 순차적으로 형성되었다. 이 후, 제1 실시예와 유사하게, 스페이서 부재(101)는 절단부(103)를 따라 다이싱 톱으로 절단되어 50 mm × 6 mm의 크기를 각각 갖는 복수의 스페이서를 형성한다.

또한 본 실시예에서, 고 저항막 및 중간층은 각 스페이서로 절단되기 전에 큰 기초 재료를 사용함으로써 형성될 수 있다. 그러므로, 제조 설정 작업 효율성이 개선되고, 스페이서 형성 시간이 단축되며, 작업 수율이 개선되었다. 본 실시예로 중간층(85) 및 도전성 접속 영역(86) 간의 접속이 도 12를 참조하여 설명된 바와 같이 홈에서 수립될 수 있다. 그러므로, 불량 접속이 형성되기 어렵고 제조 수율이 더 향상될 수 있다.

본 실시예의 스페이서는 제1 및 제3 실시예에 사용된 것과 유사한 화상 형성 장치와 함께 사용되었다. 그러나, 본 실시예에서, 전면판(81) 및 전자원 기판(82) 상의 스페이서와의 인접면이 절단면이다. 본 실시예의 화상 형성 장치는 충분한 대기압 저항 구조 및 스페이서의 기능을 유지하는 충분한 공간을 갖는다. 전면판의 금속 배면 및 전자원 기판의 배선 전극 모두에서의 양호한 전기적 접속을 의미하는 양호한 칼라 화상이 표시될 수 있다.

본 실시예에서, 금속 몰드의 돌출부에 의해 형성된 테이퍼 부분은 스페이서에 부분적으로 형성된다. 테이퍼 부분은 스페이서의 전체 길이에 걸쳐, 유사하게 예상되는 장점을 가지면서 형성될 수 있다. 테이퍼 부분은 전면판의 측면 상에 또는 전자원 기판의 측면 상에서 형성될 수 있다.

본 실시예에서, 홈이 금속 몰드로 형성되지만, 스페이서 부재를 부분적으로 제거시키기 위해 연마재가 스페이서 부재를 향해 분사된 모래 블래스터 방법(sand blaster method), 또는 스페이서 부재가 레이저에 의해 부분적으로 제거되는 방법에 의해 형성될 수 있다.

(제6 실시예)

본 실시예는 절단된 홈이 스페이서 부재에 미리 형성된다는 점에서 특이하다. 본 실시예는 본 실시예의 스페이서 부재를 도시하는 도 14를 참조하여 설명된다. 도 14에서, 참조 번호(111)는 스페이서 부재를, 참조 번호(112)는 테이퍼 홈을, 참조 번호(132)는 절단부를, 참조 번호(125)는 중간층을 나타낸다.

본 실시예에서, 스페이서 부재(111)는 시트 형성 방법에 의해 형성된다. 이경우에, 삼각 돌출부를 갖는 닥터 블래드가 스페이서 부재(111)의 한 방향을 따라 복수의 테이퍼 홈을 형성하기 위해 사용되었다. 스페이서 부재의 크기는 80 mm 평방이고, 두께는 0.2 mm, 홈의 깊이는 50 ㎛, 홈 폭은 약 50㎛이다.

다음, 고 저항막이 도 14에 도시된 바와 같이 스페이서 부재(111)의 양측 상에 형성되고 중간층(125)이 각 홈(112)에 형성된다. 이후, 스페이서 부재(112)는 절단부(132)를 따라 거기에 힘을 가함으로써 절단되어 복수의 스페이서를 형성한다.

본 실시예에서, 스페이서 부재를 절단하기 위한 홈은 닥터 블래드를 이용함으로써 형성된다. 대신에, 도 15에 도시된 바와 같이, 복수의 쓰루 홀 또는 비아 홀은 스페이서 부재를 절단하기 위해 탄소이산화물 가스(carbondioxide gas)를 사용함으로써 절단부를 따라 형성될 수 있다.

홈은 도 16에 도시된 바와 같이, 스페이서 부재의 한측 대신 양측 상에 형성될 수 있다.

본 실시예의 스페이서는 제2 및 제3 실시예에 사용된 것과 유사한 화상 형성 장치와 함께 사용되었다. 그러나, 본 실시예에서, 전면판(81) 및 전자원 기판(82) 상의 스페이서와의 인접면이 절단면이다. 본 실시예의 화상 형성 장치는 충분한 대기압 저항 구조 및 스페이서의 기능을 유지하는 충분한 공간을 갖는다. 전면판의 금속 배면 및 전자원 기판의 배선 전극 모두에서의 양호한 전기적 접속을 의미하는 양호한 칼라 화상이 표시될 수 있다.

본 실시예에서, 스페이서 부재를 절단하기 위한 테이퍼 홈이 상부 및 하부중간층 및 도전성 접속 영역 사이에서 신뢰성있는 전기적 접속을 제공한다.

(제7 실시예)

또 다른 실시예로서, 스페이서의 한쪽 측 상에만 중간층을 갖는 구조에 제1 실시 방법이 적용되는 경우가 설명된다.

도 17은 본 실시예의 구조를 도시한다. 도 17에서, 참조 번호(121)는 전면판을, 참조 번호(122)는 전자원 기판을, 참조 번호(123)는 스페이서를, 참조 번호(125)는 중간층을, 참조 번호(126)는 도전성 접속 영역을, 참조 번호(127)는 저자원 기판 상의 배선 전극을 나타낸다. 도 17을 참조하면, 중간층(127)은 스페이서 부재의 한 측 상에만 형성된다. 중간층(125)은 도전성 접속 영역(126)을 통해 전자원 기판 상의 배선 전극(127)에 전기적으로 접속된다. 스페이서(123)는 전자원 기판(122)측 상에 도전성 접속 영역(126)에 의해 고정되어 유지된다.

도 18은 본 실시예의 스페이서 부재를 도시한다. 도 18에서, 참조 번호(13)는 스페이서 부재를, 참조 번호(132)는 도 16에 도시된 홈(112)이 형성된 선을 나타내며, 이러한 선은 스페이서 부재용 절단부에 대응한다. 참조 번호(133)는 중간층을 나타낸다.

또한 이러한 구조로, 상기 설명된 것과 유사한 장점이 얻어질 수 있다.

본 발명은 또한 표면 도전형 방출 소자와 다른 냉음극 전자 방출 소자에도 적용될 수 있다. 예를 들어, 본 발명은 본 양수인과 동일 양수인에게 양도된 JP-A-63-274047에 개시된 바와 같이, 전자원의 기판면과 병렬로 형성된 한 쌍의 전극을 갖는 전계 효과 방출형 소자에 적용할 수 있다.

본 발명은 또한 간단한 매트릭스 형태와 다른 형의 전자원을 사용하여 화상 형성 장치에 적용할 수 있다. 예를 들어, 상기 기술된 스페이서 또는 스페이서 유지 부재는, JP-A-2-257551에 개시된 바와 같이, 제어 전극을 사용함으로써 각 표면 도전형 방출 소자를 선택하는 화상 형성 장치의 전자원 및 제어 전극 사이에서 사용된다.

본 발명의 개념에 따르면, 본 발명은 화상 표시에 적당한 화상 형성 장치뿐만 아니라 감광 드럼 및 발광 다이오드로 구성된 광 프린터의 발광 소자와 같은 광 방출원으로 사용되는 화상 형성 장치에도 적용된다. 후자의 경우에, M × M 행 및 열 방향 배선 전극을 적절하게 선택함으로써, 화상 형성 장치가 선형 광 방출원뿐만 아니라 이차원 광 방출원으로도 사용될 수 있다.

본 발명의 개념에 따르면, 본 발명은 또한 전자가 전자원으로부터 방사되는 부재가 화상 형성 부재 이외의 부재, 예를 들어 전자 현미경인 경우에도 적용된다. 그러므로, 본 발명의 화상 형성 장치는 전자가 방사되는 부재를 제한하지 않는 전자 빔 발생기로서 사용될 수 있다.

도 35는 전자 빔원으로서 상기 기술된 표면 도전형 방출 소자를 이용하는 표시 패널 상에서, 텔레비젼 방송과 같은 다양한 화상 정보원으로부터 공급되는 화상 정보를 표시할 수 있는 다중 기능 표시 장치의 예를 도시하는 블럭도이다.

도 35에서, 참조 번호(2100)는 표시 패널을, 참조 번호(2101)는 표시 패널을 구동하기 위한 구동 회로를, 참조 번호(2102)는 표시 제어기를, 참조 번호(2103)는 멀티플렉서를, 참조 번호(2104)는 디코더를, 참조 번호(2105)는 입/출력 인터페이스 회로를, 참조 번호(2106)는 CPU를, 참조 번호(2107)는 화상 생성 회로를, 참조 번호(2108, 2109 및 2110)는 화상 메모리 인터페이스 회로를, 참조 번호(2111)는 화상 입력 인터페이스 회로를, 참조 번호(2112 및 2113)는 TV 신호 수신 회로를, 참조 번호(2114)는 입력부를 나타낸다.

만약 상기 표시 장치가 텔레비젼 신호와 같은 시각 정보 및 오디오 정보 모두를 포함하는 신호를 수신한다면, 시각 및 오디오 정보 모두는 동시에 재생되는 것이 자명하다. 오디오 정보의 수신, 분리, 재생, 처리, 기억 등에 사용되는 회로 및 스피커에 대한 설명이 생략된다.

각 부품의 기능이 화상 신호 흐름의 순으로 기술된다.

TV 신호 수신 회로(2113)는 무선 통신 및 광 통신과 같은 무선 전송 시스템을 통해 전송된 TV 화상 신호를 수신하기 위한 회로이다. 수신될 TV 신호의 형태는 제한되지 않는다. 예를 들어, NTSC 신호, PAL 신호, 및 SECAM 신호와 같은 다양한 TV 신호가 사용될 수 있다. (MUSE 신호를 포함하는 고선명 TV 신호와 같은) NTSC, PAL, SECAM 보다 더 큰 주사선을 갖는 TV 신호가 또한 사용될 수 있는데, 이는 대형 표시 화면 및 대다수의 화소에 적당한 표시 패널의 장점을 적극적으로 이용하는 데 적당하다. TV 신호 수신 회로(2113)에 수신된 TV 신호는 디코더(2104)에 공급된다.

TV 신호 수신 회로(2112)는 동축 케이블 및 광 섬유와 같은 유선 전송 시스템을 통해 전송된 TV 화상 신호를 수신하기 위한 회로이다. TV 신호 수신 회로(2113)와 유사하게, TV 신호의 유형은 특정 형태에 제한되지 않고, 상기회로(2112)에 의해 수신된 TV 신호는 또한 디코더(2104)에 공급된다.

화상 입력 인터페이스 회로(2111)는 TV 카메라 및 화상 스캐너와 같은 화상 입력 디바이스로부터 공급된 화상 신호를 끌어내기 위한 회로이다. 추출된 화상 신호는 디코더(2104)에 공급된다.

화상 메모리 인터페이스 회로(2110)는 비디오 테이프 레코더(이하 VTR이라 함)에 기억된 화상 신호를 끌어내기 위한 신호이다. 추출된 화상 신호는 디코더(2104)에 공급된다.

화상 메모리 인터페이스 회로(2109)는 비디오 디스크에 기억된 화상 신호를 끌어내기 위한 신호이다. 추출된 화상 신호는 디코더(2104)에 공급된다.

화상 메모리 인터페이스 회로(2108)는 소위 정지 화상 디스크와 같은 정지 화상 데이타를 기억하는 디바이스에 기억된 화상 신호를 끌어내기 위한 신호이다. 추출된 화상 신호는 디코더(2104)에 공급된다.

입/출력 인터페이스 회로(2105)는 외부 컴퓨터, 컴퓨터 네트워크, 또는 프린터와 같은 출력 디바이스에 표시 장치를 연결하기 위한 회로이다. 입/출력 인터페이스 회로(2105)는 화상 데이타 및 문자/그래픽 데이타를 통상적으로 전송하고, 어떤 경우에서는 표시 장치의 CPU(2106)와 외부 회로 간의 제어 신호 및 숫자 데이타를 전송한다.

화상 생성 회로(2107)는 입출력 인터페이스 회로(2105)로부터 외부 입력된 화상 데이타와 문자/그래픽 데이타, 및 CPU(2106)로부터 출력된 화상 데이타와 문자/그래픽 데이타에 따라 표시 화상 데이타를 생성한다. 화상 생성 회로(2107)는화상 데이타 및 문자/그래픽 데이타를 저장하기 위한 재기록 가능 메모리, 문자 코드에 대응하는 화상 패턴을 저장하기 위한 ROM, 및 화상 처리 프로세서와 같이 화상 생성에 필요한 회로와 조합된다.

화상 생성 회로(2107)에 의해 생성된 표시 화상 데이타는 디코더(2104)로 공급된다. 어떤 경우에는, 표시 화상 데이타는 입출력 인터페이스 회로(2105)를 통해 외부 컴퓨터망 및 프린터로 공급될 수 있다.

CPU(2106)는 주로 표시 장치의 동작 제어, 표시 화상의 생성, 선택 및 편집을 수행한다.

예컨대, CPU(2106)는 표시 패널 상에 표시될 화상 신호를 선택하거나 조합하기 위하여 제어 신호를 멀티플렉서(2103)로 출력한다. 이 경우, CPU(2106)는 표시될 화상 신호에 따라 표시 패널 제어기(2102)로 제어 신호를 공급하여 스크린 표시 주파수, 주사 방법(예컨대 인터레이스 또는 논-인터레이스), 및 한 필드의 주사선 수에 관한 표시 패널의 동작을 제어한다.

CPU(2106)는 또한 화상 데이타 및 문자/그래픽 데이타를 화상 생성 회로(2107)로 직접 출력하고, 입출력 인터페이스 회로(2105)를 통해 액세스하여 화상 데이타 및 문자/그래픽 데이타를 페치하도록 제어한다. CPU(2106)는 또한 다른 작업을 도울 수 있다. 예컨대, CPU(2106)는 개인용 컴퓨터 및 워드프로세서와 같이 데이타를 생성하고 처리하는 기능을 이용하도록 직접 동작할 수 있다.

또한, CPU(2106)는 외부 장치와 함께 예컨대 산술 연산 작업을 수행하기 위하여 입출력 인터페이스 회로(2105)를 통해 외부 컴퓨터망에 접속할 수 있다.

입력부(2114)는 작업자가 명령, 프로그램 또는 데이타를 CPU(2106)로 입력하는 데 사용된다. 입력부(2114)는 키보드, 마우스, 조이스틱, 바코드 리더 및 음성 인식 장치와 같은 각종 입력 장치를 사용할 수 있다.

디코더(2104)는 회로(2107 내지 2113)로부터 입력된 각종 화상 신호를 3개의 주요 색 또는 휘도 신호, I 신호 및 Q 신호의 조합으로 디코딩한다. 디코드(2104)는 도 35에 점선으로 표시된 화상 메모리를 내장하는 것이 바람직하다. 이것은 신호가 디코딩될 때 화상 메모리를 요구하는 MUSE 신호와 같은 TV 신호를 처리하는 데 화상 메모리가 필요하기 때문이다. 또한, 화상 메모리의 제공은 정지 화상의 표시를 쉽게 한다. 또한, 화상 생성 회로(2107) 및 CPU(2106)와 함께 화상 편집 외에 화상 세선화, 보간, 확대, 축소 및 합성과 같은 화상 처리를 수행하는 것이 쉬워진다.

멀티플렉서(2103)는 CPU(2106)로부터 공급된 제어 신호에 따라 원하는 화상을 선택한다. 즉, 멀티플렉서(2103)는 디코더(2104)로부터 입력된 디코딩된 화상 신호로부터 원하는 화상 신호를 선택하여 선택된 화상 신호를 구동 회로(2101)로 출력한다. 이 경우, 선택된 화상 신호가 한 프레임의 표시 시간 동안 변하는 경우, 다른 화상이 소위 멀티스크린 텔레비젼과 같이 스크린의 분할된 영역에 표시될 수 있다.

표시 패널 제어기(2102)는 CPU(2106)로부터 공급된 제어 신호에 따라 구동 회로(2101)의 동작을 제어한다.

표시 패널 제어기(2102)는 또한 구동 회로(2101)에 표시 패널의 기본 동작,예컨대 표시 패널의 구동 전원(도시되지 않음)의 동작 순서를 제어하기 위한 신호를 공급한다.

표시 패널 제어기(2102)는 또한 구동 회로(2101)에 표시 패널의 구동 동작, 예컨대 스크린 표시 주파수 및 주사 방법(인터레이스 또는 논-인터레이스)을 제어하기 위한 신호를 공급한다.

어떤 경우에는, 표시 패널 제어기(2102)는 또한 구동 회로(2101)에 화질, 예컨대 표시 화상 휘도 및 콘트라스트, 색조 및 선명도를 제어하기 위한 신호를 공급한다.

구동 회로(2101)는 표시 패널(2100)에 인가될 구동 신호를 생성하며, 멀티플렉서(2103)로부터 입력된 화상 신호 및 표시 패널 제어기(2102)로부터 입력된 제어 신호에 따라 동작한다.

각 부품의 기능이 설명되었다. 도 35에 도시된 바와 같이 구성된 표시 장치를 사용하여 각종 화상 정보원으로부터 입력된 화상 정보가 표시 패널(2100) 상에 표시될 수 있다.

보다 상세하게는, 텔레비젼 신호를 포함하는 각종 화상 신호가 디코더(2104)에 의해 디코딩된 후, 멀티플렉서(2103)에 의해 원하는 화상 신호가 선택되어 구동 회로(2101)에 입력된다. 한편, 표시 제어기(2102)는 표시될 화상 신호에 따라 구동 회로(2101)의 동작을 제어하기 위한 제어 신호를 생성한다. 구동 회로(2101)는 화상 신호 및 제어 신호에 따라 표시 패널에 구동 신호를 인가한다.

이러한 방식으로, 표시 패널 상에 화상이 표시된다. 이러한 일련의 동작은CPU(2106)에 의해 일괄적으로 제어된다.

디코더(2104) 내의 화상 메모리, 화상 생성 회로(2107) 및 CPU(2106)에 의한 공동 작업으로 표시 장치는 복수의 화상 정보 조각으로부터 선택된 화상 정보를 표시할 수 있으며, 또한 화상 처리 및 화상 편집과 같은 다른 작업을 수행할 수 있다. 화상 처리는 화상 확대, 축소, 회전, 이동, 에지 강조, 세선화, 보간, 색변환 및 화상비 변환을 포함한다. 화상 편집은 화상 합성, 소거, 결합, 대체 및 중첩을 포함한다. 본 실시예에서 상세히 설명되지 않았지만, 오디오 처리 및 편집을 위한 전용 회로가 화상 처리 및 편집과 유사하게 사용될 수 있다.

따라서, 표시 장치는 텔레비젼 표시 장치, 텔레비젼 회로의 단말 장비, 워드프로세서와 같은 사업용 단말 장비, 및 오락기의 모든 기능을 단독으로 제공할 수 있다. 이러한 표시 장치의 응용 범위는 산업 및 상업 응용 분야를 모두 커버할 정도로 매우 넓다.

도 35는 표면 도전형 방출 소자로 이루어진 전자원을 갖춘 표시 패널을 사용하는 표시 장치의 구조의 일례를 도시적으로 나타낸다. 명백히 본 발명은 이에 국한되지 않는다. 예컨대, 도 35에 도시된 구성 요소 중에서 특정 응용 분야에 필요치 않은 기능을 제공하는 회로들은 제거될 수 있다. 역으로, 특정 응용 분야에 따라 구성 요소가 추가될 수 있다. 예컨대, 표시 장치가 비디오 전화로 사용되는 경우, 텔레비젼 카메라, 마이크로폰, 조명기, 모뎀을 포함한 송수신기 등과 같은 적당한 구성 요소들이 추가된다.

이 표시 장치의 표시 패널, 특히 전자원으로서 표면 도전형 방출 소자를 사용하는 표시 패널은 소형으로 얇게 제조될 수 있다. 따라서 표시 장치의 두께는 얇아질 수 있다. 더우기, 표면 도전형 방출 소자를 사용하는 표시 패널은 큰 스크린 면적, 높은 휘도 및 우수한 시야 특성을 갖는 것이 용이하다. 따라서, 표시 장치는 우수한 선명도로 화면 외관 및 여기가 풍부한 화상을 표시할 수 있다.

본 발명에 따르면, 개선된 공간 유지 기능을 갖는 스페이서를 구비한 화상 형성 장치를 제공할 수 있다.

본 발명에 따르면, 스페이서에 의해 야기되는 전자 궤적의 변위를 더욱 줄일 수 있는 화상 형성 장치를 제공할 수 있다.

본 발명에 따르면, 고화질을 표시할 수 있는 화상 형성 장치를 제공할 수 있다.

본 발명에 따르면, 개선된 작업 효율 및 수율로 스페이서를 형성할 수 있는 화상 형성 장치의 제조 방법을 제공할 수 있다.

Claims (7)

1. 서로 간격을 두고 배치된 제1 기판과 제2 기판을 포함하는 부재로서 구성된 용기와, 상기 용기의 내부에 배치된 화상 형성 수단, 및 상기 간격을 유지하고 상기 제1 기판 또는 상기 제2 기판과의 당접부에 도전성막을 갖는 스페이서를 구비한 화상 형성 장치의 제조 방법에 있어서,

   스페이서 기재의 단부를 도전성 물질의 함유 용액에 침지함으로써 상기 스페이서 기재에 상기 용액을 전사하는 공정과, 상기 도전성 물질을 가열하여 도전성막으로 하는 공정과, 상기 스페이서 기재의 상기 도전성막이 형성된 단부를 상기 제1 기판 또는 상기 제2 기판에 당접하는 공정을 포함하는 화상 형성 장치의 제조 방법.
2. 제1항에 있어서, 스페이서 기재 표면에 상기 도전성막보다도 고저항의 도전성막을 형성하는 공정을 더 포함하는 화상 형성 장치의 제조 방법.
3. 서로 간격을 두고 배치된 제1 기판과 제2 기판을 포함하는 부재로서 구성된 용기와, 상기 용기의 내부에 배치된 화상 형성 수단, 및 상기 간격을 유지하고 상기 제1 기판 또는 상기 제2 기판과의 당접부에 도전성막을 갖는 스페이서를 구비한 화상 형성 장치의 제조 방법에 있어서,

   가열 연신에 의해 형성된 스페이서 기재의 단부를 도전성 물질의 함유 용액에 침지시킴으로써 상기 스페이서 기재에 상기 용액을 전사하는 공정과, 상기 도전성 물질을 가열하여 도전성막으로 하는 공정과, 상기 스페이서 기재의 상기 도전성막이 형성된 단부를 상기 제1 기판 또는 상기 제2 기판에 당접하는 공정을 포함하는 화상 형성 장치의 제조 방법.
4. 제3항에 있어서, 스페이서 기재 표면에 상기 도전성막보다도 저저항의 도전성막을 형성하는 공정을 더 포함하는 화상 형성 장치의 제조 방법.
5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제1 기판에는 전자 방출 소자가 배치되어 있고, 상기 제2 기판에는 상기 전자 방출 소자로부터의 전자의 조사에 의해 화상을 형성하는 화상 형성 부재가 배치되어 있는 화상 형성 장치의 제조 방법.
6. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제1 기판에는 복수의 행방향 배선과 복수의 열방향 배선으로 매트릭스 배선된 복수의 전자 방출 소자가 배치되어 있고, 상기 제2 기판에는, 상기 전자 방출 소자로부터의 전자를 가속하는 전극과 상기 전자의 조사에 의해 발광하는 발광체가 배치되어 있는 화상 형성 장치의 제조 방법.
7. 제6항에 있어서, 상기 스페이서는 상기 행방향 배선 또는 상기 열방향 배선과 상기 가속 전극에 당접되는 화상 형성 장치의 제조 방법.