KR100386201B1 - 디스플레이장치 - Google Patents

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KR100386201B1
KR100386201B1 KR1019960046111A KR19960046111A KR100386201B1 KR 100386201 B1 KR100386201 B1 KR 100386201B1 KR 1019960046111 A KR1019960046111 A KR 1019960046111A KR 19960046111 A KR19960046111 A KR 19960046111A KR 100386201 B1 KR100386201 B1 KR 100386201B1
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KR
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black matrix
display device
liquid crystal
resin
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KR1019960046111A
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순페이 야마자끼
타케시 니시
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

액티브 매트릭스형 액정 디스플레이 장치에 있어서, 박막 트랜지스터(TFT)에 접속된 다수의 화소는 화소부내에 액티브 매트릭스형으로 배열되고 구동 회로부에 의해 구동된다. 화소부 및 구동 회로부는 한쌍의 절연 기판상에 형성된다. 액정 재료는 절연 기판사이에 위치된다. 유기적 수지로 이루어진 블랙 매트릭스 재료는 구동 회로부가 형성된 한 절연 기판 상에 형성된다. 편평한 막은 블랙 매트릭스 재료상에 형성된다.

Description

디스플레이 장치
1. 발명의 분야
본 발명은 액티브 매트릭스 액정 디스플레이 장치에 관한 것이다.
2. 관련기술의 설명
액티브 매트릭스 액정 디스플레이 장치가 고품질 표시에 효과적인 것으로 공지되어 있다. 박막 트랜지스터가 각각의 화소에 대해 투명기판(보통 유리 또는 수정(quartz) 기판)상에 형성되도록 구성된다. 각각의 박막 트랜지스터는 그 관련된 화소의 전극(화소전극)을 출입하는 전하를 제어한다. 액티브 매트릭스 액정 디스플레이 장치는 각각의 화소에 대한 박막 트랜지스터를 구동시키는 회로(주변회로)를필요로 한다. 일반적으로, 주변 회로는 구동 IC로 불리는 외부의 IC 회로로서 구성된다.
개선된 버전에서, 박막 트랜지스터를 사용하여 형성된 주변회로는 기판상에 집적된다. 화소 영역 및 주변 회로 영역이 동일 기판상에 집적된 단일화된 구조를 제공한다면, 이 구조는 액정 패널의 사용을 용이하게 한다.
상기 액정 패널의 응용예로서, 투영형(projection-type) 액정 디스플레이 장치가 후술될 것이다.
칼라 디스플레이를 실행하는 제 1 방법은 액정 패널에 R, G, B의 칼라 필터를 형성하는 것이다. 제 2 방법은 다수의 패널을 마련하고 그 패널들에 의해 형성된 영상들을 조합하는 것이다. 최근에, 대형 스크린 디스플레이의 요구가 증가하고 있으며, 제 1 방법에서는 기판 크기가 증가될 필요가 있고 그에 따라 패널을 제조하기가 어렵기 때문에 제 2 방법이 투영형 디스플레이 장치를 실현하기 위해 더욱 흔히 사용된다. 제 2 방법은 일본 실용신안등록 공개 번호 제 58-111580 호에 개시되어 있다.
제 2 방법에서, 영상들을 조합하기 위해 광 축들의 일관성이 중요하다. 통상적으로, 액정 패널들은 독립적으로 배열되며 광축들의 변조는 각 패널의 위치 및 배향을 미세한 방식으로 조절함으로써 실행된다. 그러나, 이것은 비용을 증가시키고 장치의 구조를 복잡하게 하기 때문에 바람직하지가 않다. 스크린 크기들 또는 밝기를 증가시키기 위해 동일 영상들을 서로 중첩시키는, 더 발전한 기술이 공지되어 있다. 그러나, 이러한 기술은 장치의 구조가 복잡해지기 때문에 비용이 증가하는 문제가 있다.
상기 문제를 해결하기 위해, 세 개의 패널을 단일 패널로 집적하는 시도가 이루어져 왔다. 이 경우, 그것은 세 개의 칼라 R, G, B에 해당하는 영상들의 세트를 발생시키기에 기본적으로 충분하다. 밝기는 R, G, B 에 해당하는 두개 이상의 영상들을 발생함으로써 증가될 수 있다.
이러한 구성 형태에서, 주변 구동 회로 영역들을 형성하는 데 있어, 최종 생산량을 증가시키기 위해 가능한 한 기판의 중앙에 인접한 위치들에 고밀도로 집적되어야 하는 주변 회로들을 위치시키는 시도가 이루어졌다.
그러나, 상기 종래의 액정 디스플레이 장치는 후술된 두가지의 문제점이 있다.
제 1 문제점은 다음과 같다. Cr 등의 반사 금속으로 되어 있고 디스플레이 스크린의 면적을 크게 차지하는 블랙 매트릭스가, 디스플레이 스크린 측상에 위치된 상부 투명 유리 기판의 내부 표면상에 형성된다는 것이다. 외부 광이 블랙 매트릭스에 의해 반사되어 디스플레이 스크린의 밖으로 나온다. 이것은 디스플레이된 영상의 콘트라스트(contrast)를 낮추며 그에 따라 디스플레이된 영상을 더 잘 안 보이게 만든다. 즉, 디스플레이 품질을 열화시킨다.
제 2 문제점은 블랙 매트릭스가 대향 기판상에 형성된 경우에 관한 것이다. 이 경우, 도 11A에 도시된 바와 같이, 블랙 매트릭스(1)는 TFT 기판과 대향 기판의 결합 정확도를 고려하여 5 내지 7㎛ 만큼 ITO 화소 전극들(2)을 중첩시키도록 형성된다. 이와 같이, 개구부들의 크기는 제한된다. 이 경우,디스플레이 장치의 밝기를증가시키기 위해, 더욱 밝은 백 라이트를 사용해야 하고 그 결과 전력 소모를 증가시킨다.
도 11A 는 대향 기판 상의 블랙 매트릭스(1)와 ITO 화소 전극들(2)이 상호 어떻게 중첩되는지를 도시한 것이다. 도면 번호 3 내지 5 는 신호 라인, TFT, 주사 라인을 각각 나타낸다.
발명의 개요
상기 두가지 문제점을 해결하기 위해, 본 발명은 구동 회로의 TFT들 상에 블랙 매트릭스를 형성하는 것을 목적으로 한다. 이 구성은, 블랙 매트릭스 및 ITO 화소 전극을 동일 기판상에 형성함으로써 얻어진 개선된 결합 정확도 때문에, 중첩(overlapping) 폭이 약 2㎛ 까지 감소될 수 있는 이점이 있다.
이 단점은 도 11B를 참조하여 설명될 것이다. 도 11B는 블랙 매트릭스(1)가 TFT 기판상에 형성되는 경우 어떻게 상호 중첩되는지를 도시하고 있다. 전자의 경우(도 11A) 어퍼쳐(aperture) 비율은 약 15%이며(중첩 폭: 7㎛), 후자의 경우(도 11B) 어퍼쳐(aperture) 비율이 약 40% 까지 증가된다(중첩 폭: 2㎛).
한편, 대향 기판이 구동 회로에 대향될 만큼 충분히 크게 이루어지며 구동회로는 액정 영역내에 제공되는 상기 구성에서, 구동 회로 및 화소 영역이 상호 인접하게 되어 구동 회로 영역에서도 광 차폐(light shielding)를 필요로 한다.
화소 영역을 광 차폐시키기 위한 블랙 매트릭스는 TFT가 형성된 기판상에 형성되고 상기 요구를 만족시키도록 구동 회로를 광 차폐하는데 사용되는 경우, 차폐그 자체가 임의의 문제점을 야기하지 않을지라도, 구동 회로 TFT와 블랙 매트릭스간의 층간 절연막의 커패시턴스를 무시할 수 없는 문제점이 발생한다.
층간 절연막이 3,000Å 두께의 실리콘 질화막이라면, 그것은 2.50 x 10-16F/㎛2의 단위 면적 커패시턴스를 갖는다. 예를 들어, 구동 회로의 클럭 라인 등이 100㎛의 폭 및 50,000㎛의 길이의 배선(wiring) 라인을 가진다면, 구동 회로 및 블랙 매트릭스의 배선 라인에 의해 형성된 커패시턴스는 1.25x10-9F이다. 이 경우, 구동 회로의 배선 라인이 0.2Ω/㎛2의 면적 저항률(sheet resistivity)을 가진다고 가정하면, 그 지연 시간은 1.25x10-7초이며, 그것은 배선 라인의 수 메가헤르쯔에서 구동될 때 문제를 야기한다. 그 회로 특성은 화소 TFT들에서 보다 구동 회로들에서 더욱 중요하다. 따라서, 구동 회로들의 TFT들과 블랙 매트릭스 간에 형성된 층간 절연막의 커패시턴스를 감소시키는 것이 필요하다.
도 12에 도시된 바와 같이, 대향 기판(12)상에 구동 회로 영역(13)들을 위한 블랙 매트릭스(18)를 형성하고, ITO 전극(17)에 인접하도록 TFT 기판(11)상에는 화소 전극(14)을 위한 블랙 매트릭스(16)만을 형성하는 것이 행해진다. 그러나, 이러한 구조가 어퍼쳐 비율을 증가시킬지라도, TFT 기판(11) 및 그 대향 기판(12) 모두에 블랙 매트릭스(16, 18)를 형성할 필요가 있기 때문에 제조 단계들의 수는 증가한다. 도 12 에서, 도면 번호 15와 19는 각각 R, G, B의 알루미늄 배선 라인과 칼라 필터를 나타낸다.
제조 단계들의 수를 증가시키지 않고 구동 회로 영역의 광 차폐를 가능하게 하는 액정 디스플레이 장치를 제공하는 것이 바람직하다.
본 발명의 또다른 목적은 구동 회로 TFT와 블랙 매트릭스간에 형성된 층간 절연막내에 커패시턴스가 발생하는 것을 방지하고, 구동 회로의 지연 시간을 감소시키며, 그에 의해 고해상 영상들을 생성하는 것이다.
상기 목적을 위해, 본 발명에 따라, 각각의 박막 트랜지스터를 갖는 다수의 화소들이 매트릭스 형태로 배열된 화소 영역, 상기 화소 영역을 구동하고 화소 영역과 동일한 기판상에 제공되며 박막 트랜지스터를 가지는 구동 회로 영역, 및 상기 구동 회로 영역 위에 형성된 블랙 매트릭스를 포함하는 제 1 절연 기판과; 상기 제 1 절연 기판에 대향된 제 2 절연 기판 및; 상기 제 1 절연 기판과 상기 제 2 절연 기판사이에 위치된 액정 재료부가 포함된 액티브 매트릭스 액정 디스플레이 장치가 제공된다.
또, 각각의 박막 트랜지스터를 가지는 다수의 화소들이 매트릭스형으로 배열되고 평탄화막이 형성된 화소 영역, 상기 화소 영역을 구동하고 상기 화소 영역과 동일 표면상에 제공되며 박막 트랜지스터를 가지는 구동 회로, 및 제 1 절연 기판위에 형성된 블랙 매트릭스를 포함하는 제 1 절연 기판과; 상기 제 1 절연 기판에 대향된 제 2 절연 기판 및; 상기 제 1 절연 기판과 상기 제 2 절연 기판 사이에 배치된 액정 재료부를 포함하는 액티브 매트릭스 액정 디스플레이 장치가 제공된다.
또한, 한 쌍의 투명기판들과; 상기 한 쌍의 투명 기판사이에 위치된 액정 재료부와; 상기 한 쌍의 투명기판을 사용하여 구성된 2n개의 액정 패널들 및; 상기2n개의 액정 패널들에 의해 생성된 영상들을 조합하는 수단을 포함하는 액정 디스플레이 장치가 제공되어 있으며, 여기서 n은 자연수이고, 2n개의 액정 패널들은 액티브 매트릭스 화소 영역들과, 상기 화소 영역주위에 배열된 구동 회로들 및, 상기 제 1 절연 기판위에 형성된 블랙 매트릭스를 포함한다.
또한, 한 쌍의 투명기판과; 상기 한 쌍의 투명 기판사이에 위치된 액정과, 상기 한 쌍의 투명 기판들을 사용하여 구성된 2n개의 액정 패널들; 및 상기 2n개의 액정 패널에 의해 생성된 영상을 조합하는 수단을 포함하는 액정 디스플레이 장치가 제공되며, 여기서 n은 자연수이고, 2n개의 액정 패널들은 각각 평탄화막을 갖는 액티브 매트릭스 화소 영역들과, 상기 구동회로들 각각의 한쪽은 상기 화소 영역들 중 한 개에 인접하고 있고 다른 한쪽은 다른 화소 영역들 또는 다른 구동 회로에 인접하도록 그 화소 영역들 주위에 배열되는 구동 회로, 및 제 1 절연 기판위에 형성된 블랙 매트릭스를 포함한다.
본 발명에서, 절연 기판은, 예컨대 유리 또는 수정(quartz) 등의 무기 재료등과 같은, 외부 힘에 관하여 임의의 강도 레벨을 갖는 투명 재료로 이루어진 기판을 의미한다.
여기서, 박막 트랜지스터(이후 TFT라 함)는 기판상에 형성되며, 알카리가 아닌 유리 기판 또는 수정(quartz) 기판을 사용하는 것이 바람직하다. 액정 패널의 무게를 줄이기 위해, PES(황산 폴리에틸렌) 등의 복굴절이 낮은 막을 사용할 수도 있다.
각 화소 또는 주변 구동 회로를 위해 형성된 TFT는 비정질 실리콘 또는 폴리실리콘으로 제조된 능동층이 있는 형태이다.
ITO(인듐 산화물 및 주석의 합금) 투명 전극은 액정 재료를 구동하기 위한 전극들로서 기판상에 형성된다. 열 저항의 경우, ITO 전극의 형성후에 블랙 매트릭스를 형성하는 것이 바람직하다.
액정 디스플레이 장치내의 비정규의 반사로 인한 콘트라스트 감소를 줄이기 위해, 본 발명에서 사용된 블랙 매트릭스는 블랙 재료가 투명 재료내에 확산된 유형일 수도 있다. 투명 재료의 예들은 수지 등의 유기 재료 및 유리 및 수정 등의 무기재료일 수 있다. 제조상의 용이한 면에서, 아크릴계 재료와 같은 수지 재료가 바람직하다.
블랙 재료의 예들은 탄소 블랙 및 안료이다. 예를 들어, 프타로시아닌계(phtalocyanine) 안료, 퀴나크리돈계(quinacridon) 안료, 이소인돌리논계(isoindolinone) 안료, 아조계(azo) 안료, 안트라퀴논계(anthraquinone) 안료, 및 다이옥사진계(diaxazine) 안료 등이 사용될 수도 있다.
블랙 매트릭스를 형성하는 또다른 방법은 젤라틴 등의 중성의 폴리메릭 재료, 또는 폴리비닐 알콜 등의 합성의 폴리메릭 재료, 또는 혼색에 의한 폴리비닐 피롤리돈(pyrrolidone) 아크릴계 수지 등을 감광하고, 그후, 포토리소그래픽 처리에 의해 미세한 패턴을 형성하고, 마지막으로 산화 다이(acid dye) 또는 반응 다이(reactive dye)로 착색하는 것이다.
또다른 방법으로는 PVA계 수지, 아크릴계 수지, 또는 폴리이미드계(polyimide) 수지와 같은 감광 수지내에 탄소와 같은 안료를 분산시킨후, 포토리소그래피 처리에 의해 미세한 패턴을 형성하는 것이다.
상기 처리동안, 아크릴계 수지에 탄소를 분산시키는 방법이 저항을 감소시키고 박막을 형성할 수 있기 때문에 바람직하다.
수지계 재료내에 블랙 재료를 분산시키는 방법은 사용된 블랙 재료에 따라 교반기(stirrer)를 이용하는 교반법, 볼 밀(ball mill)법, 3색 롤(roll)법 등에서 적절히 선택될 수도 있다. 블랙 재료의 분산은 분산 동작동안 표면 활성제 등의 소량의 분산제를 부가함으로써 개선될 수 있다. 분산을 안정화시키고 얇은 블랙 매트릭스층을 형성하기 위해, 블랙 재료의 평균 입자 직경이 약 0.1㎛ 인 것이 바람직하다. 만일, 평균 입자 직경이 이 값보다 더 크다면, 칼라 불균일이 발생하여 블랙 매트릭스는 의도된 기능을 수행할 수 없다.
블랙 매트릭스는 일반적인 포토리소그래피 방법에 의해 레지스트 패턴을 형성하는 방법과 유사하게 TFT 기판상에 형성될 수 있다. 즉, 블랙 재료가 분산된 유기 용액은 스핀 코팅 또는 프린팅에 의해 TFT 기판에 인가되며, 그 후 공지된 포토그래피 방법에 의해 패턴화되고, 마지막으로 약 200℃의 사후-가열(post-baking)로 처리된다.
TFT가 형성된 기판에 대향하는 제 2 절연 기판은 후자와 동일한 재료로 형성된다. 투명 전극에 부가하여, 칼라 필터, 블랙 매트릭스 및/또는 평탄화막과 같은 것(member)이, 필요하다면 대향 기판상에 형성될 수도 있다. 칼라 필터들이 형성되는 경우에, 먼저 블랙 매트릭스가 기판상에 형성된 후에, 칼라 필터들이 형성되며, 그리고나서 평탄화막은 불균일한 표면을 평탄화하도록 형성되고, 마지막으로 투명전극층이 형성된다.
액정 재료는 네마틱(nematic), 콜레스테릭(cholesteric), 또는 스멕틱(smectic) 재료, 또는 그러한 재료들 중 하나가 투명한 수지 재료내에 분산된 분산성 액정일 수도 있다. 특히, 분산성 액정이 분극판의 사용을 요구하지 않기 때문에, 밝은 패널을 제공할 수 있다.
네마틱, 콜레스테릭, 또는 스멕틱 액정 재료가 사용되는 경우, 소정의 방향으로 액정 재료를 배향시키기 위해 배향 처리가 한 쌍의 기판의 대향 표면상에서 실행된다. 배향 처리는, 기판 표면이 기판들 중 한 개 또는 둘 모두 상에 형성된 유기 또는 무기 재료의 박막을 통해서 또는 직접적으로 천(cloth) 또는 그와 유사한 것을 가지고 마찰되는(rub) 마찰(rubbing) 처리이다.
배향 처리된 기판들은, 배향처리된 표면들, 또는 TFT들, 투명 전극들 등이 형성된 표면들이 상호 대향하도록 배치되며, 액정 재료는 대향 기판들 사이에 위치된다. 스페이서 등은 일정한 기판 갭을 제공하기 위해 한 쌍의 기판간에 분포된다. 직경 1 내지 10㎛인 스페이서들이 사용된다. 한 쌍의 기판은 예를 들어 에폭시 접착제로 상호 고정된다. 접착제는 주변 구동 회로 영역들 및 화소 영역을 둘러싸도록 기판의 주변부에 인가된다.
양호한 실시예의 상세한 설명
이하에서, 본 발명에 따른 액티브 매트릭스 회로를 사용하는 액정 디스플레이 장치의 기판을 제조하는 방법들이 설명되어 있다.
제 1 실시예
도 1A 내지 도 1G에 있어서, 본 발명의 제 1 실시예에 따른 모놀리식(monolithic) 액티브 매트릭스 회로를 제조하는 공정이 설명되어 있다. 이것은 저온의 폴리실리콘 공정이다. 도 1A 내지 도 1G에서, 좌측은 구동 회로의 TFT들(99)의 제조 공정을 나타내고, 우측은 액티브 매트릭스 회로의 TFT(100)를 제조하는 공정을 나타낸다.
첫째, 두께가 1,000 내지 3,000Å인 실리콘 산화막, 즉, 하부 코팅 산화막(102)은 산소 분위기에서 스퍼터링 또는 플라즈마 CVD에 의해 유리 기판(101)(제 1 절연 기판)상에 형성된다.
그후, 300 내지 1,500Å, 양호하게는 500 내지 1,000Å의 두께를 갖는 비정질 실리콘막은 플라즈마 CVD 또는 LPCVD에 의해 형성되고 500℃보다 낮지 않은 온도, 양호하게는 500 내지 600℃로 열 어닐링에 의해 결정화되거나 또는 결정성(crystallinity)에 있어 개선된다. 광 어닐링(예를 들어, 레이저 어닐링)은 결정성을 더욱 개선하기 위해 열 어닐링 후에 실행될 수도 있다. 또, 일본 특허 공개 번호 제 6-244103호 및 제 6-244104호에 기술된 바와 같이, 실리콘의 결정화를 촉진하기 위해 니켈과 같은 원소(촉매 원소)가 열 어닐링에 의해 결정화 단계에서 첨가된다.
다음에, 실리콘막은 구동 회로 TFT(99)의 아일랜드형(island-like) 능동층들(P-채널 TFT를 위한) 103 및 (N-채널 TFT를 위한) 104와, 매트릭스 회로 TFT(100)(화소 TFT)의 아일랜드형 능동층(105)으로 에칭된다. 500 내지 2,000Å 두께의 실리콘 산화 게이트 절연막(106)은 그후, 산소 분위기에서 스퍼터링에 의해형성된다. 대안적으로, 그 절연막은 플라즈마 CVD에 의해서 형성될 수도 있다. 이 경우, 일산화이질소(N2O) 또는 산소(O2), 및 모노실란(SiH4)의 재료 가스들을 사용하여 양호한 결과들이 얻어진다.
그 이후, 2,000 내지 6,000Å 두께의 알루미늄막이 스퍼터링에 의해 전체 기판 표면상에 형성된다. 연속의 가열 공정에서 힐로크(hillocks)들의 발생을 방지하기 위해, 알루미늄막은 실리콘, 스칸듐, 팔라듐 등을 함유할 수 있다. 게이트 전극(107 내지 109)은 알루미늄막을 에칭함으로써 형성된다(도 1A).
알루미늄 게이트 전극(107 내지 109)은 그후 양극 산화(anodize)된다. 결과적으로, 게이트 전극들(107 내지 109)의 표면들은 절연층들로서 작용하는 알루미늄 산화층들(110 내지 112)을 가지고 형성된다(도 1B 참조).
다음에, 포토레지스트 마스크(113)가 TFT들(99)의 P-채널 TFT를 구성하는 능동층(103)을 덮도록 형성된다. 그후, 인 이온들이 인화수소 도핑 가스의 사용에 의한 이온 도핑을 통해 1x1012내지 5x1013원자/cm2의 분량으로 이온 주입(implant)된다. 결과적으로, 강한 N형 영역들(소스와 드레인) 114와 115가 형성된다(도 1C).
다음, 포토레지스트 마스크(116)는 TFT(99)의 N-채널 TFT를 구성하는 능동층(104) 및, 화소 TFT를 구성하는 능동층(105)을 덮도록 형성된다. 디바란(B2H6) 도핑 가스의 사용에 의한 이온 도핑을 통해 5×1014내지 8×1015원자/cm2의 분량으로 이온 주입된다. 결과적으로, 강한 P형 영역(117)(소스 및 드레인)이 형성된다. 즉, 강한 N형 영역(소스 및 드레인)(114, 115) 및 강한 P 형 영역(소스 및 드레인)(117)은 상기 도핑에 의해 형성된다(도 1D).
그 이후, 열 어닐링은 도핑에 의한 손상을 회복시키고 도핑된 불순물을 활성화하시키고 실리콘 결정성을 회복시키기 위해 450 내지 850℃에서 0.5 내지 3 시간동안 실행된다. 그후, 층간 절연막(118)으로서 두께가 3,000 내지 6,000Å의 실리콘 산화막이 플라즈마 CVD를 통해 전체 표면상에 형성된다. 대안적으로, 단층의 실리콘 질화막 또는 다층의 실리콘 산화막 및 실리콘 질화막이 형성될 수도 있다. 소스들 및 드레인들을 위한 접촉 홀들은 습식 에칭 또는 건식 에칭을 통해 층간 절연막(118)을 에칭함으로써 형성된다.
그후, 2,000 내지 6,000Å두께의 단층 알루미늄막 또는 타타늄/알루미늄 다층막이 스퍼터링을 통해 형성된다. 이러한 막을 에칭함으로써, 구동 회로 TFT들(99)의 전극/배선 라인들(119 내지 121) 및 화소 TFT(100)의 전극/배선 라인(122, 123)이 형성된다(도 1E). 또한, 두께가 1,000 내지 3,000Å인 실리콘 질화막(124)이 패시베이션(passivation) 막으로서 플라즈마 에칭을 통해 형성되고 그후 화소 TFT(100)의 전극에 도달하는 접촉 홀(123)을 형성하도록 에칭된다. 다음, 두께가 500 내지 1,500Å인 ITO(인듐 주석 산화물)이 스퍼터링을 통해 형성된 후 화소 전극(125)을 형성하도록 에칭된다. 또한, 2,000Å두께의 실리콘 질화막이 플라즈마 CVD 를 통해 형성된 후 층간막(126)이 되도록 에칭된다(도 1F).
다음, 수지 재료로 된 블랙 매트릭스(127)가 화소 전극들(125)을 제외한 영역들에 형성된다. 즉, 화소 TFT들(100)을 포함하는 배선 라인 영역들 상에 및 구동회로의 TFT(99)상에 형성된다. 블랙 매트릭스(127)는, 스핀 코팅 또는 프린팅에 의해, 평균 입자 지름이 1,000Å인 탄소가 아크릴계 수지 재료에 분산된 용액을 인가함으로써 형성된다. 사전-가열(pre-baking)이 100℃에서 2분 동안 실행된후, 그 막은, 화소 전극들(125)만을 제외한 TFT들(99, 100) 및 모든 배선 라인들 상에 블랙 매트릭스(127)를 형성하기 위해 공지된 포토리소그래피 기법에 의해 패턴화된다(도 1G). 이 패턴화는 일반 패턴화에서보다 더 강한 자외선 광(20mW/cm2보다 크게)을 인가함으로써 실행되어, 그 패턴화 시간이 산소와 반응을 허용하기에는 불충분하게 된다. 예를 들어, PVA(폴리비닐 알콜) 산소 차폐막은 블랙 매트릭스의 인가후에 형성된다. 산소로부터 차폐시키는 이유는 산소의 존재가 수지 재료와 산소가 반응되도록 야기시키고 그에 의해 결과적인 막의 품질이 저하되기 때문이다.
현상(development)은 TMAH가 2.36 wt%로 물에 용해된 현상액을 사용하여 실행된다. 결과적으로, 1㎛두께의 블랙 매트릭스(127)는 주변의 구동 회로(99), 화소 TFT(100), 및 게이트/소스 배선 라인 상에 형성되었다. 화소 영역의 어퍼쳐 비율은 60%이다.
액정 패널은 이와 같이 형성된 TFT 기판을 대향 기판에 결합시킴으로써 형성된다. 기판 갭은 두 기판들간에 5㎛ 직경의 구형 스페이서를 삽입시킴으로써 전체 패널상에 균일하게 이루어진다. 두 기판을 상호 결합 및 고정시키기 위해, 화소 영역 및 주변 구동 회로 영역을 둘러싸는 패턴을 가지고 에폭시 접착제로 봉인된다. 두 기판들이 주어진 형태로 절단된 후, 액정 재료는 두 기판들간에 주입된다.
액정 디스플레이 장치에 있어서, 블랙 매트릭스는 수지 재료로 이루어지기 때문에, 구동 회로 TFT들과 블랙 매트릭스간의 층간 절연막의 커패시턴스는 무시할 수 있을 만큼 작게 된다.
이러한 실시예에서, 화소 TFT들 상에 형성된 블랙 매트릭스 일부가 수지 재료로 이루어지더라도, 이는 크롬으로도 이루어질 수도 있다. 그러나, 구동 회로들 상의 블랙 매트릭스 및 화소 TFT들 상의 블랙 매트릭스가 다른 재료들로 형성된 경우, 제조 단계들의 수가 증가된다. 또한, 화소 TFT들 상에 블랙 매트릭스를 형성하지 않을 수 있다.
제 2 실시예
본 실시예는 제 1 실시예의 제조 방법에 따라서 형성되고 6 개의 패널이 일체화된 집적 액정 패널의 구성을 지시한다. 도 2A 및 도 2B 는 이러한 실시예에 따른 집적 액정 패널의 일반 구성을 도시한다.
도 2A 는 집적 액정 패널의 평면도이며 TFT들이 형성된 기판의 일반 구성을 도시한다. 도 2B 는 도 2A 의 라인 A-A' 을 따라 취한 단면도이다. 도 2A 및 도 2B 는 제 1 실시예의 수지 블랙 매트릭스(127)가 주변 구동 회로들(201, 202, 209 내지 211)내에 형성된 상태를 도시하고 있다.
주변 구동 회로는, 그 고집적도 때문에, 생산량을 감소시키는 결함들이 발생할 가능성이 높다. 집적 회로를 형성하는 경우 경험적으로 , 기판의 주변부가 그 중앙부보다 생산량이 낮다. 이것은 주변부에 더욱 뚜렷한 기판 변형, 주변부에서 존재할 가능성이 더 높은 먼지, 및 마스크 레지스트레이션 오차(mask registrationerror) 와 같은 다양한 요인들에 기인한다고 고려된다.
이러한 다양한 요인으로 인한 생산량 감소는 회로 집적도가 증가할수록 더욱 뚜렷해진다. 따라서 전체 장치의 생산량을 증가시키기 위해, 가능하다면 기판 중앙부내에 고집적된 회로들을 형성하는 것이 효과적이다.
도 2A 및 도 2B 의 액정 패널은, 칼라 영상(R, G, B)의 형성을 위한 제 1 세트의 패널들(203 내지 205) 및 또 다른 칼라 영상(R', G', B')의 형성을 위한 제 2 세트의 패널들(206 내지 208)이 집적되고, 주변 구동 회로들(201, 202, 209 내지 211)이 수평 주사 및 수직 주사 각각을 위해 공통으로 그러한 패널들에 통상적으로 사용되는 것을 특징으로 한다.
제 3 실시예
이러한 실시예는 TFT들이 형성된 제 2 실시예에 따라 평탄화 막이 기판상에 제공된 경우를 지시한다. 즉, 평탄화막(428)은 블랙 매트릭스가 형성된 영역들 및 화소 영역내에 제공된다.
도 3A 및 도 3B는 제 2 실시예서와 동일 참조 번호들이 동일한 부분들을 표시하는 이러한 실시예를 도시한다. 우선, TFT들을 가지고 형성된 제 2 실시예에 따른 기판은 제 1 실시예의 제조 방법에 따라 생성된다. 도 4A 내지 도 4G 는 특정 제조 공정을 도시한다.
먼저, 두께가 1,000 내지 3,000Å인 실리콘 산화막, 즉 하부코딩 산화막(402)은 산소 분위기에서 스퍼터링 또는 플라즈마 CVD를 통해 유리 기판(401)(제 1 절연 기판)상에 형성된다.
그후, 300 내지 1,500Å, 양호하게는 500 내지 1,000Å의 두께를 갖는 비정질 실리콘막이 플라즈마 CVD 또는 LPCVD에 의해 형성되고, 500℃ 보다 낮지 않은 온도, 양호하게는 500 내지 600℃에서 열 어닐링에 의해 결정화되거나 또는 결정성이 개선된다. 광 어닐링(예를들어, 레이저 어닐링)은 그 결정성을 더 개선하기 위하여 열 어닐링 후에 실행된다. 또한, 일본 특허 공개 번호 제 6-244103호 및 제 6-244104호에 기술된 바와 같이, 실리콘 결정화를 촉진하기 위한 니켈과 같은 원소(촉매 원소)가 열 어닐링에 의해 결정화 단계에 부가될 수도 있다.
다음, 실리콘막은 구동 회로의 TFT들(399)의 아일랜드형(island-like) 능동층들(TFT(399)의 아일랜드형 능동층(403)(P-채널 TFT) 및 (404)(N-채널 TFT)과, 매트릭스 회로의 TFT(400)(화소 TFT)의 아일랜드형(island-like) 능동층(405)으로 에칭된다. 두께가 500 내지 2,000Å인 실리콘 산화 게이트 절연막(406)은 그후 산소 분위기에서 스퍼터링을 통해 형성된다. 대안적으로, 플라즈마 CVD에 의해 실행될 수도 있다. 이러한 경우, 일산화이질소(N2O) 또는 산소(O2), 모노실란(SiH4)의 재료 가스들을 사용하여 양호한 결과들이 얻어진다.
그후, 두께가 2,000 내지 6,000Å인 알루미늄막이 스퍼터링에 의해 전체 기판 표면상에 형성된다. 후속 가열 처리시에 힐로크들의 발생을 방지하기 위해, 알루미늄막은 실리콘, 스카듐, 팔라듐 등을 함유한다. 게이트 전극들(407 내지 409)은 알루미늄막을 에칭함으로써 형성되었다.(도 4A).
알루미늄 게이트 전극(407 내지 409)은 그후 양극 산화(anodize)된다. 결과적으로, 게이트 전극들(407 내지 409)의 표면들에는 절연층들으로서 작용하는 알루미늄 산화층들(410 내지 412)을 가지고 형성된다.
다음, 포토레지스트 마스크(413)가 TFT들 중(399) P-채널 TFT를 구성하는 능동층(403)을 덮도록 형성된다. 그후, 인 이온들은 인화수소 도핑 가스의 사용에 의한 이온 도핑을 통해 1×1012내지 5×1013의 분량으로 주입된다. 결과적으로, 강한 N 형 영역들(소스 및 드레인)(414, 415)이 형성된다(도 4C).
다음, 포토레지스트 마스크(416)는 TFT들(399) 중 N-채널 TFT를 구성하는 능동층(404) 및, 화소 TFT를 구성하는 능동층(405)을 덮도록 형성된다. 붕소 이온들은 디보란(B2H6) 도핑 가스의 사용에 의한 이온 도핑을 통해 5×1014내지 8×1015원자/cm2의 분량으로 주입된다. 결과적으로, 강한 P형 영역들(417)(소스 및 드레인)이 형성된다. 즉, 강한 N형 영역들(소스들 및 드레인들)(414, 415) 및 강한 P형 영역들(소스 및 드레인)(417)은 상기 도핑을 통해 형성된다(도 4D).
그 이후, 도핑에 인한 손상을 회복시키고 도핑된 불순물을 활성화시키고 실리콘 의 결정성을 복구하기 위해 450 내지 850℃에서 0.5 내지 3 시간 동안 열 어닐링이 실행된다. 그리고 나서 층간 절연막(418)으로서의 두께가 3,000 내지 6,000Å인 실리콘 산화막이 플라즈마 CVD를 통해 전체 표면상에 형성된다. 대안적으로, 단층의 실리콘 질화막 또는 다층의 실리콘 산화막 및 실리콘 질화막이 형성될 수도 있다. 소스들 및 드레인들을 위한 접촉 홀들은 습식 에칭 또는 건식 에칭을 통해층간 절연막(418)을 에칭함으로써 형성된다.
그후, 2,000 내지 6,000Å두께의 알루미늄막 또는 티타늄/알루미늄 다층막이 스퍼터링을 통해 형성된다. 이러한 막을 에칭함으로써, 구동 회로 TFT들(399)의 전극들/배선 라인들(419 내지 421) 및 화소 TFT(400)의 전극들/배선 라인들(422, 423)이 형성된다(도 4E). 또한, 1,000 내지 3,000Å두께의 실리콘 질화막(424)은 패시베이션 막으로서 플라즈마 에칭을 통해 형성된 후, 화소 TFT(400)의 전극(423)에 도달하는 접촉 홀을 형성하도록 에칭된다. 다음, 500 내지 1,500Å두께의 ITO(인듐 주석 산화물)막이 스퍼터링을 통해 형성된 후, 화소 전극(425)을 형성하도록 에칭된다. 또, 2,000Å두께의 실리콘 질화막이 플라즈마 CVD를 통해 형성되고 그후 층간막(426)이 되도록 에칭된다(도 4F).
다음, 수지 재료로 된 블랙 매트릭스(427)가 화소 전극들(425)을 제외한 영역들내에 형성된다. 즉, 구동 회로 TFT들(399) 상에 및 화소 TFT들(400)을 포함한 배선 라인 영역들 상에 형성된다. 블랙 매트릭스(427)는, 스핀 코팅 또는 프린팅을 통해, 평균 입자 지름이 1,000Å인 탄소 블랙이 아크릴께 수지 재료내에 분산된 용액을 인가함으로서 형성된다. 사전-가열이 100℃에서 2분동안 실행된 후, 그 막은 화소 전극(425)만을 제외한 TFT들(399, 400) 및 모든 배선 라인상에 블랙 매트릭스(427)를 형성하기 위해 공지된 포토리소그래피 기법으로 패턴화된다. 이러한 패턴화는 일반 패턴화보다 더 강한 자외선광(20 mW/cm2보다 크게)을 인가함으로써 실행되어 패턴화 시간은 산소와 반응하기에 불충분하게 된다. 또한, PVA 산소차단막이 블랙 매트릭스의 인가 후에 형성될 수도 있다. 산소로부터 차단시키는 이유는 산소의 존재가 수지 재료가 산소와 반응하는 것을 야기시켜서 그에 의해 결과적인 막의 품질이 저하되기 때문이다.
TMAH가 물에 2.36wt%로 용해된 현상액을 사용함으로써 현상이 실행된다. 결과적으로, 1㎛ 두께의 블랙 매트릭스(427)가 주변 구동회로(399), 화소 TFT(400), 및 게이트/소스 배선 라인상들 상에 형성된다. 화소 영역의 어퍼쳐 비율은 60%이다.
다음, 표면이, 주로 아크릴계 수지로 된 수지 용액을 스핀 코터(coater)에 의해 블랙 매트릭스(427) 및 화소 영역에 인가함으로써 평탄화된다. 수지 용액은 170°에서 3시간의 열 처리에 의해 평탄화막(428)에 완전히 세팅된다. 평탄화막(428)은 1 내지 2㎛의 두께를 갖는다(도 4G).
상기 언급된 바와 같은 아크릴계 수지 이외의 평탄화 막(428)의 재료의 예들은 아미노실란(aminosilane) 변성 에폭시 수지, 폴리이미드(polyimide) 수지를 포함한다.
이러한 실시예에서와 같이 평탄화막이 형성된 경우, 편평한 배향막이 화소영역에 형성될 수 있으며, 그것은 액정의 배향성이 개선되도록 한다.
액정 패널은 이와 같이 형성된 TFT 기판을 대향 기판에 결합시킴으로써 형성된다. 기판 갭은 그 두 기판들간에 5㎛ 직경의 구형 스페이서를 둠으로써 전체 패널에 걸쳐 균일하게 이루어진다. 두 기판들을 상호 결합 및 고정시키기 위해, 주변 구동 회로 영역들 및 화소 영역을 둘러싸는 패턴을 가지고 에폭시 접착제로 봉인된다. 두 기판들이 주어진 형태로 절단된 후, 액정 재료는 두 기판들 간에 주입된다.
액정 디스플레이 장치에서, 블랙 매트릭스가 수지 재료로 이루어져 있기 때문에, 구동 회로들의 TFT들과 블랙 매트릭스간의 층간 절연막은 무시할 수 있을 정도로 작은 커패시턴스를 갖는다.
이러한 실시예에서 화소 TFT들 상에 형성된 블랙 매트릭스 일부가 수지 재료로 되었을지라도, 그것은 크롬으로 이루어질 수도 있다. 그러나, 구동 회로들 상에 형성된 블랙 매트릭스 및 화소 TFT들 상의 블랙 매트릭스가 다른 재료들로 형성된 경우, 제조 단계들 수는 증가된다. 또한, 화소 TFT들 상에 블랙 매트릭스를 형성하지 않을 수 있다.
제 4 실시예
본 실시예는 제 1 및 제 3 실시예들의 TFT 제조 공정들에 특별한 특징이 부가된 경우를 지시한다. 이러한 실시예는 플라즈마 CVD 또는 스퍼터링을 실행하는데 있어 플라즈마로부터 분리된 고압 펄스에 의해, 제조될 반도체 장치가 손상되지 않도록 제조하는 방법에 관한 것이다.
도 5A 내지 도 5F 및 도 6A 내지 도 6D 는 이러한 실시예에 따른 일반 제조 공정을 나타낸 것이다. 우선 도 5A의 단계가 설명된다. 하부 코딩막으로서 3,000Å 두께를 갖는 실리콘 산화막이 플라즈마 CVD 또는 스퍼터링을 통해 유리기판(501)상에 형성된다. 대안적으로, 기판(501)은 수정 기판일 수도 있다.
다음, 능동층(502)의 출발막으로서 500Å두께를 갖는 비정질 실리콘막이(도시되지 않음) 플라즈마 CVD 또는 저압 열 CVD를 통해 형성된다. 결정성 실리콘막(도시되지 않음)은 가열 및/또는 레이저 광을 인가하여 비정질 실리콘막을 결정화함으로써 얻어진다. 대안적으로, 결정성 실리콘막은 저압 열 CVD 또는 플라즈마 CVD를 통해 직접 형성될 수도 있다.
이와같이 얻어진 결정성 실리콘막은 제 1 마스크를 사용하여 박막 트랜지스터를 위한 능동층(502)으로 패턴화 된다(도 5A).
다음, 게이트 절연막으로서 작용하는 1,000Å두께의 실리콘 산화막(500)이 플라즈마 CVD를 통해 형성된다.
또한, 제 1 층 배선 라인을 위한 알루미늄막(506 내지 508)은 전자빔 증착 또는 스퍼터링을 통해 형성된다.
다음 공정에서 힐로크들(hillocks) 및 위스커들(whiskers)의 발생을 억제하기 위해, 알루미늄막은 란타노이드들(lanthanoids) 및 액티노이드들(actinoids)에서 선택된 최소한 한 원소, Sc, 또는 Y를 함유하는 것이 유리하다. 이러한 실시예에서, Sc 는 0.1wt%로 알루미늄막에 함유된다.
힐로크들 및 위스커들은 막이 300℃ 보다 높게 가열되거나 레이저 광으로 조사될 때 알루미늄막 표면상에 형성될 수 있는 바늘형의 돌출부들(protrusions)이다.
또, 매우 얇고 조밀한(dense) 양극 산화막(도시되지 않음)은 알루미늄막(도시되지 않음)상에 형성될 레지스트 마스크(503 내지 505)의 접착력을 개선시키기 위해 알루미늄막 표면상에 형성된다.
양극 산화는 전해질으로서 3%의 주석산을 함유한 에틸렌 글리콜(ethyleneglycol) 용액을 암모니아수로 중화시킨 것을 사용하여 실행된다. 즉, 양극 산화는 전해질에서 각각 양극 및 음극으로서 사용된 알루미늄막 및 플라티늄판을 가지고 실행된다. 결과적인 조밀 양극 산화막의 두께는 150Å이다. 조밀 양극 산화막의 두께는 일반적으로 인가 전압에 의해 제어될 수 있다.
그후, 레지스트 마스크들(503 내지 505)은 알루미늄막상에 형성된다. 알루미늄막상에 형성된 조밀 양극 산화막에 의해, 레지스트 마스크(503 내지 505)와 알루미늄막간에 우수한 접착이 이루어진다. 제 2 마스크가 레지스트 마스크들(503 내지 505)을 형성하는데 있어 사용된다.
다음, 알루미늄막은 레지스트막 마스크(503 내지 505)를 사용하여, 게이트 전극(506) 및 그로부터 연장한 게이트 라인, 나중에 게이트 라인과 소스 라인을 연결하기 위한 단락(shorting) 라인의 일부(507), 및 게이트 전극(506)의 나중의 양극 산화에서 전류를 공급하기 위한 배선 라인의 일부(508)로 패턴화된다. 그에 따라, 도 5A 의 상태가 얻어진다.
다음, 레지스트 마스크들(503, 505)이 남게되며, 다공질 양극 산화막들(509 내지 511)이 3%의 옥살산(oxalic acid) 수용액을 사용하여 도 5B 와 같이 형성된다. 구체적으로, 양극 산화는 도 5A 에서 형성된 제 1 층 배선 라인들(506 내지 508)(양극)과 플라티늄판(음극)간에 전류를 흘림으로써 상기 수용액에서 실행된다.
각각의 알루미늄 패턴(506 내지 508)상의 레지스트 마스크들(503 내지 505)의 존재 때문에, 전해질은 알루미늄 패턴(506 내지 508)의 상부 표면과 접하지 않으며, 이로써 양극 산화는 각 패턴들(506 내지 508)의 측면들 상에서만 진행된다.
이러한 양극 산화는 전압이 강하하는 것을 막기 위해, 양극 산화를 위한 전류 공급 라인(참조 번호 508은 그것의 일부를 표시한다)을 통해 전류를 흘림으로써 실행되며, 그렇지 않으면 결과적인 양극 산화막이 액티브 매트릭스 영역의 대향 단부들에서 다른 두께를 가지도록 야기한다. 특히, 전류 공급 라인들의 사용은 큰 면적의 액정 패널을 생성하는 것이 필요하다.
다공질 양극 산화막들(509 내지 511)의 성장 거리는 양극 산화 시간에 의해 제어될 수 있으며 약 3,000 내지 10,000Å의 범위로부터 선택될 수 있다. 이러한 실시예에서, 다공질 양극 산화막들(509 내지 511)의 두께는 5,000Å으로 설정된다. 저농도 불순물 영역들의 크기는 일반적으로 다공질 양극 산화막(509)의 성장 거리에 의해 결정될 수 있다.
나중에 상세히 후술된 대로, 다공질 양극 산화 영역들(509 내지 511)은 다음의 중요 역할들을 갖는다.
-저농도의 불순물 영역들(일반적으로 LDD 영역)의 형성; 및
-제 1 층 및 제 2 층의 배선 라인들의 교차점들에서의 결함들의 발생을 억제.
다공질 양극 산화막들(509 내지 511)의 형성후에(도 5B 참조), 레지스트 막들(503 내지 505)(도 5B 에 도시않됨)은 제거되고, 또한 150Å두께의 조밀 양극 산화막들(도시되지 않음)이 제거된다.
그 이후, 조밀 양극 산화막들(512 내지 514)이 형성되며, 이는 힐로크들 및 위스커들의 발생을 억제하기에 매우 효과적이다.
그 조밀 양극 산화막들(512 내지 514)은 암모니아수로 중화된 3% 주석산을 함유한 에틸렌 글리콜 용액을 전해질로서 사용하여 형성된다.
이 단계에서, 전해질은 다공질 양극 산화막들(509 내지 511)에 투입되므로, 조밀 양극 산화막(512 내지 514)은 남은 알루미늄 전극들 및 배선 라인들(506 내지 508)의 표면들 상에 형성된다.
이러한 양극 산화 단계에서, 전체의 액티브 매트릭스 영역에 걸쳐 결과적인 양극 산화막들의 두께를 균일화하기 위해, 양극 산화 전류가 양극 산화를 위한 전류 공급 라인을 통해 공급된다.
양극 산화막들(512 내지 514)의 두께는 800Å로 설정된다. 조밀 양극 산화막들(512 내지 514)의 두께가 더 두껍게 만들어 졌다면(예컨대, 2000Å보다 크게), 나중에 능동층내에 형성되는 오프셋 영역은 또한 마찬가지로 더 두껍게 만들어 질 수 있다. 그러나, 이를 위해 인가 전압이 200V보다 높게 증가되어야 하는데, 이것은 동작의 안정성 및 재생력 면에서 바람직하지 않다. 따라서, 본 실시예에서, 힐로크들 및 위스커들의 발생을 억제하고 항복 전압을 증가시키는 효과들을 얻기 위해, 조밀 양극 산화막들(512 내지 514)의 두께는 800Å로 설정된다.
상기 단계의 결과로, 게이트 전극 및 게이트 라인(506)은 도 5B에서와 같이 형성되며, 그 크기는 양극 산화에 의해 도 5A에서의 대응 크기 보다 작다.
조밀 양극 산화막들(513, 514) 및 다공질 양극 산화막들(510, 511)은 또한 게이트 라인(506)과 소스 라인을 연결하기 위한 단락 라인의 일부(507) 및 게이트 전극(506)의 양극 산화를 위한 전류 공급 라인 일부(508) 주위에 형성된다.
그에 따라, 도 5B 의 상태가 얻어진다. 그 이후, 실리콘 산화막(503)의 노출된 부분들은 박막 트랜지스터의 능동층(502)내의 저농도 불순물 영역들을 형성하도록 제거된다. 그에 따라, 도 5C 의 상태가 얻어지며, 실리콘 산화막들(515, 내지 517)이 남게된다.
다음, 다공질 양극 산화막들(509 내지 511)은 제거된다(도 5D 참조). 인산, 아세트산, 및 질산의 혼합산을 사용하여 상기 막들은 선택적으로 제거될 수 있다.
이러한 상태에서, 불순물 이온들은 박막 트랜지스터의 소스 및 드레인 영역들을 형성하기 위해 주입된다. 구체적으로, 인 이온들은 N-채널 박막 트랜지스터를 형성하도록 주입된다. N-채널 보다는 P-채널의 박막 트랜지스터를 형성하기 위해, 붕소 이온들이 주입될 수도 있다.
이러한 단계에서, 저농도 불순물 영역들(519, 521)뿐만 아니라 소스 영역(518) 및 드레인 영역(522)은 자기 정렬(self-aligned) 방식으로 형성된다. 채널 형성 영역(520)과 드레인 영역(522)간에 형성된 저농도 영역들(521)은 일반적으로 약하게 도핑된 드레인으로 불린다(도 5D).
저농도 불순물 영역들(519, 521)은 작은 오프 전류 특성을 갖는 박막 트랜지스터를 생성하는데 매우 효과적이다. 특히, 저농도 불순물 영역들을 형성함으로써 작은 오프-전류 특성을 얻는 것은 액티브 매트릭스 영역의 각 화소내에 제공된 박막 트랜지스터에 유리하다. 왜냐하면 그러한 특성들을 갖도록 요구되기 때문이다.
불순물 이온들의 주입후에, 레이저 광은 주입된 불순물 이온을 활성시키고 이온 주입에 의해 손상된 영역들을 어닐링하기 위해 인가된다. 이러한 동작에서,이전에 형성된 조밀 양극 산화막(512 내지 514)은 힐로크들 및 위스커들이 게이트전극(506) 및 배선 라인들(507, 508)에서 발생하지 않도록 방지한다.
다음, 제 1 층간 절연막(523)으로서 작용할 4,000Å 두께의 실리콘 산화막이 TEOS 재료 가스를 사용하여 플라즈마 CVD를 통해 형성된다.
대안적으로, 층간 절연막은 실리콘 질화막 또는 실리콘 산화질화(oxynitride)막일 수도 있다. 실리콘 질화막을 형성하는 경우, 플라즈마 CVD는 암모니아 재료가스를 가지고 사용될 수도 있다. 실리콘 산화질화막을 형성하는 경우, 플라즈마 CVD는 TEOS 및 N2O의 재료 가스를 가지고 사용될 수도 있다.
또다른 대안으로서, 제 1 층간 절연막(523)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막으로부터 선택된 다수의 막들으로 된 적층막일 수도 있다.
그 이후, 접촉 홀들은 도 5E의 상태를 얻기 위해 제 3 마스크를 사용하여 제 1 층간 절연막(523)을 통해 형성된다.
그후, 제 2 층 전극들 및 배선 라인들이 형성되며, 그 각각은 티타늄막, 알루미늄막, 및 티타늄막으로 된 3 층 구조이다. 티타늄막들의 두께는 단지 양호한 접촉을 얻기 위해 사용되기 때문에 수백 옹스트롬(angstrom) 미만일 수도 있다. 제 4 마스크가 이 단계에서 사용된다.
제 2 층의 배선 층들이 단층의 알루미늄막 일지라도, 상기 언급된 3 층 막은 또다른 전극 및 배선 라인과의 양호한 접촉을 얻기 위해 본 실시예에서 사용된다.
티타늄막들 및 알루미늄막들의 에칭을 위해 또다른 에천트를 사용하는 것이 필요하다. 본 실시예에서, 암모니아과수(ammonium peroxide)가 티타늄막들의 에칭을 위해 사용되고 알루미늄 혼합 산은 알루미늄막들을 에칭하는데 사용되었다.
그에 따라, 도 5F의 상태가 얻어진다. 도 5F에서, 도면 부호(524)는 소스 전극 및 배선 라인을 표시하며, 525는 게이트 전극을 표시한다. 게이트 전극(525)은 게이트 라인(506)으로부터 연장하도록 형성된다. 배선 라인들 및 전극들(524, 525)은 제 2 층의 배선 라인들이다.
제 2 층의 배선 라인들인, 소스 라인(524) 및 게이트 전극(게이트 라인)(525)은 단락 라인을 경유하여 상호 접속된다. 이러한 구조는 소스 라인(524)과 게이트 전극(525)간의 전압차를 제거한다.
소스 라인(524)은 그 사이에 위치된 제 1 층간 절연막(523)을 가지고 양극 산화를 위한 전류 공급 라인(508)을 건너도록(overpass) 형성된다.
도 5F 는 전극들 또는 배선 라인들으로서 작용하지 않지만 나중의 분리 단계에서 사용되는 더미(dummy)전극들(526 내지 528)을 도시하고 있다. 즉, 결과적인 공정에서 배선 라인(507, 508)을 분리하는 역할을 한다.
다음, 제 2 층간 절연막(529)으로서 4,000Å 두께의 실리콘 산화막이 형성된다. 대안적으로, 제 2 층간 절연막(529)은 실리콘 질화막, 실리콘 산화질화막, 또는 절연막 및 실리콘 산화막으로 이루어진 적층막 일 수도 있다.
제 2 층간 절연막(529)을 형성하는 동안, 소스 라인(524) 및 게이트 전극(525)은 단락 라인(507)을 통해 상호 단락된다. 따라서, 플라즈마가 소스라인(524)과 게이트 전극(525)간의 전압차를 발생시키고, 다시 이 전압차는 게이트 절연막(실리콘 산화막)(515)을 정전적으로 항복(break down)시키는 것을 피할 수 있다.
다음, 도 6A 의 상태를 얻기 위하여, 접촉 홀들(530 내지 533)이 제 5 마스크를 사용하여 형성된다. 도면 번호 530은 드레인 영역(522)을 위한 접촉 홀을 표시하며, 개구 531은 배선 라인 507을 분할하는데 필요하고, 개구 532와 533은 배선 라인 508을 분할하는데 필요하다.
이 단계에서, 소스 전극의 단부(534) 및 배선 라인(524)의 표면이 노출되며, 그 부분은 나중에 외부 인출 단자(external lead-out terminal)로서 작용한다. 실제, 소스 라인 524는 액티브 매트릭스 회로를 구동하기 위한 외부 구동 회로에 접속되며, 단자 534는 주변 구동 회로의 외부 단자이다. 그러나, 복잡성을 피하기 위해, 주변 구동 회로는 도 6A 내지 도 6D 에 도시되어 있지 않다.
다음, 도 6B의 상태를 얻기 위해, 화소 전극들을 구성할 ITO 전극(535)이 스퍼터링을 통해 형성된다. 그후 ITO 전극(535)은 제 6 마스크를 사용하여 화소 전극(536)으로 패턴화된다.
화소 전극(536)을 형성하는데 있어, ITO 전극(535)의 불필요한 부분들을 제거한 후, 전극들(더미 전극들; 제 2 층 배선 라인들)(526 내지 528) 및 제 1 층 배선 라인들(507, 508)을 통해 홀들을 형성하기 위하여 에칭이 계속된다.
즉, 개구들(531 내지 533)은 제 2 층 및 제 1 층 배선 라인들을 통해 연장되며, 그에 의해 배선 라인들(507, 508)은 분할된다.
상기 에칭에 있어, 제 2 배선 라인들 각각은 티타늄막과 알루미늄막의 적층막들이기 때문에 다른 에천트들이 각각의 막들에 대해 사용될 필요가 있다.
그에 따라, 도 6C 의 상태가 얻어진다. 상기 단계는 화소 전극(536)이 패턴화에 의해 형성됨과 동시에 실행되므로, 새로운 마스크를 사용할 필요가 있다.
제 1 층 및 제 2 층의 배선 라인들이 동시에 제거될 수 있는 이유는 금속 재료만 선택적으로 제거될 수 있는 반면에 실리콘 산화막들 등으로 된 절연막들은 남겨지기 때문이다.
상기 단계에서, ITO 막(537)의 일부는 소스 라인(524)으로부터 연장하는 액정 패널의 인출 전극(534)의 표면상에 남겨져 있다. 이 ITO 막은 인출 단자(534)와 이 인출 단자(534)와 접촉할 도전 패드 또는 금속 배선 라인 사이의 상호 확산 및 침식을 방지하기 위한 버퍼층으로서 작용한다.
다음의 이유에 있어, 양극 산화를 위한 전류 공급 라인(508)이 부분들 532와 533으로 분할되는 것은 중요하다. 다음의 액정 패널 조립 공정에서, 마찰용(rubbing) 수지막은 제 2 층간 절연막을 덮도록 형성되고, 그후, 마찰이 액정을 배향시키기 위해 실행된다. 이 동작에서, 배선 라인(508)은 전기적으로 부동(floating)상태에 있으므로, 바람직하지 않은 전압차가 소스 라인(524)과 배선 라인(508)간에 발생하는 경우가 방지될 수 있다.
도 6C 에 있어, 배선 라인(507, 508)은 각각 1 위치 및 2 위치들에서 분할된다. 분할 위치들은 원하는 대로 설정될 수 있다.
도 7은 도 6C 의 A-A' 에 따른 단면도이다. 도 7 에 있어, 교차(crossing)를제공하기 위하여 소스 라인(524)은 양극 산화를 위한 전류 공급 배선 라인(508)을 건넌다. 배선 라인(508)의 부분(701)은 이전의 다공질 양극 산화막의 형성 때문에 계단형을 갖게 된다.
따라서, 제 1 층간 절연막(523)의 부분(702)에는 완만한 경사 표면이 주어지고, 그것은 소스 라인(524)이 계단의 존재로 인해 절단되는 것을 방지한다.
도 6C 의 상태에서, 수지 재료로 된 블랙 매트릭스(538)는 화소 전극들을 제외한 영역들에 형성된다. 즉, 화소 TFT들을 포함한 배선 라인 영역들 상에 및 구동 회로 TFT들 상에 형성된다(도 6D). 블랙 매트릭스(538)는, 스핀 코팅 또는 프린팅을 통해, 평균 입자 지름이 1,000Å 인 탄소 블랙이 아크릴계 수지 재료에 확산된 용액을 인가함으로써 형성된다. 사전 가열이 100℃에서 2 분동안 실행된후, 그 막은 화소 전극만을 제외한 모든 TFT들 및 배선 라인들 상에 블랙 매트릭스(538)를 형성하도록 공지된 포토리소그래피 기법에 의해 패턴화된다. 이 패턴화는, 그 패턴화 시간이 산소와 반응을 허용하기에 불충분하도록. 일반 패턴화보다 더 강한 자외선 광(20 mW/cm2보다 크게)을 인가함으로써 실행된다. 또한, 예를 들어 PVA(폴리비닐 알콜)로 된 산소 차단막은 블랙 매트릭스의 인가후에 형성될 수도 있다. 산소로부터 차단시키는 이유는 산소가 수지 재료와 반응하고 그에 의해 결과적인 막의 품질을 저하되기 때문이다.
현상은 TMAH 가 2.36 wt% 로 물에 용해된 현상액을 사용하여 실행된다. 결과적으로, 1㎛ 두께의 블랙 매트릭스(538)는 주변의 구동 회로, 화소 TFT, 게이트/소스 배선 라인들 상에 형성된다. 화소 영역의 어퍼쳐 비율은 60%이다.
액정 패널은 이와같이 형성된 TFT 기판을 대향 기판에 결합시킴으로써 형성된다. 기판 갭은 두 기판들간에 5㎛ 직경의 구형 스페이서를 둠으로써, 전체 패널에 걸쳐 균일하게 이루어진다. 두 기판을 상호 결합 및 고정시키기 위해, 화소 영역 및 주변 구동 회로 영역들을 둘러싸는 패턴을 가지고 에폭시 접착제로 봉인된다. 두 기판이 주어진 형태로 절단된 후, 액정 재료가 두 기판들 사이에 주입된다.
이와같이 형성된 액정 디스플레이 장치에 있어서, 블랙 매트릭스(538)가 수지 재료로 되어 있으므로, 구동 회로들의 TFT들과 블랙 매트릭스(538)간의 층간 절연막은 무시할수 있을 정도로 작다.
블랙 매트릭스(538)를 형성하는데 있어, 개구들(531 내지 533)은 블랙 매트릭스(538)의 재료로 채워진다. 이러한 재료가 수지 재료이므로, 블랙 매트릭스(538)의 재료로 개구들(531 내지 533)을 채우는 것은 고신뢰성을 제공하는데 효과적이다.
도 8 은 회로가 본 실시예에서 사용된 액티브 매트릭스 액정 패널의 액티브 매트릭스 회로 일부를 도시한다. 도 8 은 소스 라인(524)과 게이트 라인(525)에 구동 신호를 입력하기 위한 주변 구동 회로들을 포함하지 않는다.
도 8 의 구성에서, 게이트 라인(525)과 소스 라인(524)은 단락 라인 507에 의해 단락된다. 단락 라인 507은 도 6C 의 단계에서 개구(531)에 의해 분할된다.
도 6C 의 단계에서, 양극 산화(anodization)를 위한 전류 공급 라인(508)은 개구들(532, 533)에 의해 분할된다. 소스 라인(524)은 그 사이에 위치된 층간 절연막(523)을 가진 분할부들사이에 연장한 전류 공급 라인(508) 부분을 건넌다(overpass).
제 5 실시예
본 실시예는 도 6C 에 도시된 개구들(532, 533)와 같은 개구에 의해 분할된 제 1 층 배선 라인의 형태를 지시한다. 예를 들어, 배선 라인(508)은 일단 양극 산화가 종료되면 불필요해진다. 그러나, 국부 이상 방전에 의해 야기된 펄스 전류가 제 1 층간 절연 라인(523) 또는 제 2 층간 절연 라인(529)의 형성동안 긴 배선 라인(508)을 통해 흐를 수도 있다는 염려가 존재한다.
제 1 층간 절연 라인(523) 또는 제 2 층간 절연 라인(529)을 형성하는데 있어, 배선 라인(508)은 각각의 게이트 전극에 접속된다. 따라서, 배선 라인(508)을 통해 펄스 전류가 흐른다면, 펄스 전압은 각각의 게이트 전극에 인가된다.
이러한 문제점을 해결하기 위해 본 실시예에서, 배선 라인(508)은 도 9A 에 도시된 바와 같은 분할부들에서 브래킷(bracket) 형태를 가지며, 그래서 펄스 전류가 그 분할부들에서 사라지거나 감쇠되도록 야기된다. 도 9A 및 도 9B 는 분할 전후의 상태를 도시한 것이다.
브래킷형 부분들은 도 6C 에 도시된 개구들(532, 533)에 의해 제거된다. 이 구성이 개구(532, 533)의 크기가 증가하도록 요구할지라도, 개구(532, 533)의 크기에 있어서의 증가는 마지막에 채워지는 블랙 매트릭스 재료의 점도 등을 고려한다면 오히려 바람직하다고 말할 수 있다.
제 6 실시예
본 실시예는 블랙 매트릭스가 형성된 영역 및 화소 영역내에서의 제 4 실시예의 TFT 제조 공정후에 평탄화막(539)이 형성된 경우를 지시한다.
블랙 매트릭스가 제 4 실시예에서와 동일한 공정으로 형성된 후, 평탄화막(539)은 제 3 실시예와 동일한 평탄화막 형성 방법에 의해 형성된다. 예가 도 10에 도시된다.
도 1A 내지 도 1G 는 본 발명의 제 1 실시예에 따른 저온 폴리실리콘 처리를 도시한 횡단면도.
도 2A 및 도 2B 는 본 발명의 제 2 실시예에 따른 집적된 액티브 매트릭스 패널의 일반 구성도.
도 3A 및 도 3B 는 본 발명의 제 3 실시예에 따른 집적된 액티브 매트릭스 패널의 일반 구성도.
도 4A 내지 도 4G 는 본 발명의 제 3 실시예에 따른 저온 폴리실리콘 공정을 도시한 단면도.
도 5A 내지 도 5F 및 도 6A 내지 도 6D 는 본 발명의 제 4 실시예에 따른 액티브 매트릭스 액정 디스플레이 장치의 제조 공정을 도시한 도면.
도 7 은 도 6C의 A-A'을 따른 단면도.
도 8 은 본 발명의 제 4 실시예에 따른 액티브 매트릭스 회로부분을 도시한 회로도.
도 9A 및 도 9B 는 본 발명의 제 5 실시예에 따른 배선 라인의 형태를 도시한 도면.
도 10 은 본 발명의 제 6 실시예에 따른 평탄화막을 갖는 액정 디스플레이장치를 도시한 도면.
도 11A 및 도 11B 는 액티브 매트릭스 액정 디스플레이 장치의 예를 도시한 도면.
도 12 는 액티브 매트릭스 액정 디스플레이 장치의 또 다른 예를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명 *
101 : 유리 기판
116 : 포토레지스트 마스크
125 : 화소 전극
본 발명에 따라, 액정 디스플레이 장치에서 블랙 매트릭스가 주변의 구동 회로상에 형성되는 구조를 사용함으로써 커패시턴스가 구동 회로 TFT들과 블랙 매트릭스간에 형성된 층간 절연막에 발생함을 방지할 수 있다. 결과적으로, 구동 회로의 지연 시간이 감소될 수 있고, 그것은 고해상 영상들을 생성할 수 있게 한다.
본 발명을 사용함으로써, 액정 디스플레이 장치의 전체 구조는 가능한 한 단순하게 이루어질 수 있으며, 그 제조 비용은 감소될 수 있는 반면에 고품질 영상들이 형성될 수 있다.
또한, 주변의 구동 회로를 적절히 배열함으로써, 액정 패널 집적도가 증가할지라도 생산량에 있어서의 감소는 피할 수 있게 된다.
또한, 본 발명에 따라서 평탄화막이 형성된 경우, 편평한 배향막이 화소 영역에 형성될 수 있으며, 그것은 액정의 배향성이 개선되도록 한다.

Claims (11)

  1. 디스플레이 장치에 있어서,
    화소 전극과;
    상기 화소 전극 위에 제공된 투명 평탄화 막; 및
    상기 투명 평탄화 막 위에 제공된 배향 막을 포함하는 디스플레이 장치.
  2. 디스플레이 장치에 있어서,
    화소 전극과;
    수지 재료를 포함하는 블랙 매트릭스와;
    상기 화소 전극 및 상기 블랙 매트릭스 위에 제공된 투명 평탄화 막; 및
    상기 투명 평탄화 막 위에 제공된 배향막을 포함하는 디스플레이 장치.
  3. 제 1항 또는 제2항에 있어서, 상기 화소 전극은 인듐 주석 산화물을 포함하는, 디스플레이 장치.
  4. 제 1항 또는 제2항에 있어서, 상기 디스플레이 장치는 액정 디스플레이인, 디스플레이 장치.
  5. 제 1항 또는 제2항에 있어서, 상기 투명 평탄화 막은 수지를 포함하는, 디스플레이 장치.
  6. 제 1항 또는 제2항에 있어서, 상기 투명 평탄화 막은 아크릴계 수지, 또는 에폭시 수지, 또는 폴리이미드(ployimide) 수지를 포함하는, 디스플레이 장치.
  7. 제2항에 있어서, 상기 수지 재료는 아크릴 재료를 포함하는, 디스플레이 장치.
  8. 제2항에 있어서, 상기 수지 재료는 감광성 수지이고, 상기 블랙 매트릭스는 상기 감광성 수지 내에 분산된 안료를 더 포함하는, 디스플레이 장치.
  9. 제8항에 있어서, 상기 감광성 수지는 PVA 수지, 또는 아크릴계 수지, 또는 폴리이미드 수지를 포함하는, 디스플레이 장치.
  10. 제2항에 있어서, 상기 수지 재료는 아크릴계 수지이고, 상기 블랙 매트릭스는 상기 아크릴계 수지내에 분산된 탄소 블랙(carbon black)을 포함하는, 디스플레이 장치.
  11. 제10항에 있어서, 상기 탄소 블랙은 0.1㎛ 또는 그 미만의 평균 지름을 가지는, 디스플레이 장치.
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