KR100367799B1 - 다층 배선 구조의 반도체 장치 - Google Patents

다층 배선 구조의 반도체 장치 Download PDF

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Abstract

퓨즈(31)를 절단할 때, 반도체 기판(2)에 손상이 발생하는 경우가 있기 때문에, 다층 배선 구조의 반도체 장치의 품질이 열화하거나, 다층 배선 구조의 반도체 장치가 불량품이 되는 경우가 있다고 하는 과제나, 다층 배선 구조의 반도체 장치의 집적도를 높일 수 없다고 하는 과제가 있었다.
퓨즈(31)의 하측에 배치되고, 다층 배선(7)을 구성하는 제1층째의 금속 배선(21)과 동일층에 형성된 제1 도전층(32)과, 퓨즈(31)의 하측에 배치되고, 다층 배선(7)을 구성하는 제2층째의 금속 배선(22)과 동일층에 형성된 제2 도전층(33)을 구비하고, 제1 도전층(32)과 제2 도전층(33)으로 레이저광 제어부를 구성한다.

Description

다층 배선 구조의 반도체 장치{SEMICONDUCTOR DEVICE WITH A MULTI-LEVEL INTERCONNECTION STRUCTURE}
본 발명은 다층 배선 구조의 반도체 장치에 관한 것으로, 특히 반도체 소자를 설치하는 반도체 기판보다 상층에 배선이 형성되는 다층 배선 구조에 관한 것이다.
도 9는 종래의 다층 배선 구조의 반도체 장치의 구성을 나타낸 단면도이다. 도 10은 종래의 다층 배선 구조의 반도체 장치의 퓨즈 부분의 개략적인 구성을 나타낸 단면도이다. 도면에 있어서, 참조 번호(101)는 다층 배선 구조의 반도체 장치, 참조 번호(2')는 반도체 기판, 참조 번호(3')는 DRAM부 등의 메모리 영역, 참조 번호(4')는 논리부 등의 주변 회로 영역, 참조 번호(5')는 메모리 영역(3')에 형성된 반도체 소자로서의 스택형의 DRAM 메모리 셀, 참조 번호(6a', 6b')는 주변 회로 영역(4') 에 형성된 NMOS, PMOS 등의 트랜지스터, 참조 번호(61'∼63')는 절연막, 참조 번호(C1', C2')는 컨택트, 참조 번호(7')는 DRAM 메모리 셀(5') 보다 상층에 형성된 다층 배선부이다.
DRAM 메모리 셀(5')에 있어서, 참조 번호(11')는 텅스텐 등의 고융점 금속 혹은 폴리실리콘으로 이루어지는 비트선, 참조 번호(12')는 텅스텐, 몰리브덴 등의 고융점 금속과의 실리사이드를 구성하는 워드선, 참조 번호(13')는 폴리실리콘으로 이루어지는 셀 플레이트, 참조 번호(14')는 동일하게 폴리실리콘으로 이루어지는 스토리지 노드, 참조 번호(15')는 셀 플레이트(13')와 스토리지 노드(14') 사이에 끼워진 질화막, 산화막의 다층막으로 이루어지는 절연층이다.
다층 배선부(7')에 있어서, 참조 번호(71')는 제1층째의 층간 절연막, 참조 번호(72')는 제2층째의 층간 절연막, 참조 번호(73')는 제3층째의 층간 절연막, 참조 번호(21')는 제1층째의 금속 배선, 참조 번호(22')는 제2층째의 금속 배선, 참조 번호(23')는 제3층째의 금속 배선, 참조 번호(24')는 제4층째의 금속 배선, 참조 번호(V1'∼V3')는 각각 층간 절연막(71'∼73')에 형성되고, 상하의 금속 배선을 전기적으로 접속하는 비어 컨택트이고, 금속 배선(21'∼24')과 함께 통상 알루미늄 혹은 알루미늄 합금으로 이루어진다.
또한, 참조 번호(31')는 메모리 영역(3')과 주변 회로 영역(4')과의 경계 부근에 있어서, 다층 배선부(7')를 구성하는 제3층째의 금속 배선(23')과 동일층에 형성된 퓨즈이다. 퓨즈(31')는, 제조 공정에서 발생한 불량의 DRAM 메모리 셀(5')을 용장 메모리 셀로 치환하기 위해 이용된다.
또, 도 9는 다층 배선 구조의 반도체 장치의 구체적인 구성의 일례를 나타내고 있고, DRAM 메모리 셀(5')을 구성 요소로서 포함하는 메모리가 메모리 영역(3')에 형성되고, 트랜지스터(6a', 6b')를 구성 요소로서 포함하는 주변 회로가 주변 회로 영역(4')에 형성되는 것을 나타내고 있다. 또한, 도 9중, DRAM 메모리 셀(5') 및 트랜지스터(6a', 6b')의 일부의 구성 요소는, 생략하여 도시하지 않는다. 또한, 도면을 간략화하기 위해, 도 9 및 도 10 중, 해칭을 생략하고 있는 부분도 있다.
다음에 동작에 대해 설명한다.
제조 공정에서 발생한 불량의 DRAM 메모리 셀(5')을 용장 메모리 셀로 치환하는 경우, 우선, 웨이퍼 테스트를 행한다. 그 후, 그 테스트 결과에 기초하여, 도 11에 도시한 바와 같이, 절단하여야 할 퓨즈(31') 에 레이저광 P를 조사한다. 퓨즈(31')에 레이저광 P를 조사하면, 레이저광 P의 에너지가 퓨즈(31')에 흡수되고, 퓨즈(31')가 용융하여 절단되고, 용장 회로가 사용 가능하게 된다. 이렇게 하여, 불량의 DRAM 메모리 셀(5')을 용장 메모리 셀로 치환할 수 있다.
또, 본원 발명의 참고 기술로서 특개소60-76140호 공보 및 특개평9-17877호 공보에 개시의 기술이 있다.
도 12는 특개소60-76140호 공보에 도시된 반도체 장치의 퓨즈 부분의 단면도이다. 도면에 있어서, 참조 번호(111)는 반도체 장치, 참조 번호(112)는 반도체 기판, 참조 번호(113)는 필드 산화막, 참조 번호(114)는 퓨즈, 참조 번호(115)는 퓨즈(114)를 덮는 PSG(인 규산 유리)막, 참조 번호(116)는 퓨즈(114)의 하측의 필드 산화막(113) 상에 형성된 도전층, 참조 번호(117)는 퓨즈(114)와 도전층(116) 사이에 형성된 절연막이다.
이 기술에서는, 퓨즈(114) 및 도전층(116)을 폴리실리콘, 고융점 금속 또는, 이들의 실리사이드 화합물로 형성하고 있고, 메모리 셀을 구성하는 워드선이나 비트선을 형성할 때에, 이들을 동시에 형성하는 것을 상정하고 있다. 그리고, 퓨즈(114)의 하측에 배치되는 도전층은 1층만으로 단순 배선 구조를 나타내는 것에 그치고 있다.
도 13은 특개평9-17877호 공보에 기재된 반도체 장치의 퓨즈 부분의 단면도이다. 도면에 있어서, 참조 번호(121)는 반도체 장치, 참조 번호(122)는 퓨즈, 참조 번호(123)는 퓨즈(122)의 하측에 형성된 도전층이다.
이 기술에서는, 도전층(123)을, 레이저광을 반사하기 위한 수단으로서 이용하고 있는 것에 그치고 있다.
종래의 다층 배선 구조의 반도체 장치는 이상과 같이 구성되어 있으므로, 레이저광 P를 조사하여 퓨즈(31)를 절단할 때, 퓨즈(31)로 흡수할 수 없던 레이저광이나 절단 후 이것을 통과한 레이저광이 퓨즈(31)의 하측에 전달되고, 반도체 기판(2)까지 도달함으로써, 퓨즈(31)의 하측의 반도체 기판(2)에 손상(2a)이 발생하는 경우가 있었다. 이 때문에, 다층 배선 구조의 반도체 장치의 품질이 열화할 뿐만 아니라, 다층 배선 구조의 반도체 장치 그 자체가 불량품으로 되는 경우가 있다고 하는 과제가 있었다.
또한, 퓨즈(31)의 하측의 반도체 기판(2)에 반도체 소자를 설치한 경우, 반도체 기판(2)까지 도달하는 레이저광에 의해 반도체 소자가 파괴하기 때문에, 퓨즈(31)의 하측의 반도체 기판(2)에 반도체 소자를 설치할 수 없었다. 이 때문에, 반도체 장치의 집적도를 높일 수 없다고 하는 과제가 있었다.
본 발명은 상기한 바와 같은 과제를 해결하기 위해 이루어진 것으로, 퓨즈를 절단하기 위해 조사하는 레이저광이 퓨즈의 하측의 반도체 기판에 도달할 우려가 적은 다층 배선 구조의 반도체 장치를 얻는 것을 목적으로 한다.
본 발명의 바람직한 실시 형태로서의 다층 배선 구조의 반도체 장치는, 반도체 소자를 형성한 반도체 기판과, 이 반도체 소자를 피복하여 이루어지는 절연막과, 이 절연막에 형성한 컨택트를 통해 상기 반도체 소자 또는 상기 기판과 전기 접속하기 위해, 상기 절연막 상에 형성한 제1 배선과, 이 제1 배선 및 상기 절연막 상에 형성한 제1 층간 절연막과, 이 제1 층간 절연막에 형성한 비어 컨택트를 통해 상기 제1 배선과 전기 접속하기 위해, 상기 제1 층간 절연막 상에 형성한 제2 배선과, 이 제2 배선 및 상기 제1 층간 절연막 상에 형성한 제2 층간 절연막과, 이 제2 층간 절연막에 형성한 비어 컨택트를 통해 상기 제2 배선과 전기 접속하기 위해, 상기 제2 층간 절연막 상에 형성한 제3 배선과, 상기 제2 배선이 제공하는 도전층과 동일층에 형성된 퓨즈와, 이 퓨즈의 하측에 배치되는 도전층에 의해 구성되며, 상기 도전층이 제1 배선과 동일층에 형성된 레이저광 제어부를 구비한 것이다.
또한, 본 발명의 다른 바람직한 실시 형태로서의 다층 배선 구조의 반도체 장치는, 반도체 소자를 형성한 반도체 기판과, 이 반도체 소자를 피복하여 이루어지는 절연막과, 이 절연막에 형성한 컨택트를 통해 상기 반도체 소자 또는 상기 기판과 전기 접속하기 위해, 상기 절연막 상에 형성한 제1 배선과, 이 제1 배선 및 상기 절연막 상에 형성한 제1 층간 절연막과, 이 제1 층간 절연막에 형성한 비어 컨택트를 통해 상기 제1 배선과 전기 접속하기 위해, 상기 제1 층간 절연막 상에 형성한 제2 배선과, 이 제2 배선 및 상기 제 l 층간 절연막 상에 형성한 제2 층간 절연막과, 이 제2 층간 절연막에 형성한 비어 컨택트를 통해 상기 제2 배선과 전기 접속하기 위해, 상기 제2 층간 절연막 상에 형성한 제3 배선과, 이 제3 배선 및 상기 제2 층간 절연막 상에 형성한 제3 층간 절연막과, 이 제3 층간 절연막에 형성한 비어 컨택트를 통해 상기 제3 배선과 전기 접속하기 위해, 상기 제3 층간 절연막 상에 형성한 제4 배선과, 상기 제3 배선을 제공하는 도전층과 동일 층에 형성된 퓨즈와, 이 퓨즈의 하측에 배치된 적어도 1개의 도전층에 의해 구성된 레이저광 제어부로서, 상기 제어부가 상기 제1 배선 또는 제2 배선과 동일 도전층에 형성되거나, 상기 제1 배선 및 제2 배선과 각각 동일한 두개의 도전층에 형성된 레이저광 제어부를 구비한 것이다.
본 발명의 다른 바람직한 실시 형태로서의 다층 배선 구조의 반도체 장치에서는, 레이저광 제어부에 포함되는 도전층은 더미 패턴에 의해 구성되는 것을 특징으로 하는 것이다.
본 발명의 다른 바람직한 실시 형태로서의 다층 배선 구조의 반도체 장치에서는, 퓨즈의 하측에 위치 결정된 레이저광 제어부 아래의 반도체 기판에 반도체 소자를 구비한 것을 특징으로 하는 것이다.
도 1은 본 발명의 실시 형태 1에 따른 다층 배선 구조의 반도체 장치의 구성을 나타낸 단면도.
도 2는 본 발명의 실시 형태 1에 따른 다층 배선 구조의 반도체 장치의 퓨즈 부분의 개략적인 구성을 나타낸 단면도.
도 3은 본 발명의 실시 형태 1에 따른 다층 배선 구조의 반도체 장치의 동작 설명도.
도 4는 본 발명의 실시 형태 1에 따른 다층 배선 구조의 반도체 장치의 다른 실시 형태의 구성을 나타낸 단면도.
도 5는 본 발명의 실시 형태 2에 따른 다층 배선 구조의 반도체 장치의 퓨즈 부분의 개략적인 구성을 나타낸 단면도.
도 6은 본 발명의 실시 형태 2에 따른 다층 배선 구조의 반도체 장치의 동작 설명도.
도 7은 본 발명의 실시 형태 3에 따른 다층 배선 구조의 반도체 장치의 퓨즈 부분의 개략적인 구성을 나타낸 단면도.
도 8은 본 발명의 실시 형태 3에 따른 다층 배선 구조의 반도체 장치의 동작설명도.
도 9는 종래의 다층 배선 구조의 반도체 장치의 구성을 나타낸 단면도.
도 10은 종래의 다층 배선 구조의 반도체 장치의 퓨즈 부분의 개략적인 구성을 나타낸 단면도.
도 11은 종래의 다층 배선 구조의 반도체 장치의 동작 설명도.
도 12는 종래의 반도체 장치의 퓨즈 부분의 단면도.
도 13은 종래의 반도체 장치의 퓨즈 부분의 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 다층 배선 구조의 반도체 장치
2 : 반도체 기판
2a : 손상
3 : 메모리 영역
4 : 주변 회로 영역
5 : DRAM 메모리 셀
6a, 6b : 트랜지스터
7 : 다층 배선부
11 : 비트선
12 : 워드선
13 : 셀 플레이트
14 : 스토리지 노드
15 : 절연층
21 : 제1층째의 금속 배선
22 : 제2층째의 금속 배선
23 : 제3층째의 금속 배선
24 : 제4층째의 금속 배선
31 : 퓨즈
32 : 제1 도전층
33 : 제2 도전층
34 : 제1 더미 패턴
35 : 제2 더미 패턴
41 : 트랜지스터
61∼63 : 절연막
71∼73 : 층간 절연막
C1, C2 : 컨택트
V1∼V3 : 비어 컨택트
이하, 본 발명의 실시의 일형태를 설명한다.
실시 형태 1.
도 1은 본 발명의 실시 형태 1에 따른 다층 배선 구조의 반도체 장치의 구성을 나타낸 단면도이다. 도 2는 본 발명의 실시 형태 1에 따른 다층 배선 구조의 반도체 장치의 퓨즈 부분의 개략적인 구성을 나타낸 단면도이다. 도면에 있어서, 참조 번호(1)는 다층 배선 구조의 반도체 장치, 참조 번호(2)는 반도체 기판, 참조 번호(3)는 DRAMM부 등의 메모리 영역, 참조 번호(4)는 논리부 등의 주변 회로 영역, 참조 번호(5)는 메모리 영역(3)에 형성된 반도체 소자로서의 스택형의 DRAM 메모리 셀, 참조 번호(6a, 6b)는 주변 회로 영역(4)에 형성된 NMOS, PMOS 등의 트랜지스터, 참조 번호(61∼63)는 절연막, 참조 번호(C1, C2)는 컨택트, 참조 번호(7)는 DRAM 메모리 셀(5)보다 상층에 형성된 다층 배선부이다.
DRAM 메모리 셀(5)에 있어서, 참조 번호(11)는 텅스텐 등의 고융점 금속 혹은 폴리실리콘으로 이루어지는 비트선, 참조 번호(12)는 텅스텐, 몰리브덴 등의 고융점 금속과의 실리사이드를 구성하는 워드선, 참조 번호(13)는 폴리실리콘으로 이루어지는 셀 플레이트, 참조 번호(14)는 동일하게 폴리실리콘으로 이루어지는 스토리지 노드, 참조 번호(15)는 셀 플레이트(13)와 스토리지 노드(14) 사이에 끼워진 질화막, 산화막의 다층막으로 이루어지는 절연층이다.
다층 배선부(7)에 있어서, 참조 번호(71)는 제1층째의 층간 절연막, 참조 번호(72)는 제2층째의 층간 절연막, 참조 번호(73)는 제3층째의 층간 절연막, 참조 번호(21)는 제1층째의 금속 배선, 참조 번호(22)는 제2층째의 금속 배선, 참조 번호(23)는 제3층째의 금속 배선, 참조 번호(24)는 제4층째의 금속 배선, 참조 번호(V1∼V3)는 각각 층간 절연막(71∼73)에 형성되고, 상하의 금속 배선을 전기적으로 접속하는 비어 컨택트이고, 금속 배선(21∼24)과 함께 통상 알루미늄 혹은 알루미늄 합금으로 이루어진다. 제1층째의 금속 배선(21)과 제2층째의 금속 배선(22), 제2층째의 금속 배선(22)과 제3층째의 금속 배선(23), 및 제3층째의 금속 배선(23)과 제4층째의 금속 배선(24)은, 각각 관통 구멍 즉 비어 컨택트(V1∼V3)를 통해 접속되어 있다.
또한, 참조 번호(31)는 메모리 영역(3)과 주변 회로 영역(4)과의 경계 부근에 있어서, 다층 배선부(7)를 구성하는 제3층째의 금속 배선(23)과 동일층에 형성된 퓨즈이다. 퓨즈(31)는 제3층째의 금속 배선(23)을 형성할 때에 동시에 형성된다. 도 1에는 도시되어 있지 않지만, 반도체 장치(1)에는 다수의 퓨즈(31)가 형성되어 있다. 퓨즈(31)는, 제조 공정에서 발생한 불량의 DRAM 메모리 셀(5)을 용장메모리 셀로 치환하기 위해 이용된다. 일반적으로, 퓨즈(31)는, 다층 배선부(7)를 구성하는 상측으로부터 첫번째 혹은 두번째의 금속 배선과 동일층에 형성된다.
또한, 참조 번호(32)는 퓨즈(31)의 하측에 배치되고, 다층 배선부(7)를 구성하는 제1층째의 금속 배선(21)과 동일층에 형성된 제1 도전층, 참조 번호(33)는 퓨즈(31)의 하측에 배치되고, 다층 배선(7)을 구성하는 제2층째의 금속 배선(22)과 동일층에 형성된 제2 도전층이다. 제1 도전층(32)은 제1층째의 금속 배선(21)을 형성할 때에 동시에 형성되고, 제2 도전층(33)은 제2층째의 금속 배선(22)을 형성할 때에 동시에 형성된다. 제1 도전층(32)과 제2 도전층(33)은, 퓨즈(31)를 절단하기 위해 조사되고 퓨즈(31)로 흡수할 수 없던 잉여 레이저광을 흡수하거나, 반사하여 산란하기 위한 레이저광 제어 수단으로서 이용되며, 제1 도전층(32)과 제2 도전층(33)으로 레이저광 제어부가 구성된다. 레이저광의 조사 위치가 다소 어긋나 있다고 해도, 제1 도전층(32)과 제2 도전층(33)에 의해 레이저광을 흡수, 반사하는 것이 가능하도록, 제1 도전층(32)과 제2 도전층의 패턴 형상은, 레이저광을 조사하는 방향으로부터 보아, 퓨즈(31)보다 큰 것이 바람직하다.
또, 도 1은 다층 배선 구조의 반도체 장치의 구체적인 구성을 나타내고 있고, 단순히, DRAM 메모리 셀(5) 등의 반도체 소자를 구성 요소로서 포함하는 메모리가 메모리 영역(3)에 형성되고, 트랜지스터(6a, 6b)를 구성 요소로서 포함하는 주변 회로가 주변 회로 영역(4)에 형성되는 것을 나타내고 있다. 여기서, 반도체 소자는 트랜지스터, 다이오드, 저항, 코일, 캐패시터 등의 전기 부품 및 이들의 복합물을 말하며, 특히 이들로 구성되는 DRAM, SRAM 등의 메모리 셀을 포함한다. 또한, 도 1 중, DRAM 메모리 셀(5) 및 트랜지스터(6)의 일부의 구성 요소는, 생략하여 도시하지 않는다. 또한, 도면을 간략화하기 위해, 도 1 및 도 2 중, 해칭을 생략하고 있는 부분도 있다.
다음에 동작에 대해 설명한다.
제조 공정에서 발생한 불량의 DRAM 메모리 셀(5)을 용장 메모리 셀로 치환하는 경우, 우선, 웨이퍼 테스트를 행한다. 그 후, 그 테스트 결과에 기초하여, 도 3에 도시한 바와 같이, 절단하여야 할 퓨즈(31)에 레이저광 P를 조사한다. 퓨즈(31)에 레이저광 P를 조사하면, 레이저광 P의 에너지가 퓨즈(31)에 흡수되고, 퓨즈(31)가 용융하여 절단되고 용장 회로가 사용 가능함과 함께, 퓨즈(31)로 흡수할 수 없던 잉여 레이저광이 퓨즈(31)의 하측에 형성된 제1 도전층(32)과 제2 도전층(33)에 의해 흡수, 반사하므로 레이저광에 의한 복사열, 간섭광의 발생을 억제할 수 있다. 이와 같이 하여, 퓨즈(31)의 하측의 반도체 기판(2)에의 손상을 저지하면서, 불량의 DRAM 메모리 셀(5)을 용장 메모리 셀로 치환할 수 있다
이상과 같이, 이 실시 형태 1에 따르면, 퓨즈(31)의 하측에, 제1 도전층(32)과 제2 도전층(33)으로 구성되는 레이저광 제어부를 배치하였으므로, 퓨즈(31)를 절단하기 위해 조사되고 퓨즈(31)로 흡수할 수 없던 잉여 레이저광이 제1 도전층(32)과 제2 도전층(33)에 의해 흡수, 반사하여 산란한다. 이 때문에, 퓨즈(31)의 하측의 반도체 기판(2)에 손상이 발생할 우려가 적어, 제품 수율 향상과 함께 다층 배선 구조의 반도체 장치의 품질이 양호하게 되는 효과가 얻어진다.
또, 상기한 실시 형태 l에서는, 레이저광 제어부가 제1, 제2 도전층(32, 33)의 2층으로 형성되어 있지만, 이들 2층 중 한 쪽으로도 상기와 마찬가지의 효과가 얻어진다.
또한, 상기한 실시 형태 1의 다른 실시 형태로서, 도 4의 단면 구성이 고려된다. 도 1의 구성과의 상위점은, 다층 배선부(7a)에 있어서, 다층 배선이 비어 컨택트(V1, V2)를 통한 2층의 층간 절연막(71, 72)과 3층의 금속 배선(21∼23)에 의해 구성되며, 퓨즈(31)는 제2층째의 금속 배선(22)과 동일층에 형성되므로, 특징부인 도전층(32)은 제1층째의 금속 배선(21)과 동일층에 형성되지 않으면 안되는 것이다. 이것에 의해서도, 용장 처리 시에 절단하여야 할 퓨즈(31)에 대해 레이저광 P를 조사하여 흡수되지 않은 경우에서도, 하측에 형성된 도전층(32)이 통과광을 흡수, 반사하여 산란하게 되므로, 레이저광 P에 의한 복사열, 간섭광의 발생을 억제할 수가 있다. 따라서, 퓨즈(31)의 하측에 위치하는 반도체 기판(2)이나 이것에 형성되어 있는 반도체 소자에의 손상을 저지하면서, 불량의 DRAM 메모리 셀(5)이 용장 메모리 셀에 의해 치환하여 다층 배선 구조의 반도체 장치의 품질이 양호하게 됨과 함께, 수율 향상에도 기여할 수 있는 효과가 얻어진다.
실시 형태 2.
이 실시 형태에서는, 실시 형태 1에 따른 다층 배선 구조의 반도체 장치(1)의 제1 도전층(32)과 제2 도전층(33)을, 더미 패턴으로 구성하는 경우에 대해 설명한다. 더미 패턴은, CMP(chemical mechanical polishing) 프로세스 등의 웨이퍼 표면을 평탄화하는 프로세스에 있어서, 양호하게 평탄면을 얻기 위해서, 배선으로서 기능하는 도전층 사이에 일정한 간격으로 배치되는 다각 형상의 도전층의 것이다.
도 5는 본 발명의 실시 형태 2에 따른 다층 배선 구조의 반도체 장치의 퓨즈 부분의 개략적인 구성을 나타낸 단면도이다. 도면에 있어서, 참조 번호(34)는 퓨즈(31)의 하측에 배치되고, 다층 배선부(7)를 구성하는 제1층째의 금속 배선(21)과 동일층에 형성된 제1 더미 패턴, 참조 번호(35)는 퓨즈(31)의 하측에 배치되고, 다층 배선(7)을 구성하는 제2층째의 금속 배선(22)과 동일층에 형성된 제2 더미 패턴이다. 제1 더미 패턴(34)은 제1층째의 금속 배선(21)을 형성할 때에 동시에 형성되고, 제2 더미 패턴(35)은 제2층째의 금속 배선(22)을 형성할 때에 동시에 형성된다. 제1 더미 패턴(34)과 제2 더미 패턴(35)은, 퓨즈(31)를 절단하기 위해 조사되고 퓨즈(31)로 흡수할 수 없던 잉여 레이저광을 흡수, 반사하기 위해 이용되며, 복수의 제1 더미 패턴(34)으로 제1 도전층(32)이 구성되고, 복수의 제2 더미 패턴(35)으로 제2 도전층(33)이 구성된다. 그리고, 제1 도전층(32)과 제2 도전층(33)으로 레이저광 흡수 수단으로서의 레이저광 제어부가 구성된다. 여기서 주의해야 할 점은, 더미 패턴은 집적 회로의 레이아웃에 있어서 자동 발생되어 규정된 면적의 그리드를 발생하는 것으로, 그 때문에 퓨즈(31) 아래의 원하는 영역을 더미 패턴으로 끝까지 매립할 수 없어, 2층 이상 형성하는 구조를 채용할 필요가 있다. 또한, 그 밖의 구성 요소는 실시 형태 1의 경우와 마찬가지이기 때문에, 그 상세한 설명은 생략한다.
다음에 동작에 대해 설명한다.
제조 공정에서 발생한 불량의 DRAM 메모리 셀(5)을 용장 메모리 셀로 치환하는 경우, 우선, 웨이퍼 테스트를 행한다. 그 후, 그 테스트 결과에 기초하여, 도 5에 도시한 바와 같이, 절단하여야 할 퓨즈(31)에 레이저광 P를 조사한다. 퓨즈(31)에 레이저광 P를 조사하면, 레이저광 P의 에너지가 퓨즈(31)에 흡수되고, 퓨즈(31)가 용융하여 절단됨과 함께, 퓨즈(31)로 흡수할 수 없던 잉여 레이저광이 퓨즈(31)의 하측에 형성된 제1 더미 패턴(34)과 제2 더미 패턴(35)에 의해 흡수, 반사되어 산란한다. 이와 같이 하여, 퓨즈(31)의 하측의 반도체 기판(2)에의 손상을 저지하면서, 불량의 DRAM 메모리 셀(5)을 용장 메모리 셀로 치환할 수 있다.
이상과 같이, 이 실시 형태 2에 따르면, 퓨즈(31)의 하측에, 복수의 제1 더미 패턴(34)으로 구성되는 제1 도전층(32)과 복수의 제2 더미 패턴(35)으로 구성되는 제2 도전층(33)에 의해 구성되는 레이저광 제어부를 배치하였으므로, 퓨즈(31)를 절단하기 위해 조사되고 퓨즈(31)로 흡수할 수 없던 레이저광이 제1 더미 패턴(34)과 제2 더미 패턴(35)에 의해 흡수, 반사하여 산란한다. 이 때문에, 퓨즈(31)의 하측의 반도체 기판(2)에 손상이 발생할 우려가 적어, 다층 배선 구조의 반도체 장치의 품질이 양호하게 되는 효과가 얻어진다.
실시 형태 3.
이 실시 형태에서는, 실시 형태 1에 따른 다층 배선 구조의 반도체 장치(1)의 퓨즈(31)의 하측의 반도체 기판(2)에 반도체 소자로서의 트랜지스터를 설치하는 경우에 대해 설명한다.
도 7은 본 발명의 실시 형태 3에 따른 다층 배선 구조의 반도체 장치의 퓨즈 부분의 개략적인 구성을 나타낸 단면도이다. 도면에 있어서, 참조 번호(41)는 퓨즈(31)의 하측의 반도체 기판(2)에 설치된 트랜지스터, 참조 번호(C1)는 컨택트, 참조 번호(41l)는 필드 산화막, 참조 번호(412)는 고융점 금속과 폴리실리콘의 2층 구조를 갖는 워드선, 참조 번호(413)는 소스, 드레인 등의 웰 영역, 참조 번호(414)는 절연층을 셀 플레이트와 스토리지 노드 사이에 끼워 구성하는 캐패시터이다. 그 밖의 구성 요소는 실시 형태 1의 경우와 마찬가지이기 때문에, 그 상세한 설명은 생략한다.
다음에 동작에 대해 설명한다.
제조 공정에서 발생한 불량의 DRAM 메모리 셀(5)을 용장 메모리 셀로 치환하는 경우, 우선, 웨이퍼 테스트를 행한다. 그 후, 그 테스트 결과에 기초하여, 도 8에 도시한 바와 같이, 절단하여야 할 퓨즈(31)에 레이저광 P를 조사한다. 퓨즈(31)에 레이저광 P를 조사하면, 레이저광 P의 에너지가 퓨즈(31)에 흡수되고, 퓨즈(31)가 용융하여 절단됨과 함께, 퓨즈(31)로 흡수할 수 없던 레이저광이 퓨즈(31)의 하측에 형성된 제1 도전층(32)과 제2 도전층(33)에 의해 흡수된다. 이와 같이 하여, 퓨즈(31)의 하측의 반도체 기판(2)에 형성된 트랜지스터(41)의 파괴를 저지하면서, 불량의 DRAM 메모리 셀(5)이 용장 메모리 셀로 치환된다.
이상과 같이, 이 실시 형태 3에 따르면, 퓨즈(31)의 하측에, 제1 도전층(32)과 제2 도전층(33)으로 구성되는 레이저광 흡수 수단을 배치함과 함께, 퓨즈(31)의 하측의 반도체 기판(2)에 트랜지스터(41)를 설치하였으므로, 다층 배선 구조의 반도체 장치의 집적도가 높아지는 효과가 얻어진다.
또, 이 실시 형태에서는, 실시 형태 1에 따른 다층 배선 구조의 반도체장치(1)의 퓨즈(31)의 하측의 반도체 기판(2)에 반도체 소자로서의 트랜지스터(41)를 설치한 경우에 대해 설명하였지만, 실시 형태 2에 따른 다층 배선 구조의 반도체 장치의 퓨즈(31)의 하측의 반도체 기판(2)에 반도체 소자로서의 트랜지스터를 설치하는 경우에서도 마찬가지의 효과가 얻어진다.
또한, 이 실시 형태에서는, 반도체 소자로서 트랜지스터를 설치하는 경우에 대해 설명하였지만, 반도체 소자로서 저항이나, 캐패시터 등을 설치하는 경우에서도 마찬가지의 효과가 얻어진다.
상술한 각 실시 형태에서는, 다층 배선이 3층과 4층의 구성의 것이 나타나 있고, 각각 2층째와, 2, 3층째의 배선과 동일층에 퓨즈를 배치하는 경우에 대해 설명하고 있지만, 배선은 5층 이상이어도 좋고, 또한, 퓨즈는 최상층의 배선과 동일층에 형성되어도 좋고, 퓨즈는 그 하측에 적어도 1층 이상의 도전층을 구비하고 있으면, 2층째 이상의 배선과 동일층에 배치하고 있어도 좋다.
이상과 같이, 본 발명에 따르면, 다층 배선을 구성하는 배선과 동일층에 형성된 퓨즈와, 퓨즈의 하측에 배치된 적어도 하나의 도전층에 의해 구성되고, 각 도전층이 다층 배선을 구성하는 어느 하나의 배선과 동일층에 형성된 레이저광 제어부를 구비하도록, 다층 배선 구조의 반도체 장치를 구성하였으므로, 퓨즈를 절단하기 위해 조사되고 퓨즈로 흡수할 수 없던 레이저광이 퓨즈의 하측에 배치된 도전층으로 이루어지는 레이저 제어부에 의해 흡수, 반사되어 산란한다. 이 때문에, 퓨즈의 하측의 반도체 기판에 손상이 발생될 우려가 적어, 수율을 향상함과 함께 품질이 양호한 다층 배선 구조의 반도체 장치를 얻을 수 있는 효과가 있다.
본 발명에 따르면, 레이저광 제어부에 포함되는 도전층이 더미 패턴에 의해 구성되도록, 다층 배선 구조의 반도체 장치를 구성하였으므로, 퓨즈를 절단하기 위해 조사되고 퓨즈로 흡수할 수 없던 레이저광이 퓨즈의 하측에 배치된 적어도 1층의 더미 패턴으로 이루어지는 레이저광 제어부에 의해 흡수된다. 이 때문에, 마찬가지로 퓨즈의 하측의 반도체 기판에 손상이 발생될 우려가 적어, 품질이 양호한 다층 배선 구조의 반도체 장치를 얻을 수 있는 효과가 있다.
본 발명에 따르면, 퓨즈의 하측에 위치 결정된 레이저광 제어부 아래의 반도체 기판에 반도체 소자를 구비하도록, 다층 배선 구조의 반도체 장치를 구성하였으므로, 집적도가 높은 다층 배선 구조의 반도체 장치를 얻을 수 있는 효과가 있다.

Claims (2)

  1. 반도체 소자를 형성한 반도체 기판과,
    상기 반도체 소자를 피복하여 이루어지는 절연막과,
    상기 절연막에 형성한 컨택트를 통해 상기 반도체 소자 또는 상기 기판과 전기 접속하기 위해, 상기 절연막 상에 형성한 제l 배선과,
    상기 제l 배선 및 상기 절연막 상에 형성한 제l 층간 절연막과,
    상기 제1 층간 절연막에 형성한 비어 컨택트를 통해 상기 제1 배선과 전기 접속하기 위해, 상기 제1 층간 절연막 상에 형성한 제2 배선과,
    상기 제2 배선 및 상기 제1 층간 절연막 상에 형성한 제2 층간 절연막과,
    상기 제2 층간 절연막에 형성한 비어 컨택트를 통해 상기 제2 배선과 전기 접속하기 위해, 상기 제2 층간 절연막 상에 형성한 제3 배선과,
    상기 제2 배선을 제공하는 도전층과 동일 층에 형성된 퓨즈와,
    상기 퓨즈의 하측에 배치되는 도전층에 의해 구성되고, 당해 도전층이 제1 배선과 동일층에 형성된 레이저광 제어부를 구비한 다층 배선 구조의 반도체 장치.
  2. 반도체 소자를 형성한 반도체 기판과,
    상기 반도체 소자를 피복하여 이루어지는 절연막과,
    상기 절연막에 형성한 컨택트를 통해 상기 반도체 소자 또는 상기 기판과 전기 접속하기 위해, 상기 절연막 상에 형성한 제l 배선과,
    상기 제1 배선 및 상기 절연막 상에 형성한 제1 층간 절연막과,
    상기 제1 층간 절연막에 형성한 비어 컨택트를 통해 상기 제l 배선과 전기 접속하기 위해, 상기 제1 층간 절연막 상에 형성한 제2 배선과,
    상기 제2 배선 및 상기 제1 층간 절연막 상에 형성한 제2 층간 절연막과,
    상기 제2 층간 절연막에 형성한 비어 컨택트를 통해 상기 제2 배선과 전기 접속하기 위해, 상기 제2 층간 절연막 상에 형성한 제3 배선과,
    상기 제3 배선 및 상기 제2 층간 절연막 상에 형성한 제3 층간 절연막과,
    상기 제3 층간 절연막에 형성한 비어 컨택트를 통해 상기 제3 배선과 전기 접속하기 위해, 상기 제3 층간 절연막 상에 형성한 제4 배선과,
    상기 제3 배선을 제공하는 도전층과 동일층에 형성된 퓨즈와,
    상기 퓨즈의 하측에 배치되는 적어도 1개의 도전층에 의해 구성된 레이저광 제어부로서, 당해 제어부가 상기 제1 배선 또는 제2 배선과 동일 도전층에 형성되거나, 상기 제1 배선 및 제2 배선과 각각 동일한 2개의 도전층에 형성된 레이저광 제어부를 구비한 다층 배선 구조의 반도체 장치.
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JPH0319255A (ja) * 1989-06-15 1991-01-28 Matsushita Electron Corp 半導体装置
JPH0383361A (ja) * 1989-08-28 1991-04-09 Matsushita Electron Corp 半導体装置

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