KR100331896B1 - 박막트랜지스터어레이의제조방법 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 51
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 239000010408 film Substances 0.000 claims abstract description 187
- 239000000758 substrate Substances 0.000 claims abstract description 83
- 230000001681 protective effect Effects 0.000 claims abstract description 34
- 238000000034 method Methods 0.000 claims abstract description 30
- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- 239000011159 matrix material Substances 0.000 claims abstract description 8
- 239000010410 layer Substances 0.000 claims description 58
- 239000003990 capacitor Substances 0.000 claims description 27
- 238000003860 storage Methods 0.000 claims description 27
- 238000002161 passivation Methods 0.000 claims description 6
- 230000005684 electric field Effects 0.000 claims description 5
- 239000004973 liquid crystal related substance Substances 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 5
- 229910052751 metal Inorganic materials 0.000 description 49
- 239000002184 metal Substances 0.000 description 49
- 229920002120 photoresistant polymer Polymers 0.000 description 48
- 229910052581 Si3N4 Inorganic materials 0.000 description 33
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 33
- 238000000206 photolithography Methods 0.000 description 25
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 24
- 229910021417 amorphous silicon Inorganic materials 0.000 description 23
- 239000011521 glass Substances 0.000 description 18
- 238000005530 etching Methods 0.000 description 12
- 235000012239 silicon dioxide Nutrition 0.000 description 12
- 239000000377 silicon dioxide Substances 0.000 description 12
- 238000007796 conventional method Methods 0.000 description 10
- 238000004544 sputter deposition Methods 0.000 description 7
- 229920001721 polyimide Polymers 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 229910052804 chromium Inorganic materials 0.000 description 4
- 239000011651 chromium Substances 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003518 caustics Substances 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
- G02F1/134309—Electrodes characterised by their geometrical arrangement
- G02F1/134336—Matrix
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
- G02F1/134309—Electrodes characterised by their geometrical arrangement
- G02F1/134363—Electrodes characterised by their geometrical arrangement for applying an electric field parallel to the substrate, i.e. in-plane switching [IPS]
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
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- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
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- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
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Abstract
투명 절연 기판(18), 기판 상에 매트릭스로 형성된 복수개의 박막 트랜지스터들, 박막 트랜지스터들의 게이트 전극들에 접속된 게이트 버스 라인(2), 박막 트랜지스터의 드레인 전극들에 접속된 드레인 버스 라인(8), 및 박막 트랜지스터들에 의해 구동된 화소 전극(11)을 가지는 박막 트랜지스터 어레이를 제조하는 방법이 제공되는데, 이 방법은 기판 상에 게이트 전극(1)과 게이트 버스 라인(2)를 형성하는 단계, 기판 상에 게이트 절연막(14)을 형성하는 단계, 게이트 절연막 상에 동작 반도체(21)를 형성하는 단계, 게이트 절연막과 동작 반도체 상에 소오스 전극들, 드레인 전극들 및 드레인 버스 라인을 형성하는 단계, 기판 상의 전면에 보호막(13)을 형성하는 단계, 게이트 버스 라인 단자(3) 상에 위치된 게이트 절연막과 보호막의 일부를 제거하고, 드레인 버스 라인 단자(9) 상에 위치된 보호막의 일부를 제거하는 단계, 및 기판 상에 화소 전극을 형성하는 단계를 포함한다. 이 방법은 한번의 사진식각 단계만을 사용하여 게이트 버스 라인과 드레인 버스 라인을 드러나게 할 수 있다.
Description
본 발명은 박막 트랜지스터 어레이를 제조하는 방법에 관한 것이다.
액정 디스플레이(LCD)에 사용될 박막 트랜지스터 어레이(이하, "박막 트랜지스터"는 간략하게 "TFT"로 칭함)를 제조하는 종래의 방법들 중 하나는 일본 특허 공개 공보 제 5-243333호에 제안되었다. 이 제안된 방법은 도 1, 2, 3a 및 3b를 참조하여 이하에 설명된다.
도 2에 도시된 바와 같이, 게이트 전극(31)과 이 게이트 전극(31)에 접속된 게이트 버스 라인(32)이 먼저 투명 절연 기판(30) 상에 형성된다. 게이트 전극(31)과 게이트 버스 라인(32)은 크롬과 같은 금속으로 만들어진다. 다음으로, 도 3b에 도시된 바와 같이, 동작 반도체막(35)이 연속하여 형성되고, 그 결과 동작 반도체 아일랜드(island)들이 게이트 전극(31) 상에 형성된다. 동작 반도체막(35)들 각각은 이산화 실리콘과 질화 실리콘과 같은 절연체로 이루어진 층들을 포함하는 다층 게이트 절연막(33)과 비정질 실리콘막(34)으로 구성된다.
그 다음, 하부 금속층(36)을 상부 금속층(37)에 전기적으로 접속하기 위하여 게이트 절연막(33) 전체에 걸쳐 콘택 홀(38)들이 형성된다. 이어서, 상부 금속층(37), 신호 라인(39), 소오스 전극(40) 및 드레인 전극(41)이 형성된다. 예를 들면, 이들은 크롬으로 이루어진다.
다음에, 인듐 주석 산화물(ITO)로 이루어진 투명 전극(42)과 화소 전극(43)은 단자부에서 형성된다. 이어서, 소오스 전극(40)과 드레인 전극(41) 간에 인이 도핑된 비정질 실리콘이 제거된다. 따라서, TFT가 완성된다.
다음으로, 질화 실리콘으로 이루어진 보호막이 기판 전면에 피착되고, 게이트 단자, 드레인 단자 및 화소 전극 상에 위치된 보호막의 일부가 제거된다. 따라서, TFT 어레이 기판이 완성된다.
사진식각(photolithography) 단계를 단축, 특히 단자에서 절연막의 일부를 제거하기 위하여, 일본 특허 공개 공보 제 62-298117호, 제 62-298118호 및 제 6-102528호에 다양한 방법들이 제안되어 있다.
전술된 일본 특허 공개 공보 제 62-298117호에는 상부 금속층이 형성될 때 형성되어지는 포토레지스트막을 제거하지 않고도 TFT를 보호하기 위한 막이 형성되고, 리프트오프(lift-off)에 의해 보호막을 제거하는 사진식각 단계가 생략되는 방법이 제안되어 있다.
전술된 일본 특허 공개 공보 제 62-298118호에는 게이트 버스 라인, 드레인 버스 라인 및 보조 용량 버스 라인의 끝단 상에 제거되지 않은 금속막을 잔류시키고, 기판상에 피착된 네가티브형 포토레지스트를 사용하여 후면으로부터 기판을 노광시키는 것에 의해 하나의 포토마스크를 생략할 수 있는 방법이 제안되어 있다.
전술된 일본 특허 공개 공보 제 6-102528호에는 2개의 방법이 제안된다. 이들중 한 방법은 상부 금속막을 형성한 후 기판 상에 보호막을 형성하고, 게이트 버스 라인 끝단, 보조 용량 버스 라인 끝단 및 드레인 버스 라인을 통하여 홀들을 형성하기 위하여 사용된 포토레지스트막을 제거하지 않고 투명 전극을 형성하며, 다음으로 리프트오프에 의해 단자를 커버하는 전극과 화소 전극을 형성하는 단계들에 의하여 한번의 사진식각 단계를 생략할 수 있는 이점을 제공한다.
다른 방법은 상부 금속층을 하부 금속층에 전기적으로 접속하는 콘택 홀을 형성하는 한번의 사진식각 단계를 생략할 수 있는 이점을 제공하는 것인데, 이 방법은 게이트 버스 라인 및 보조 용량 버스 라인의 끝단에 폴리이미드막을 형성하고, 게이트 절연막과 동작 반도체막을 형성하며, 드레인 전극, 화소 전극 및 보호막을 형성하고, 드레인 버스 라인, 게이트 버스 라인 및 보조 버스 라인의 끝단들에 홀들을 형성하는 패턴을 가지는 포토레지스트막을 형성하고, 드레인 버스 라인 끝단 상에 위치된 투명 전극 및 게이트 버스 라인의 끝단을 에칭 스톱퍼(etching stopper)로서 제공하여 드레인 버스 라인의 끝단을 식각(etching)하고, 폴리이미드막을 에칭 스톱퍼로서 제공하여 보조 용량 버스 라인의 끝단을 식각하며, 건식 식각에 의해 폴리이미드를 제거하는 것에 의해 이루어진다.
그러나, 일본 특허 공개 공보 제 5-243333호에 제시된 방법 처럼 TFT 어레이 기판을 제조하는 종래의 방법은 2번의 사진식각 단계가 수행되어야 하는 문제점이 있으며, 그 중 하나는 상부 및 하부 금속층을 서로 전기적으로 접속하기 위한 콘택홀을 형성하기 위한 것이고, 다른 하나는 버스 라인 끝단 상에 위치된 보호막을 제거하기 위한 것이다.
일본 특허 공개 공보 제 62-298117호 및 제 6-102528호에서 제안되었던 방법들에 따르면, 게이트 절연막은 버스 라인의 끝단에 형성되지 않는다. 이들 방법은 단종의 TFT 어레이 기판을 제조하기에는 적합하지만 복수종의 TFT 어레이 기판을 제조하기에는 적합하지 않는데, 그 이유는 게이트 절연막이 형성될 영역이 각종의 TFT 어레이 기판에 대하여 변화되어져야 하기 때문이다.
또한, 일본 특허 공개 공보 제 62-298117호 및 제 6-102528호에서 제안되었던 방법들은 포토레지스트막이 제거될 때, 포토레지스트막 상에 형성된 막도 포토레지스트막과 함께 제거되는 리프트오프 공정을 사용하기 때문에, 전술된 막과 포토레지스트막이 제거될 때 부스러기들이 발생되어 제조 수율을 낮추게 된다.
일본 특허 공개 공보 제 6-102528호에서 제안되었던 종래의 방법은 하부 금속층의 버스 라인 끝단에 폴리이미드막을 형성하는 단계를 추가적으로 가지기에, 추가의 사진식각 단계를 가진다.
일본 특허 공개 공보 제 62-298118호에서 제안되었던 종래의 방법은 포토마스크 사용 단계를 제거할 수는 있지만, 이 방법의 제조 단계들은 이전 방법들과 같이 남아 있으므로, 제조 비용은 감소되지 않는다.
전술된 종래 방법의 문제점들의 관점에서, 본 발명의 목적은 더 높은 제조 효율로, 특히 사진식각 단계들의 수를 감소시켜 기판 상에 박막 트랜지스터 어레이를 제조하는 방법을 제공함에 있다.
본 발명은 투명 절연 기판, 기판 상에 매트릭스로 형성된 복수개의 박막 트랜지스터들, 박막 트랜지스터들의 게이트 전극에 접속된 게이트 버스 라인, 박막 트랜지스터의 드레인 전극에 접속된 드레인 버스 라인, 및 박막 트랜지스터들에 의해 구동된 화소 전극을 포함하는 박막 트랜지스터 어레이를 제조하는 방법을 제공하는데, 이 방법은 (a) 투명 절연 기판 상에 게이트 전극과 게이트 버스 라인을 형성하는 단계, (b) 기판 상에 게이트 절연막을 형성하는 단계, (c) 게이트 절연막 상에 동작 반도체를 형성하는 단계, (d) 게이트 절연막과 동작 반도체 상에 박막 트랜지스터들의 소오스 전극들, 드레인 전극들 및 드레인 버스 라인을 형성하는 단계, (e) 기판 상의 전면에 보호막을 형성하는 단계, (f) 게이트 버스 라인의 단자 상에 위치된 게이트 절연막과 보호막의 일부를 제거하고, 드레인 버스 라인의 단자 상에 위치된 보호막의 일부를 제거하는 단계, 및 (g) 기판 상의 화소 전극을 형성하는 단계를 포함한다.
박막 트랜지스터 어레이는 화소 전극과 게이트 절연막 사이에서 대향 관계로 반도체 기판 상에 형성된 보조 용량 버스 라인을 더 포함할 수 있는데, 이 경우에 보조 용량 버스 라인의 단자 상에 위치된 게이트 절연막과 보호막의 일부가 단계 (f)에서 제거된다.
본 발명은 투명 절연 기판, 기판 상에 매트릭스로 형성된 복수개의 박막 트랜지스터들, 박막 트랜지스터들의 게이트 전극에 접속된 게이트 버스 라인, 박막 트랜지스터의 드레인 전극에 접속된 드레인 버스 라인, 및 박막 트랜지스터들에 의해 구동된 화소 전극을 포함하는 박막 트랜지스터 어레이를 제조하는 방법을 제공하는데, 그 박막 트랜지스터 어레이는 화소 전극과 보조 용량 버스 라인 간에 생성된 수평 전계에 의해 액정을 제어하고, 전술된 방법은 (a) 투명 절연 기판 상의 전면에 게이트 전극과 게이트 버스 라인 및 보조 버스 라인을 형성하고, 게이트 전극 및 보조 용량 버스 라인 상에는 제1 투명 전극을 형성하는 단계, (b) 기판 상에 게이트 절연막을 형성하는 단계, (c) 게이트 절연막 상에 동작 반도체를 형성하는 단계, (d) (d-1) 게이트 절연막과 동작 반도체 상에는 박막 트랜지스터들의 드레인 전극들과 드레인 버스 라인을 형성하고, (d-2) 드레인 전극과 드레인 버스 라인이 형성되는 재료와 동일한 재료로 이루어진 화소 전극을 형성하며, (d-3) 드레인 전극, 드레인 버스 라인 및 화소 전극 상에 제2 투명 전극을 형성하는 단계, (e) 기판 상의 전면에 보호막을 형성하는 단계, (f) 제2 투명 전극이 드러나도록 드레인 버스 라인의 단자 상에 위치된 보호막의 일부를 제거하고, 제1 투명 전극이 드러나도록 보조 버스 라인의 단자 상에 위치된 보호막의 일부와 게이트 절연막의 일부를 제거하는 단계를 포함한다.
또한, 게이트 버스 라인의 단자 상에 위치된 게이트 절연막과 보호막의 일부는 제1 투명 전극이 드러나도록 단계 (f)내에서 제거되는 것이 바람직하다.
게이트 절연막은 단계 (b)에서 다층 구조를 가지도록 형성될 수 있다. 예를 들면, 동작 반도체는 게이트 버스 라인이 드레인 버스 라인에 오버랩되는 곳에 형성된다. 또한, 드레인 및 소오스 전극들 상에 위치된 보호막의 일부는 단계 (f)에서 제거될 수 있다. 예를 들면, 화소 전극은 인듐 주석 산화물(ITO)로 이루어질수 있다.
전술된 방법에 따라, 한번의 사진식각 단계에 의해 게이트 라인, 드레인 라인 및 보조 용량 단자를 드러나게 하는 것이 가능하다.
특히, 종래의 방법들은 기판 상에 TFT 어레이를 제조하기 위하여 여섯번의 사진식각 단계를 수행해야 한다. 이와는 대조적으로, 청구항 1에 정의된 것과 같은 방법은 다섯번의 사진식각 단계 수행을 요구하고 청구항 6에 정의된 것과 같은 방법은 전술된 것과 동일한 것을 수행하기 위해 네번의 사진식각 단계 수행을 요구한다.
본 발명에 따른 방법은 종래의 방법과는 달리 리프트오프를 사용하지 않으며, 리프트오프에 의한 부스러기는 발생되지 않는다. 종래의 방법들에 있어서, 폴리이미드막을 에칭 스톱퍼로서 사용하기 위해서는, 막형성이 단자에서 금속 마스크에 의해 제어되고 폴리이미드막이 하부층의 단자 상에 형성되는데, 이로 인해 제조 수율이 더 낮게 된다. 이와는 대조적으로, 본 발명에 따른 방법은 제조 수율을 감소시킬 만한 요인들이 없으며 더 나아가서는 제조 단계를 단축시킬 수 있다.
도 1은 기판 상에 형성된 종래의 박막 트랜지스터 어레이의 단면도.
도 2는 도 1에 도시된 박막 트랜지스터 어레이의 평면도.
도 3a는 도 2에서의 라인 ⅢA-ⅢA를 따라 절단한 단면도.
도 3b는 도 2에서의 라인 ⅢB-ⅢB를 따라 절단한 단면도.
도 4는 본 발명의 제1 실시예에 따른 박막 트랜지스터 어레이를 도시한 평면도.
도 5는 도 4에서의 라인 V-V를 따라 절단한 단면도.
도 6은 도 4에서의 라인 VI-VI를 따라 절단한 단면도.
도 7a 내지 도 7n은 제1 실시예에 따라 기판 상에 형성된 박막 트랜지스터 어레이를 형성하는 방법의 각 단계를 나타낸 단면도.
도 8은 본 발명의 제2 실시예에 따른 박막 트랜지스터 어레이를 나타낸 평면도.
도 9는 도 8에서의 라인 IX-IX를 따라 절단한 단면도.
도 10은 도 8에서의 라인 X-X를 따라 절단한 단면도.
도 11a 내지 도 11l은 제2 실시예에 따라 기판 상에 형성된 박막 트랜지스터어레이를 형성하는 방법의 각 단계를 나타낸 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 게이트 전극
2 : 게이트 버스 라인
3 : 게이트 라인 단자
4 : 보조 용량 버스 라인
5 : 보조 용량 단자
6 : 비정질 실리콘 패턴
7 : 소오스 전극
8 : 드레인 버스 라인
9 : 드레인 버스 라인 단자
10 : 스루 홀
11 : 화소 전극
12 : 투명 전극
13 : 보호막
14 : 이산화 실리콘막
15 : 질화 실리콘막
16 : 하부 투명 전극층
17 : 상부 투명 전극층
18 : 투명 절연 기판
19 : 하부 금속층
20 : 포토레지스트막
21 : 비정질 실리콘막
22 : 상부 금속층
23 : ITO막
<제1 실시예>
본 발명에 따른 제1 실시예는 도 4 내지 도 6과 도 7a 내지 도 7n을 참조하여 이하에 설명된다. 도 4는 TN(twisted nematic)형 TFT를 도시한 평면도이고, 도 5는 도 4에서의 라인 V-V를 따라 절단한 게이트 버스 라인과 TFT의 단자를 도시한 단면도이고, 도 6은 도 4에서의 라인 VI-VI를 따라 절단한 단면도이며, 도 7a 내지도 7n은 제1 실시예에 따라 TFT 어레이를 제조하는 방법의 각 단계를 나타낸 도면이다.
도 4와 도 5에 도시된 바와 같이, 제1 실시예에 따른 TFT 어레이는 투명 절연 기판(18), 기판(18) 상에 매트릭스로 형성된 복수개의 TFT들, TFT들의 게이트 전극에 접속된 게이트 버스 라인(2), TFT들의 드레인 전극에 접속된 드레인 버스 라인(8), 및 TFT들에 의해 구동되는 화소 전극(11)을 포함한다.
도 5에 도시된 바와 같이, 각 TFT들은 투명 절연 기판(18) 상에 피착된 게이트 전극(1), 게이트 절연막(14), 질화 실리콘막(15), 동작 반도체막(6) 및 소오스/드레인 전극(7)을 포함한다. TFT 어레이는 화소 전극과 게이트 절연막 사이에서 대향 관계로 보조 용량 버스 라인을 더 포함한다. 기판(18) 상에 형성된 TFT들은 보호막(13)으로 도포된다.
도 5와 도 6에 도시된 바와 같이, 게이트 라인 단자(3)과 보조 용량 단자(5)는 기판(18) 상에 형성되고, 이들 두 단자 상에는 스루 홀들(through-holes; 10a, 10b)이 형성된다. 투명 전극(12)들은 홀들(10a, 10b)의 내부벽 상에 형성되며, 게이트 라인 단자(3)와 보조 용량 단자(5)에 각기 전기적으로 접촉된다. 드레인 라인 단자(9)는 질화 실리콘막(15) 상에 형성된다. 투명 전극(12)은 보호막(13)을 통하여 드레인 라인 단자(9) 상에 형성된 스루 홀(10c)의 내부벽 상에 형성되며, 드레인 라인 단자(9)와 전기적으로 접속된다.
도 4 내지 도 6에 도시된 TFT 어레이를 제조하는 방법은 도 7a 내지 도 7n을 참조하여 이하에 설명된다. 우선, 글래스 기판과 같은 투명 절연 기판(18)은 그주표면이 세척된다. 다음으로, 도 7a에 도시된 바와 같이, 하부 금속층(19)이 스퍼터링에 의해 글래스 기판(18) 상에 형성된다. 예를 들면, 하부 금속층(19)은 Cr, Mo, Al, Ta 또는 Ti로 이루어진다.
다음으로, 도 7b에 도시된 바와 같이, 식각 마스크로서 제공될 패턴된 포토레지스트막(20a)이 포토레지스트의 도포, 포토레지스트의 노광 및 포토레지스트의 현상을 포함하는 제1 사진식각 단계에 의해 하부 금속층(19) 상에 형성된다.
다음으로, 하부 금속층(19)이 마스크로서 제공되는 패턴된 포토레지스트막(20a)을 이용하여 습식 식각된다. 이후, 포토레지스트막(20a)이 제거되고, 이어서 글래스 기판(18)이 세척된다. 따라서, 도 7c에 도시된 바와 같이, 하부 금속층(19)으로 이루어진 TFT의 게이트 라인 단자(3)과 게이트 전극(1)이 형성된다. 또한, 도 7c에는 도시되지 않았지만, 게이트 버스 라인(2), 보조 버스 라인(4) 및 보조 용량 단자(5)가 글래스 기판(18) 상에 형성된다.
다음으로, 도 7d에 도시된 바와 같이, 이산화 실리콘막(14)이 스퍼터링에 의해 글래스 기판(18) 전면에 피착되고, 이어서, 질화 실리콘막(15)과 비정질 실리콘(a-Si＋n+a-Si)막(21)이 플라즈마 화학 기상 증착에 의해 이산화 실리콘막(14) 상에 연속하여 형성된다.
다음으로, 도 7e에 도시된 바와 같이, 제2 사진식각 단계에 의해 비정질 실리콘막(21) 상에 패턴된 포토레지스트막(20b)이 형성된다. 패턴된 포토레지스트막(20b)은 TFT의 동작 장치를 형성하기 위하여 사용되는 마스크로서제공된다.
다음으로, 도 7f에 도시된 바와 같이, 비정질 실리콘막(21)이 마스크로서 사용된 패턴된 포토레지스트막(20)을 이용하여 건식 식각된다. 이후, 포토레지스트막(20b)이 제거되고, 이어서 기판(18)이 세척된다. 따라서, TFT의 주요 부분을 형성하는 패턴된 비정질 실리콘막(21)이 형성된다. 이 비정질 실리콘막(21)은 도 4에 도시된 비정질 실리콘 패턴(6)에 대응된다.
다음으로, 도 7g에 도시된 바와 같이, 상부 금속층(22)이 스퍼터링에 의해 결과물 상의 전면에 피착된다.
다음으로, 도 7h에 도시된 바와 같이, 제3 사진식각 단계에 의해 상부 금속층(22) 상에 패턴된 포토레지스트막(20c)가 형성된다.
다음으로, 도 7i에 도시된 바와 같이, 상부 금속층(22)이 마스크로서 사용된 패턴된 포토레지스트막(20c)에 염소계 가스(chlorine family gas)를 사용하여 건식 식각된다. 이후, 포토레지스트막(20c)이 제거되고, 이어서 글래스 기판(18)이 세척된다. 따라서, 질화 실리콘막(15) 상에 소오스 전극(7), 드레인 버스 라인(8) 및 드레인 라인 단자(9)가 형성된다.
도 7i에 도시된 바와 같이, 드레인 버스 라인(8)과 소오스 전극(7)은 비정질 실리콘막(21)의 상부 표면 상에 각기 이격되어 있다. 다음으로, 비정질 실리콘막(21)이 드레인 버스 라인(8)과 소오스 전극(7) 둘다를 마스크로서 이용하여 식각된다. 따라서, 글래스 기판(18) 상에 TFT가 형성된다.
다음으로, 도 7j에 도시된 바와 같이, 질화 실리콘으로 이루어진 보호막(13)이 플라즈마 화학 기상 증착에 의한 결과물 상에 전체적으로 피착된다.
다음으로, 도 7k에 도시된 바와 같이, 4번째 사진식각 단계에 의한 결과물 상에 패턴된 포토레지스트막(20d)이 형성된다. 이 패턴된 포토레지스트막(20d)이 양 게이트 라인 단자(3)와 보조 용량 단자(5), 소오스 전극(7) 및 드레인 라인 단자(9) 상에 각기 스루 홀(10a, 10b, 10c)들을 형성하기 위한 마스크로서 제공될 것이다.
다음으로, 도 7l에 도시된 바와 같이, 결과물은 마스크로서 사용된 패턴된 포토레지스트막(20d)에 완충 플루오르화 수소산(BHF)을 에천트로서 사용하여 습식 식각된다.
상부 금속층(22)이 에칭 스톱퍼로서 제공되기 때문에, 보호막(13)만이 식각되고, 질화 실리콘막(15)과 이산화 실리콘막(14)이 소오스 전극(7)과 드레인 라인 단자(9) 상에서 식각되지 않는다. 에칭 스톱퍼로서의 역할을 하는 상부 금속층(22)이 형성되지 않기 때문에, 게이트 라인 단자(3)와 보조 용량 단자(5) 상에서 질화 실리콘막(15)이 식각된다.
질화 실리콘막(15)이 보호막(13)보다 에칭율이 작기에, 에칭 스톱퍼로서 제공되고, 이로 인해 질화 실리콘막(15)은 완전히 제거되지 않는다. 따라서, 질화 실리콘막(15)과 이산화 실리콘막(14)이 마스크로서 재사용된 패턴된 포토레지스트막(20d)을 이용하여 건식 식각되어 제거된다. 건식 식각에 있어서, 상부 금속층(22)이 에칭 스톱퍼로서 제공되기 때문에, 질화 실리콘막(15)이 소오스 전극(7)과 드레인 라인 단자(9)의 하부에서 식각되지 않는다.
따라서, 전술된 습식 식각과 후속되는 건식 식각에 의하여, 이산화 실리콘막(14), 질화 실리콘막(15) 및 보호막(13)이 게이트 라인 단자(3) 상에서 제거되고, 그 결과 게이트 라인 단자(3) 상에 스루 홀(10a)이 형성된다. 전술된 습식 식각에 의하여, 보호막(13)은 소오스 전극(7)과 드레인 라인 단자(9)의 상부에서 제거되고, 그 결과 스루 홀들(10b, 10c)이 각기 형성된다.
다음으로, 패턴된 포토레지스트막(20d)이 제거되고 나서, 글래스 기판(18)이 세척된다. 따라서, 도 7l에 도시된 것과 같은 결과물이 형성된다.
다음으로, 도 7m에 도시된 바와 같이, 인듐 주석 산화물(ITO)로 이루어진 막(23)이 스퍼터링에 의하여 상기 결과물 상에 전체적으로 피착된다. 이어서, 패턴된 포토레지스트막(20e)가 다섯번째 사진식각에 의해 ITO막(23) 상에 형성된다.
다음으로, ITO막(23)이 마스크로서 사용된 패턴된 포토레지스트막(20e)을 사용하여 습식 식각된다. 이후, 포토레지스트막(20e)이 제거되고, 이어서 이 결과물이 세척된다. 따라서, 도 7n에 도시된 바와 같이, 스루 홀(10b)의 내부벽을 덮고 있는 화소 전극(11)과, 스루 홀들(10a, 10c)의 내부벽을 덮고 있는 투명 전극(12)이 형성된다. 따라서, 제1 실시예에 따른 TFT가 글래스 기판(18) 상에서 완성된다.
종래의 TFT를 제조하기 위해서는 여섯번의 사진식각 단계를 수행할 필요가 있지만, 전술된 제1 실시예에 따르면, 종래 방법보다 1번 적은 5번의 사진식각 단계만을 수행하여 TFT를 완성할 수 있다.
<제2 실시예>
본 발명에 따른 제2 실시예는 도 8, 9, 10과 11a 내지 11l을 참조하여 이하에 설명된다. 제2 실시예에 따른 박막 트랜지스터 어레이는 투명 절연 기판에 수평 전계를 인가하여 액정을 구동하는 어레이이다. 도 8은 TFT를 나타내는 평면도이고, 도 9는 도 8에서의 라인 IX-IX를 따라 절단한 단면도로서, 게이트 라인과 TFT를 나타내고, 도 10은 도 8에서의 라인 X-X를 따라 절단한 단면도로서, 드레인 라인 단자와 보조 용량 단자를 나타내며, 도 11a 내지 11l은 제2 실시예에 따라 TFT 어레이를 제조하는 방법의 각 단계를 도시한 도면이다.
도 8과 도 9에 도시된 바와 같이, 제2 실시예에 따른 TFT 어레이는 투명 절연 기판(18), 기판(18)상에 매트릭스로 형성된 복수개의 TFT들, TFT들의 게이트 전극에 접속된 게이트 버스 라인(2), TFT들의 드레인 전극에 접속된 드레인 버스 라인(8), 및 TFT들에 의해 구동된 빗 형태(comb-shaped)의 화소 전극(11)을 포함한다.
도 9에 도시된 바와 같이, TFT들 각각은 게이트 전극(1), 이 게이트 전극(1) 상에 형성된 하부 투명 금속층(16), 기판(18)을 덮고 있는 게이트 절연막(14), 이 게이트 절연막(14) 상에 피착된 질화 실리콘막(15), 이 질화 실리콘막(15) 상에 형성된 동작 반도체막(6), 동작 반도체막(6) 상의 일부와 질화 실리콘막(15) 상에 형성된 드레인 버스 라인(8), 및 드레인 버스 라인(8) 상에 형성된 상부 투명 금속층(17)을 포함한다. 화소 전극(11)은 TFT의 동작 반도체막(6) 상의 일부와 질화 실리콘막(15) 상에 형성된다. 또한, 상부 투명 금속층(17)은 화소 전극(11) 상에 형성된다.
TFT 어레이는 화소 전극(11)과 게이트 절연막(14) 사이에서 화소 전극(11)과 대향 관계에 있는 보조 용량 버스 라인(4)을 더 포함할 수 있다. 기판(18) 상에 형성된 TFT들은 보호막(13)으로 피복된다.
도 9와 도 10에 도시된 바와 같이, 게이트 라인 단자(3)와 보조 용량 단자(5)는 기판(18) 상에 형성되며, 이들 두 단자 상에는 스루 홀들(10a, 10b)이 보호막(13), 질화 실리콘막(15) 및 게이트 절연막(14)을 통하여 형성된다. 하부 투명 금속층(16)들은 게이트 라인 단자(3)와 보조 용량 단자(5) 상에 형성된다. 드레인 라인 단자(9)는 질화 실리콘막(15) 상에 형성되고, 그 상부에 상부 투명 금속층(17)이 피복된다. 드레인 라인 단자(9) 상의 보호막(13)을 통하여 스루 홀(10c)이 형성된다.
제2 실시예에 따른 박막 트랜지스터 어레이는 대향되는 기판 상에 형성되는 것이 아니라 TFT 기판 내에 형성되는 대향 전극을 포함한다. 제2 실시예에 따른 박막 트랜지스터 어레이는 기판과 평행한 대향 전극들 간에 생성된 전계에 의해 액정이 제어되는 인플레인(in-plane)형이다. TFT가 보조 용량 버스 라인(4)과 화소 전극(11) 간에 생성될 수평 전계를 이용하기 때문에, 제2 실시예에 따른 TFT는 제1 실시예에 따른 TN형 TFT와는 달리 투명 전극(12)를 가질 필요가 없다.
도 8 내지 도 10에 도시된 TFT 어레이를 제조하는 방법은 도 11a 내지 도 11l을 참조하여 이하에 설명된다. 우선, 글래스 기판과 같은 투명 절연 기판(18)은 그 주표면이 세척된다. 다음으로, 도 11a에 도시된 바와 같이, 하부 금속층(19)이 스퍼터링에 의해 글래스 기판(18) 상에 형성된다. 예를 들면, 하부금속층(19)은 Cr, Mo, Al, Ta, 또는 Ti로 이루어진다. 다음으로, 하부 투명 금속층(16)이 하부 금속층(19) 상에 전체적으로 피착된다.
다음으로, 도 11b에 도시된 바와 같이, 하부 투명 금속층(16) 상에 포토레지스트의 도포, 포토레지스트의 노광 및 포토레지스막의 현상을 포함하는 첫번째 사진 식각 단계에 의해, 식각 마스크로서 제공될 패턴된 포토레지스트막(20a)이 하부 투명 금속층(16) 상에 형성된다.
다음으로, 하부 투명 금속층(16)과 하부 금속층(19) 둘다가 패턴된 포토레지스트막(20a)를 마스크로서 사용하여 습식 식각된다. 이후, 포토레지스트막(20a)이 제거되며, 다음으로 글래스 기판(18)이 세척된다. 따라서, 도 11c에 도시된 바와 같이, TFT의 게이트 전극(1)과 게이트 라인 단자(3)이 형성되며, 이들 둘다 하부 금속층(19)으로 된다. 게이트 전극(1)과 게이트 단자(3)의 상부 표면에 하부 투명 금속층(16)이 도포된다. 또한, 도 11c에는 도시되지 않았지만, 게이트 버스 라인(2), 보조 버스 라인(4) 및 보조 용량 단자(5)가 글래스 기판(18) 상에 형성된다.
다음으로, 도 11d에 도시된 바와 같이, 이산화 실리콘막(14)이 스퍼터링에 의해 글래스 기판(18) 상에 전체적으로 피착되며, 다음으로, 질화 실리콘막(15)과 비정질 실리콘(a-Si＋n+a-Si)막(21)이 플라즈마 화학 기상 증착에 의하여 이산화 실리콘막(14) 상에 연속하여 형성된다.
다음으로, 도 11e에 도시된 바와 같이, 두번째 사진식각 단계에 의해 비정질실리콘막(21) 상에 패턴된 포토레지스트막(20b)이 형성된다. 이 패턴된 포토레지스트막(20b)은 TFT의 동작 장치를 형성하는데 사용된 마스크로서 제공된다.
다음으로, 도 11f에 도시된 바와 같이, 비정질 실리콘막(21)은 패턴된 포토레지스트막(20b)을 마스크로서 사용하여 건식 식각된다. 이후, 포토레지스트막(20b)이 제거되며, 다음으로 기판(18)이 세척된다. 따라서, TFT의 주요 부분을 구성하는 패턴된 비정질 실리콘막(21)이 형성된다. 따라서, 비정질 실리콘막(21)은 도 8에 도시된 비정질 실리콘 패턴(6)에 대응한다.
다음으로, 도 11g에 도시된 바와 같이, 상부 금속층(22)과 상부 투명 금속층(17)이 스퍼터링에 의해 연속하여 전술된 결과물 상에 전체적으로 피착된다.
다음으로, 도 11h에 도시된 바와 같이, 세번째 사진식각 단계에 의해 상부 투명 금속층(17) 상에 패턴된 포토레지스트막(20c)이 형성된다.
다음으로, 도 11i에 도시된 바와 같이, 상부 투명 금속층(17)과 상부 금속층(22) 둘다가 마스크로서의 패턴된 포토레지스트막(20c)과 염소계 가스를 사용하여 건식 식각된다. 이후, 포토레지스트막(20c)이 제거되고, 다음으로 글래스 기판(18)이 세척된다. 따라서, 질화 실리콘막(15) 상에 드레인 버스 라인(8), 화소 전극(11) 및 드레인 라인 단자(9)가 형성된다.
도 11i에 도시된 바와 같이, 드레인 버스 라인(8)과 화소 전극(11)은 비정질 실리콘막(21)의 상부 표면 상에서 서로 이격되어 있다. 다음으로, 비정질 실리콘막(21)이 드레인 버스 라인(8)과 화소 전극(11) 둘다를 마스크로서 사용하여 식각된다. 따라서, 글래스 기판(18) 상에 TFT가 형성된다.
다음으로, 도 11j에 도시된 바와 같이, 질화 실리콘으로 이루어진 보호막(13)이 플라즈마 화학 기상 증착에 의해 전술된 결과물 상에 전체적으로 피착된다.
다음으로, 도 11k에 도시된 바와 같이, 네번째 사진식각 단계에 의해 전술된 결과물 상에 패턴된 포토레지스트막(20d)이 형성된다. 이 패턴된 포토레지스트막(20d)이 게이트 라인 단자(3), 보조 용량 버스 라인(4)의 보조 용량 단자(5), 및 드레인 라인 단자(9) 상에 각기 스루 홀들(10a, 10b, 10c)을 형성하기 위한 마스크로서 제공될 것이다.
다음으로, 도 11l에 도시된 바와 같이, 전술된 결과물은 마스크로서 사용된 패턴된 포토레지스트막(20d)과, 부식제로서 완충 플루오르화 수소산(BHF)를 사용하여 습식 식각된다.
상부 투명 금속층(17)이 에칭 스톱퍼로서 제공되기 때문에, 보호막(13)만이 식각되고, 질화 실리콘막(15)와 이산화 실리콘막(14)은 드레인 라인 단자(9) 하부에서는 식각되지 않는다. 에칭 스톱퍼로서 제공되는 상부 투명 금속층(17)이 게이트 라인 단자(3)와 보조 용량 단자(5) 상에는 형성되지 않기 때문에, 질화 실리콘막(15)이 식각된다.
질화 실리콘막(15)은 보호막(13)보다 에칭율이 작기에, 에칭 스톱퍼로서 제공되고, 이로 인해 질화 실리콘막(15)은 완전히 제거되지 않는다. 따라서, 질화 실리콘막(15)과 이산화 실리콘막(14)은 패턴된 포토레지스트막(20d)을 마스크로서 재사용하여 건식 식각되어 제거된다. 건식 식각에 있어서, 상부 투명 금속층(17)이 에칭 스톱퍼로서 제공되기 때문에, 질화 실리콘막(15)은 드레인 라인 단자(9)의 하부에서 식각되지 않는다.
따라서, 전술된 습식 식각과 후속되는 건식 식각에 의하여, 이산화 실리콘막(14), 질화 실리콘막(15) 및 보호막(13)이 게이트 라인 단자(3) 상에서 제거되고, 그 결과 게이트 라인 단자(3)와 보조 용량 단자(5) 상에 각기 스루 홀들(10a, 10b)이 형성된다. 유사하게, 전술된 습식 식각에 의하여, 보호막(13)은 드레인 라인 단자(9)의 상부에서 제거되고, 그 결과 스루 홀(10c)이 형성된다.
다음으로, 패턴된 포토레지스트막(20d)이 제거되고, 다음으로 글래스 기판(18)이 세척된다. 따라서, 도 11l에 도시된 것과 같은 결과물이 형성된다. 따라서, 제2 실시예에 따른 TFT 어레이가 글래스 기판(18) 상에 완성된다.
전술된 제2 실시예에 따르면, 제1 실시예와 관련하여 도 7m에 도시된 것과 같이 투명 전극(12)를 형성하기 위해 수행될 다섯번째 사진식각 단계가 생략될 수 있다. 그러나, (a) 게이트 버스 라인(1), 드레인 버스 라인(8) 및 보조 용량 단자(5)와 (b) 드라이버 회로 간의 접속 신뢰도를 고려하면, 이들간의 컨넥터는 배선 금속층으로서 공통으로 사용된 통상적인 재료보다는 ITO로 이루어지는 것이 바람직하다. 그 이유는 종래 기술이 단순 매트릭스용으로 개발된 이방성 도전막을 사용하도록 설계되어 있기 때문에, ITO로 이루어진 투명 전극과의 접속이 우선적이다.
본 발명은 더 높은 제조 효율로, 특히 사진식각 단계들의 수를 감소시켜 기판 상의 박막 트랜지스터 어레이를 제조할 수 있다는 이점을 가진다. 한편, 종래의 TFT를 제조하기 위해서는 여섯번의 사진식각 단계를 수행하는 것이 필요하다. 이와는 대조적으로, 전술된 제2 실시예에 따르면, TFT는 종래 방법보다 두번 적은 네번의 사진식각 단계를 수행하여 완성될 수 있으며, 게다가 제1 실시예에 따른 방법보다는 한번 더 적은 사진식각 단계를 수행하여 완성될 수 있다.
Claims (6)
- 투명 절연 기판(18), 상기 기판(18) 상에 매트릭스로 형성된 복수개의 박막 트랜지스터들, 상기 박막 트랜지스터들의 게이트 전극(1)들에 접속된 게이트 버스 라인(2), 상기 박막 트랜지스터들의 드레인 전극들에 접속된 드레인 버스 라인(8), 및 상기 박막 트랜지스터들에 의해 구동된 화소 전극(11)을 포함하는 박막 트랜지스터 어레이를 제조하는 방법에 있어서:(a) 상기 투명 절연 기판(18) 상에 상기 게이트 전극(1)과 상기 게이트 버스 라인(2)을 형성하는 단계와;(b) 상기 기판(18) 상에 게이트 절연막(14)을 형성하는 단계와;(c) 상기 게이트 절연막(14) 상에 동작 반도체(21)를 형성하는 단계와;(d) 상기 게이트 절연막(14)과 상기 동작 반도체(21) 상에 상기 박막 트랜지스터들의 소오스 전극들, 드레인 전극들 및 드레인 버스 라인(8)을 형성하는 단계와;(e) 상기 기판(18) 상의 전면에 보호막(13)을 형성하는 단계와;(f) 상기 게이트 버스 라인(2)의 단자(3) 상에 위치된 상기 게이트 절연막(14)과 상기 보호막(13)의 일부를 제거하고, 상기 드레인 버스 라인(8)의 단자(9) 상에 위치된 상기 보호막(13)의 일부를 제거하는 단계와;(g) 상기 기판(18) 상에 상기 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이의 제조 방법.
- 제1항에 있어서, 상기 박막 트랜지스터 어레이는상기 화소 전극(11)과 상기 게이트 절연막(14) 사이에서 상기 화소 전극(11)과 대향 관계로 상기 기판(18) 상에 형성된 보조 용량 버스 라인(4)을 또한 포함하며,상기 보조 용량 버스 라인(4)의 단자(5) 상에 위치된 상기 게이트 절연막(14)과 상기 보호막(13)의 일부가 상기 단계 (f)에서 더 제거되는것을 특징으로 하는 박막 트랜지스터 어레이의 제조 방법.
- 제1항 또는 제2항에 있어서, 상기 동작 반도체(21)는 상기 게이트 버스 라인(2)이 상기 드레인 버스 라인(8)에 오버랩되는 곳에 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이의 제조 방법.
- 투명 절연 기판(18), 상기 기판(18) 상에 매트릭스로 형성된 복수개의 박막 트랜지스터들, 상기 박막 트랜지스터들의 게이트 전극들에 접속된 게이트 버스 라인(2), 상기 박막 트랜지스터들의 드레인 전극들에 접속된 드레인 버스 라인(8), 보조 용량 버스 라인(4), 및 상기 박막 트랜지스터들에 의해 구동된 화소 전극(11)을 포함하며, 상기 화소 전극(11)과 상기 보조 용량 버스 라인(4) 간에 생성된 수평 전계에 의해 액정을 제어하는 박막 트랜지스터 어레이를 제조하는 방법에 있어서:(a) 상기 투명 절연 기판(18) 상의 전면에 상기 게이트 전극(1), 상기 게이트 버스 라인(2) 및 상기 보조 버스 라인(4)를 형성하고, 상기 게이트 전극(1)과 상기 보조 용량 버스 라인(4) 상에는 제1 투명 전극(16)을 형성하는 단계와;(b) 상기 기판(18) 상에 게이트 절연막(14)을 형성하는 단계와;(c) 상기 게이트 절연막(14) 상에 동작 반도체(21)를 형성하는 단계와;(d) (d-1) 상기 게이트 절연막(14)과 상기 동작 반도체(21) 상에는 상기 박막 트랜지스터들의 상기 드레인 전극들과 상기 드레인 버스 라인(8)을 형성하고, (d-2) 상기 드레인 전극과 상기 드레인 버스 라인(8)을 형성하는 재료와 동일한 재료의 상기 화소 전극(11)을 형성하며, (d-3) 상기 드레인 전극, 상기 드레인 버스 라인(8) 및 상기 화소 전극(11) 상에는 제2 투명 전극(17)을 형성하는 단계와;(e) 상기 기판(18) 상의 전면에 보호막(13)을 형성하는 단계와;(f) 상기 제2 투명 전극(17)이 드러나도록 상기 드레인 버스 라인(8)의 단자(9) 상에 위치된 상기 보호막(13)의 일부를 제거하고, 상기 제1 투명 전극(16)이 드러나도록 상기 보조 버스 라인(4)의 단자(5) 상에 위치된 상기 보호막(13)과 상기 게이트 절연막(14)의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이의 제조 방법.
- 제4항에 있어서, 상기 게이트 버스 라인(2)의 단자(3) 상에 위치된 상기 게이트 절연막(14)과 상기 보호막(13)의 일부는 상기 제1 투명 전극(16)이 드러나도록 상기 단계 (f)에서 또한 제거되는 것을 특징으로 하는 박막 트랜지스터 어레이의 제조 방법.
- 제4항 또는 제5항에 있어서, 상기 동작 반도체(21)는 상기 게이트 버스 라인(2)이 상기 드레인 버스 라인(8)에 오버랩되는 곳에 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33837596 | 1996-12-18 | ||
| JP96-338375 | 1996-12-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980064263A KR19980064263A (ko) | 1998-10-07 |
| KR100331896B1 true KR100331896B1 (ko) | 2002-09-18 |
Family
ID=18317569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970069943A KR100331896B1 (ko) | 1996-12-18 | 1997-12-17 | 박막트랜지스터어레이의제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5966589A (ko) |
| KR (1) | KR100331896B1 (ko) |
| TW (1) | TW418432B (ko) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4458563B2 (ja) * | 1998-03-31 | 2010-04-28 | 三菱電機株式会社 | 薄膜トランジスタの製造方法およびこれを用いた液晶表示装置の製造方法 |
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| JP2001053283A (ja) | 1999-08-12 | 2001-02-23 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| US6838696B2 (en) * | 2000-03-15 | 2005-01-04 | Advanced Display Inc. | Liquid crystal display |
| KR100672622B1 (ko) | 2000-07-26 | 2007-01-23 | 엘지.필립스 엘시디 주식회사 | 액정표시장치의 패드 및 그 제조방법 |
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Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100190041B1 (ko) * | 1995-12-28 | 1999-06-01 | 윤종용 | 액정표시장치의 제조방법 |
| JPH09265113A (ja) * | 1996-03-28 | 1997-10-07 | Nec Corp | アクティブマトリクス型液晶表示装置およびその製造方 法 |
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1997
- 1997-12-08 TW TW086118477A patent/TW418432B/zh active
- 1997-12-12 US US08/989,573 patent/US5966589A/en not_active Expired - Lifetime
- 1997-12-17 KR KR1019970069943A patent/KR100331896B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| US5966589A (en) | 1999-10-12 |
| KR19980064263A (ko) | 1998-10-07 |
| TW418432B (en) | 2001-01-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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| J301 | Trial decision |
Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20001227 Effective date: 20011228 |
|
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| GRNO | Decision to grant (after opposition) | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130321 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20140228 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20150223 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20160304 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20170217 Year of fee payment: 16 |
|
| EXPY | Expiration of term |