KR910009039B1 - 비정질 실리콘 박막 트랜지스터의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도 및 제2도는 본 발명의 일실시예를 도시한 단면도.
제3도는 본 발명의 다른 실시예를 도시한 단면도.
제4도는 액티브 매트릭스형 액정표시장치의 구성을 도시한 전기회로도.
제5도는 종래예를 도시한 단면도.
본 발명은 비정질 실리콘 박막 트랜지스터의 제조방법에 관한 것이다.
종래, 박막형 화상표시장치로서, 비정질 실리콘을 사용한 MIS형 박막 트랜지스터를 스위칭 소자로서 각 화소마다 설치한 액정 매트릭스 표시장치, 이른바, 액티브 매트릭스형 액정표시장치가 있다.
제4도는 상기 액티브 매트릭스형 액정표시장치의 일 구성예를 도시한 것이다. 주사선(9)중 예컨대 Y1이 선택되면 이에 연결된 각 박막 트랜지스터(11)의 게이트는 일제히 온되고, 이들 온된 박막 트랜지스터(11)의 소오스를 통하여 각 신호선(10)에서 화상 정보에 대응한 신호전압이 각 트랜지스터의 드레인에 전달된다. 이 각 드레인에는 화소(畵素)전극(도시않음)이 접속되고, 이 화소전극과 액정층(12)을 끼고 다른쪽 기판상에 형성된 대향 전극(13)과의 전압차에 의해 액정층(12)의 광투과율을 변화시켜 화상표시를 행한다. 또, 상기 게이트가 오프한 후에도 상기 화소전극과 대향전극(13)과의 사이의 전압차는 다음에 주사선(Y1)이 선택되기까지 유지되기 때문에 각 화소에 대응한 액정은 스태틱구동되는 것이 되고, 고 콘트라스트의 화상표시를 얻을 수가 있다.
그런데, 박막 트랜지스터(11)의 제조방법으로서, 신뢰성, 제조공정의 재현성 등의 견지에서 게이트 절연층, 비정질 실리콘층, 보호절연층을 순차 형성하는 공정을 갖는 것이 일본국 특개소 58-212177호 공보에 개시되어 있다.
제5도는 상기 종래의 제조방법에 의한 제조공정을 도시한 것이다.
우선, 유리등의 절연성 기판(14)에 게이트 전극(15)을 형성하고, 다음에 게이트 절연층(16), 비정질 실리콘층(17) 및 보호절연층(18)을 순차 형성한다.(a)
다음에, 게이트전극(15)과 일부가 겹쳐지도록 보호절연층(18)을 개구하여 비정질 실리콘층(17)을 노출시킨다.(b)
다음에, 도너 혹은 액셉터가 되는 불순물을 적당량 포함한 실리콘층(19)을 형성하고, 이 실리콘층(19), 보호절연층(18) 및 비정질 실리콘층(17)을 선택적으로 제거하여, 상기 개구부를 포함하는 도상(島狀)구조를 형성한다.(c)
다음에, 투명도전층(20)을 형성하고, 이것을 선택적으로 제거하며, 소오스, 드레인전극 패턴, 소오스배선 패턴 및 화소전극 패턴을 형성하고, 이 투명도전층(20)에 의한 패턴을 마스크로서 실리콘층(19)을 제거한다.(d)
상기 종래예에서는 실리콘층(19)을 공정(c) 및 공정(d)에서 2회 에칭하고 있으며, 시간적 및 생산비적으로 바람직한 제조공정이라고는 할 수 없다.
또, 상기 공정(c)에서 도상구조를 형성함에 있어서, 에칭의 마스크로서 포토레지스트를 사용하고 있는데, 이로 인해 이하와 같은 불편을 일으키고 있다.
우선 첫째로, 웨트에칭법을 사용할 수 없으므로 제조상 고생산성(through-put)화가 기대되지 않는다.
둘째로, 실리콘층상에 직접 포토레지스트를 도포하기 때문에 이 포토레지스트를 박리시킨 후의 실리콘층 표면은 충분히 청정하다고는 할 수 없고, 다음 공정에 있어서 형성되는 금속층과 양호한 콘택트를 형성하기 어렵다.
본 발명의 제1의 목적은 제조공정을 삭감한 비정질실리콘 박막 트랜지스터의 제조방법을 제공하고 있다.
본 발명의 제2의 목적은, 고 생산성화를 실현할 수 있는 비정질 실리콘 박막 트랜지스터의 제조방법을 제공하는데 있다.
또 본 발명의 제3의 목적은, 특성의 안정화를 도모한 비정질 실리콘 박막 트랜지스터의 제조방법을 제공하는데 있다.
이하, 본 발명의 실시예 1을 제1도에 입각하여 설명한다.
유리등의 절연성 기판(1)에 예컨대 Cr등의 금속에 의해 게이트 전극(2)을 형성하고, 다음에 질화 실리콘 혹은 산화 실리콘에 의한 게이트 절연층(3), 비정질 실리콘층(4) 및 질화 실리콘 혹은 산화 실리콘에 의한 보호 절연층(5)을, 예컨대 플라즈마 CVD법에 의해 순차 형성한다.(a)
다음에, 보호절연층(5)을 완충 불산용액에 의해 선택적으로 에칭하고, 게이트전극(2)의 적어도 일부와 겹쳐지도록 비정질 실리콘층(4)을 노출시킨다.(b)
다음에, 불순물로서 인을 적량 포함한 실리콘층(6) 및 예컨대 Ti등을 사용하여 금속층(7)을 순차 형성하고, 금속층(7)으로서 Ti를 사용할 경우에는 불초산 수용액을 사용하여 금속층(7)을 선택적으로 에칭하고, 이것을 소오스 및 드레인 전극의 형상으로 패터닝한다. 다음에, 금속층(7)의 패턴을 마스크로서 실리콘층(6) 및 비정질 실리콘층(4)을 유기 알칼리 용액, 예컨대 PAW(파이프카테콜·디아민·워터)를 사용하여 에칭하고, 소오스 및 드레인 전극이 형성된 도상(島狀)구조를 형성한다.(c)
다음에, ITO등의 투명한 도전층(8)을 형성하고, 이 도전층(8)으로서 ITO를 사용할 경우에는 염화 제2철계 용액을 사용하여 투명도전층(8)을 선택적으로 에칭하고, 소오스 전극에 접속된 화소전극을 형성한다.(d)
이상의 제조방법에 의해 실리콘층(6)은 1회의 공정(c)만으로 에칭되기 때문에 비정질 실리콘 박막 트랜지스터의 제조공정 삭감, 고 생산성화 및 특성의 안정화를 실현할 수 있는 것이다.
또, 소오스 및 드레인의 전극이 형성된 도상구조를 형성할 때 금속층(7) 대신 포토레지스트를 도포하고, 이 포토레지스트를 소오스 및 드레인 형상으로 패터닝하고, 이 패턴을 마스크로서 실리콘층(6) 및 비정질 실리콘층(4)을 에칭하여도 된다. 단, 이 방법을 사용할 경우에는 실리콘층(6) 및 비정질 실리콘층(4) 에칭에 유기 알칼리계 용액을 사용하면 포토레지스트가 침해되기 때문에 CF4계의 가스를 사용한 드라이에칭법을 사용하지 않으면 안된다. 이 방법으로 제조한 비정질 실리콘 박막 트랜지스터의 단면형상을 제2도에 도시한다.
다음에, 본 발명의 실시예 2를 제3도에 의거하여 설명한다.
본 실시예는 제조공정의 후반부분에 특징이 있고, 제3a~c도의 공정은 상기 실시예에서 도시한 제1a~c도 공정과 같다. 따라서, 이하 제3d 및 (e)도 공정에 대해서만 설명한다.
금속층(7)을 약불초산 수용액을 사용하여 제거하고, 실리콘층(6)을 노출시킨다.(d)
ITO를 사용하여 도전층(8)을 형성하고, 이것을 염화 제2철계 용액을 사용하여 선택적으로 제거하여 소오스 전극에 접속된 소오스 배선 및 드레인 전극에 접속된 화소전극을 형성한다.(e)
이상과 같이 도전층(8)을 비정질 실리콘층(4) 및 실리콘층(6)인 2층의 단차부를 피복하면 된다. 이에 대해 제1도에 도시한 실시예 1에서는, 도전층(8)은 비정질 실리콘층(4), 실리콘층(6) 및 금속층(7)인 3층의 단차부를 피복하고 있었다. 따라서, 본 실시예에서는 제1도에 도시한 실시예 1보다도 단차부에 있어서 도전층(8)의 단차피복성이 향상되고, 단선이 생길 확률이 적어진다.
또, ITO를 사용한 도전층(8) 이외의 도전층을 소오스 및 드레인 전극이 되는 실리콘층(6)에 접속할 경우도 상기와 같은 공정을 행하면 되는 것이다.
본 발명에 따르면 실리콘층의 에칭을 비정질 실리콘층의 에칭과 동시에 행할 수가 있기 때문에 제조공정이 단축되고, 원료에 대한 제품의 비율 향상이 기대된다.
그리고, 소오스 및 드레인 전극이 형성이 도상구조를 형성할 때의 마스크로서 금속층을 사용하면 실리콘층 및 비정질 실리콘층의 에칭에 유기알칼리계 용액을 사용한 웨트에칭법을 사용할 수 있으므로 제조공정의 고 생산성화를 실현할 수 있고, 또한 실리콘층의 표면이 직접 포토레지스트에 내맡겨지는 일이 없으므로 소오스 및 드레인 금속과의 사이에 양호한 콘택트가 형성되고, 특성의 안정화가 기대된다.
또, 도전층의 단차부를 2층으로 한 것에서는 단차피복성이 향상되고, 단선이 감소되기 때문에 원료에 대한 제품 비율의 향상이 기대된다.
Claims (5)
- 소정형상을 가진 게이트전극을 형성한 절연성 기판상에 게이트 절연층을 형성하는 공정과, 이 게이트 절연층상에 비정질 실리콘층을 형성하는 공정과, 이 비정질 실리콘층상에 보호절연층을 형성하는 공정과, 이 보호절연층을 선택적으로 제거하여 상기 게이트전극의 패턴의 적어도 일부와 겹쳐지도록 상기 비정질 실리콘층을 노출시키는 공정과, 상기 보호절연층 및 비정질 실리콘층상에 도너 혹은 액셉터가 되는 불순물을 포함한 실리콘층을 피착시키는 공정과, 상기 불순물을 포함하는 실리콘층상에 소오스 및 드레인전극 형상의 마스크를 형성하고, 이 마스크를 사용하여 상기 불순물을 포함한 실리콘층 및 비정질 실리콘층을 제거하는 공정으로 이루어지는 것을 특징으로 하는 비정질 실리콘 박막 트랜지스터 제조방법.
- 제1항에 있어서, 상기 마스크가 소오스 및 드레인 전극 형상으로 패터닝된 금속층인 것을 특징으로 하는 비정질 실리콘 박막 트랜지스터 제조방법.
- 소정형상을 가진 게이트전극이 형성된 절연성 기판상에 게이트 절연층을 형성하는 공정과, 이 게이트 절연층상에 비정질 실리콘층을 형성하는 공정과, 이 비정질 실리콘층상에 보호절연층을 형성하는 공정과, 이 보호 절연층을 선택적으로 제거하여 상기 게이트전극의 패턴의 적어도 일부와 겹쳐지도록 상기 비정질 실리콘층을 노출시키는 공정과, 도너 혹은 액셉터가 되는 불순물을 포함한 실리콘층 및 금속층을 순차 피착시키는 공정과, 이 금속층을 소오스 및 드레인전극의 형상으로 패터닝하는 공정과, 상기 금속층을 제거하여 상기 실리콘층에 의해 형성되는 소오스 및 드레인 전극을 노출시키는 공정과, 이 노출된 소오스 및 드레인 전극에 도전층을 접속하는 공정으로 이루어지는 것을 특징으로 하는 비정질 실리콘 박막 트랜지스터 제조방법.
- 제2항 또는 제3항에 있어서, 상기 금속층에 의한 마스크를 사용하여 상기 불순물을 포함한 실리콘층 및 상기 비정질 실리콘층을 제거할 때의 처리약품이 유기 알칼리계 용액인 것을 특징으로 하는 비정질 실리콘 박막 트랜지스터 제조방법.
- 제3항에 있어서, 상기 도전층이 ITO(Indium Tin Oxide)인 것을 특징으로 하는 비정질 실리콘 박막 트랜지스터 제조방법.
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