JPS62298118A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPS62298118A JPS62298118A JP14234686A JP14234686A JPS62298118A JP S62298118 A JPS62298118 A JP S62298118A JP 14234686 A JP14234686 A JP 14234686A JP 14234686 A JP14234686 A JP 14234686A JP S62298118 A JPS62298118 A JP S62298118A
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- input terminal
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Links
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- 238000004519 manufacturing process Methods 0.000 title claims description 8
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
＆ 発明の詳細な説明
〔産業上の利用分野〕
本発明は、薄膜トランジスタの製造方法に関し、特にパ
ッシベーション層形成後の信号久方端子上のパッシベー
ション層の除去方法に関する。
ッシベーション層形成後の信号久方端子上のパッシベー
ション層の除去方法に関する。
現在ハンディタイプのカラーテレビ等に応用されている
アクティブマトリックス駆動の液晶表示装置では、基板
上の表示画素１つ１つに各各１個乃至２個の薄膜トラン
ジスタ（Ｔ ｈｌｎＦ ｉｌｍ Ｔｒａｎｓｉｓｔｏｒ
以降ＴＦＴと略す）が形成されている。従来このＴＰＴ
を第２図に示すような、ソース、ドレインに対し、ゲー
トが上面に形成される順スタガ型で構成する場合、以下
の手順で作製される。
アクティブマトリックス駆動の液晶表示装置では、基板
上の表示画素１つ１つに各各１個乃至２個の薄膜トラン
ジスタ（Ｔ ｈｌｎＦ ｉｌｍ Ｔｒａｎｓｉｓｔｏｒ
以降ＴＦＴと略す）が形成されている。従来このＴＰＴ
を第２図に示すような、ソース、ドレインに対し、ゲー
トが上面に形成される順スタガ型で構成する場合、以下
の手順で作製される。
まず、ガラス基板１上に透明電極材を積層し、フォトリ
ソグラフィで、ドレインライン２とその端部に連なるド
レイン信号入力端子３、及びソース電極４とそれに連な
る表示電極５を形成する。
ソグラフィで、ドレインライン２とその端部に連なるド
レイン信号入力端子３、及びソース電極４とそれに連な
る表示電極５を形成する。
次にオーミックコンタクト層としてメ′型アモルファス
シリコン層、半導体層としてアモルファスシリコン層、
絶縁膜層として窒化シリコン層をそれぞれプラズマＣＶ
Ｄ装置によ’）順次積層し、フォトリングラフィにより
アイランド部６を形成する。
シリコン層、半導体層としてアモルファスシリコン層、
絶縁膜層として窒化シリコン層をそれぞれプラズマＣＶ
Ｄ装置によ’）順次積層し、フォトリングラフィにより
アイランド部６を形成する。
次に金属層を積層し、フォトリソグラフィによりゲート
ライン７とそれに連なるゲート信号入力端子８を形成す
る。最後にパッシベーション層として窒化シリコン層９
をプラズマＣＶＤ装置により積層した後、フォトリング
ラフィによりドレイン、ゲートの両信号入力端子部上及
びその近傍の窒化シリコン層を除去する。
ライン７とそれに連なるゲート信号入力端子８を形成す
る。最後にパッシベーション層として窒化シリコン層９
をプラズマＣＶＤ装置により積層した後、フォトリング
ラフィによりドレイン、ゲートの両信号入力端子部上及
びその近傍の窒化シリコン層を除去する。
一般にＴＦＴを作製子る上でパターンマスクを１枚でも
減らすことが出来ればマスクアライメント等の作業が省
略出来それにより歩留の向上及びコストの低減が期待出
来るが、上述した従来のＴＰＴを作製する為には４回の
フォトリソグラフィ工程が必要であり、各々に１枚ずつ
計４枚のパターンマスクが必要であるという欠点がある
。
減らすことが出来ればマスクアライメント等の作業が省
略出来それにより歩留の向上及びコストの低減が期待出
来るが、上述した従来のＴＰＴを作製する為には４回の
フォトリソグラフィ工程が必要であり、各々に１枚ずつ
計４枚のパターンマスクが必要であるという欠点がある
。
本発明は、ゲート信号入力端子形成時に、ドレイン信号
入力端子上にも金属層を形成しており、パッシベーショ
ン層積層後のフォトリングラフィにおいてこの金属層を
パターンマスクとして使用している。
入力端子上にも金属層を形成しており、パッシベーショ
ン層積層後のフォトリングラフィにおいてこの金属層を
パターンマスクとして使用している。
本発明の薄膜トランジスタの製造方法は、透明絶縁基板
上に透明電極材で形成された第１信号入力端子と、半導
体層と絶縁膜層を形成後金属で形成される第２信号入力
端子とを有し、該両信号入力端子以外の部分がパッシベ
ーション層で覆われている薄膜トランジスタの製造方法
において、前記第１信号入力端子上に前記第２信号入力
端子と同一の金属で金属層を形成する工程と、該透明絶
縁基板上にパッシベーション層形成後ネガレジストを塗
布し基板裏面より露光・エツチングすることにより金属
層上のパッシベーション層を除去する工程とを含むこと
を特徴とする。
上に透明電極材で形成された第１信号入力端子と、半導
体層と絶縁膜層を形成後金属で形成される第２信号入力
端子とを有し、該両信号入力端子以外の部分がパッシベ
ーション層で覆われている薄膜トランジスタの製造方法
において、前記第１信号入力端子上に前記第２信号入力
端子と同一の金属で金属層を形成する工程と、該透明絶
縁基板上にパッシベーション層形成後ネガレジストを塗
布し基板裏面より露光・エツチングすることにより金属
層上のパッシベーション層を除去する工程とを含むこと
を特徴とする。
次に本発明について図面を参照して説明する第１図（３
）は本発明の一実施例の平面図である。本実施例では、
ゲート信号入力端子８形成時金属層のフォトリングラフ
ィ工程においてドレイン信号入力端子３上にも金属、１
１０を残している。第１図（６）〜（ｅ）に第１図（田
のＡ−Ａ−での各工程毎の断面図を示す。
）は本発明の一実施例の平面図である。本実施例では、
ゲート信号入力端子８形成時金属層のフォトリングラフ
ィ工程においてドレイン信号入力端子３上にも金属、１
１０を残している。第１図（６）〜（ｅ）に第１図（田
のＡ−Ａ−での各工程毎の断面図を示す。
第１図（６）に、透明電極材のガラス基板１上のドレイ
ン信号入力端子３上に金属層１０が形成された状態を示
す。
ン信号入力端子３上に金属層１０が形成された状態を示
す。
次にＴＰＴ基板上にパッシベーション層Ｓを積層し、そ
の上にネガレジスト１１を塗布する。この状態で基板裏
面より図中矢印で示すように光を照射しネガレジストを
露光する（第１図（Ｃ））。この時、ガラス基板１、窒
化シリコンのパッシベーション層９とも透明であり、ま
た、アイランド部も、ｒｐ′型アモルファスシリコンと
アモルファスシリコンとの合計の厚さが数１００Ａ〜数
１０００Ａと薄くほぼ透明である為、光は、金属のゲー
トライン７及びゲート信号入力端子８と、ドレイン信号
入力端子３上の金属層１０のみで遮光され他の部分は露
光される。このネガレジストを現像した状態が第１図（
社）である。
の上にネガレジスト１１を塗布する。この状態で基板裏
面より図中矢印で示すように光を照射しネガレジストを
露光する（第１図（Ｃ））。この時、ガラス基板１、窒
化シリコンのパッシベーション層９とも透明であり、ま
た、アイランド部も、ｒｐ′型アモルファスシリコンと
アモルファスシリコンとの合計の厚さが数１００Ａ〜数
１０００Ａと薄くほぼ透明である為、光は、金属のゲー
トライン７及びゲート信号入力端子８と、ドレイン信号
入力端子３上の金属層１０のみで遮光され他の部分は露
光される。このネガレジストを現像した状態が第１図（
社）である。
最後に窒化シリコン層をバッフアートフッ酸によりエツ
チングし、ネガレジスト１１ヲ１１１ｍすると、両信号
入力端子上のパッシベーション層９が取り除かれ、信号
入力端子が露出する（第１図（ｅ））。
チングし、ネガレジスト１１ヲ１１１ｍすると、両信号
入力端子上のパッシベーション層９が取り除かれ、信号
入力端子が露出する（第１図（ｅ））。
なお本実施例においては、ゲートライン７上のパッシベ
ーション９も除去されるが、半導体層は露出しない為、
パフシベーシゴ、ンの効果が失なわれることはない。
ーション９も除去されるが、半導体層は露出しない為、
パフシベーシゴ、ンの効果が失なわれることはない。
以上説明したように本発明は、ゲート信号入力端子形成
時にドレイン信号入力端子上にも金属層を形成すること
により、パッシベーション層積層後のフォトリソグラフ
ィにおいてこの金属層をパターンマスクとして使用する
ことが出来、これによりパターンマスクを１枚省略する
ことが出来る効果がある。
時にドレイン信号入力端子上にも金属層を形成すること
により、パッシベーション層積層後のフォトリソグラフ
ィにおいてこの金属層をパターンマスクとして使用する
ことが出来、これによりパターンマスクを１枚省略する
ことが出来る効果がある。
第１図（２）は本発明の一実施例の薄膜トランジスタの
平面図、第１図セル（ｅ）は本発明の一実施例の工程を
示す第１図（２）のＡ−Ａ−線断面図、第２図は従来の
薄膜トランジスタの平面図である。 １・・・ガラス基板、 ２−・・ドレインライン
、３・・・ドレイン信号入力端子、 ４・・・ソース電極、 ５・・・表示電極、６・
・・アイランド部、 ７・・・ゲートライン、８・
・・ゲート信号入力端子、 ９・・・パッシベーション層、１０・・・金属層、１１
・・・ネガレジスト。 代理人 弁理士 内 原 晋″。 （又） °′ 第７図 （°９
平面図、第１図セル（ｅ）は本発明の一実施例の工程を
示す第１図（２）のＡ−Ａ−線断面図、第２図は従来の
薄膜トランジスタの平面図である。 １・・・ガラス基板、 ２−・・ドレインライン
、３・・・ドレイン信号入力端子、 ４・・・ソース電極、 ５・・・表示電極、６・
・・アイランド部、 ７・・・ゲートライン、８・
・・ゲート信号入力端子、 ９・・・パッシベーション層、１０・・・金属層、１１
・・・ネガレジスト。 代理人 弁理士 内 原 晋″。 （又） °′ 第７図 （°９
Claims (1)
- 透明絶縁基板上に透明電極材で形成された第１信号入力
端子と、半導体層と絶縁膜層を形成後金属で形成される
第２信号入力端子とを有し、該両信号入力端子以外の部
分がパッシベーション層で覆われている薄膜トランジス
タの製造方法において、前記第１信号入力端子上に前記
第２信号入力端子と同一の金属で金属層を形成する工程
と、該透明絶縁基板上にパッシベーション層を形成後、
ネガレジストを塗布し基板裏面より露光・エッチングす
ることにより金属層上のパッシベーション層を除去する
工程とを含むことを特徴とする薄膜トランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14234686A JPS62298118A (ja) | 1986-06-17 | 1986-06-17 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14234686A JPS62298118A (ja) | 1986-06-17 | 1986-06-17 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62298118A true JPS62298118A (ja) | 1987-12-25 |
Family
ID=15313226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14234686A Pending JPS62298118A (ja) | 1986-06-17 | 1986-06-17 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62298118A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5966589A (en) * | 1996-12-18 | 1999-10-12 | Nec Corporation | Method of fabricating thin film transistor array |
-
1986
- 1986-06-17 JP JP14234686A patent/JPS62298118A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5966589A (en) * | 1996-12-18 | 1999-10-12 | Nec Corporation | Method of fabricating thin film transistor array |
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