KR100325559B1 - 고전압트랜지스터 - Google Patents

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KR100325559B1
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Abstract

고전압 트랜지스터는 소스와 채널이 형성되는 반도체 온 절연체(SOI) 영역을 포함한다. 드레인 드리프트 영역은 SOI 영역 및 벌크 실리콘 영역내에 SOI를 지나부분적으로 형성되고, 게이트는 상기 SOI 채널에 결합된다.

Description

고전압 트랜지스터
본 발명은 일반적으로 반도체 집적 회로에 관한 것으로, 특히 고전압 소자에 관한 것이다.
최근에 "온-저항(on-resistance)"(Rdson)이 낮은 LDMOS(측면 이중 확산 MOS) 전력 트랜지스터와 RESURF(감소된 표면 필드) 소자와 같은 전력 트랜지스터 분야는 많이 발전되었다. RESURF 기술의 보다 상세한 설명에 대해서는 아펠스, 제이. 에이.(Appels, J. A.) 및 바에스, 에이취. 엠. 제이(Vaes, H.M.J)저 "High Voltage Thin Layer Devices(RESURF 소자)," IEDM Tech, Digest, 페이지 238-241(1979년)에 기재되어 있다.
전력 소자는 전형적으로 2개의 회로 구성에 저측 구동기 또는 고측 구동기로서 이용된다. 저측 구동 회로 구성시에, 전력 소자의 드레인은 부하 회로를 통해 전원에 결합되고 이것의 소스는 접지에 결합된다. 고측 구동 회로 구성시에, 드레인은 전원 공급기에 직접 결합되고, 소스는 부하 회로를 통해 접지에 결합된다. RESURF LDMOS 트랜지스터는 소스가 접지에 반복적으로 결합되는 기판에 구조적으로결합되기 때문에 일반적으로 저측 구동기의 구성시에 이용된다. 그러므로, 고측 구동기 응용, 및 소스와 기판 사이의 전기적 절연이 요구되는 그 밖의 다른 응용에는 이러한 전력 소자가 이용되지 않는다.
따라서, 소스와 기판 사이의 전기적으로 절연되어 고측 구동기로서 이용되는 고전압 소자를 제공하는 것이 요구된다. 부수적으로, 이러한 고 전력 소자는 저 온-저항(Rdson) 특성을 나타낼 필요가 있다.
본 발명에 따르면, 종래의 RESURF LDMOS 전력 트랜지스터에 관련된 문제점들을 제거한 고전압 고측 구동기 RESURF LDMOS가 제공된다.
본 발명의 한 양태에 따르면, 고전압 트랜지스터는 소스와 채널이 형성되는 세미콘덕터-온-인슐레이터(Semiconductor-on-Insulator; 이하, SOI라 함)를 포함한다. 벌크 반도체 드레인 드리프트 영역은 SOI 영역을 지나 형성되고 게이트는 상기 SOI 채널에 결합된다.
본 발명의 다른 특징에 있어서, 고전압 트랜지스터를 제조하는 방법은 국부 SOI 영역을 반도체 기판 내에 형성하는 단계, 및 소스 영역을 SOI 영역에 형성하는 단계를 포함한다. 드레인과 드레인 드리프트 영역은 또한 일반적으로 SOI 영역 외부의 기판 내에 형성된다. 이때, 게이트는 SOI 채널 상에서 소스 영역과 드레인 드리프트 영역 사이에 형성된다.
본 발명의 중요한 기술적인 장점은 절연된 소스에 의한 것으로, 소자는 고측구동기 회로 구성에 이용될 수 있다는 것이다. 더욱이, 본 발명의 기술에 따른 방식으로 구성된 고전압 트랜지스터의 평면 구조는 제조 단계를 최소화하는 제조 공정으로 제조될 수 있다. 드레인 드리프트 영역이 주로 벌크 내에 형성되기 때문에 에피택셜 측벽 과성장(Epitaxial Lateral Overgrowth: ELO)의 SOI 물질의 폭 제한이 긴 드리프트 영역을 갖는 고전압 소자의 설계 조건을 제한하지는 않는다.
이하, 첨부 도면을 참조하여 본 발명의 양호한 실시예에 대해 상세하게 설명 하고자 한다.
본 발명의 양호한 실시예 및 장점에 따른 제 1 도 내지 제 7 도에는 유사한 부분 및 대응하는 부분에 동일한 참조 번호를 붙였다. 도면에 도시된 단면도는 일정한 비율이 아니라, 명확성을 위해 어떤 치수는 확대 또는 축소되었다. 제 1 도를 참조하면, 제 1 도에 P형 기판 및 매몰 산화물층(12)를 갖는 웨이퍼(10)이 도시되어 있다. 매몰 산화물 층(12)는 에피택셜 측벽 과성장(ELO) SOI, 수직 DELTA SOI(완전 소모형 린 채널 트랜지스터) 기술[히사모또(Hisamoto), 다이(Digh) 등 저, Impact of the Vertical SOI "DELTA" Structure on Planar Device Technology, IEEE Transactions on Electron Devices, 제 38 권, 제 6 호, 페이지 1419-1424(1991. 6.)], 웨이퍼 결합, SIMOX(주입 산소에 의한 분리) 및 다른 주입 기술과 같은 실리콘 또는 반도체 온 절연체(SOI) 기술로 형성된다. 양호하게는, 매몰 산화물 층(12)는 웨이퍼(10)의 표면 밑에 약 2-3 ㎛ 두께로 배치되어 두께가 약 1 ㎛이고 폭이 약 8 ㎛로 된다. 제 1 도 내지 제 6 도에 도시된 실시예에 있어서, 이중 소자의 연속(back-to-back) 구성이 도시되어 있지만, 단일 소자의 구성은 본 발명에 따른 유사한 방법으로 실행될 수 있다.
제2도를 참조하면, n형 드레인 드리프트 영역(14 및 16)은 소자(18 및 20)에 매몰된 산화물 층(12)의 단부 근처의 P형 벌크 또는 기판내에 형성된다. 양호하게는, 드리프트 영역(14 및 16)은 일반적으로 매몰 산화물 층(12) 보다 더 깊은 깊이로 웨이퍼 하부로 4-5 ㎛ 연장한다. 영역(14 및 16)은 100 KeV에서 조사량이 3 xl6l2/㎠인 인 이온(phosphrous ion)을 주입함으로써 형성된다. 이 방법으로 구성된 드레인 드리프트 영역(14 와 16) 사이에는 P형 단결정 반도체 채널을 SOI 영역(22)내에 형성한다.
제3도에 있어서, LOCOS 필드 산화물 층(24)는 제3도에 도시된 바와 같이 n형 드리프트 영역(14 및 16) 상에 형성된다. 필드 산화물(24)는 두께가 약 1 ㎛이다. 제4도를 참조하면, 패턴 에칭된 게이트 산화물 층(26) 및 n+도우프된 폴리실리콘 층(28)이 형성된다. 양호하게는, 게이트 산화물 층(26)의 두께는 약 500 Å이고 게이트 폴리실리콘 층(28)의 두께는 0.5 ㎛이다.
제5도를 참조하면, n+ 드레인 영역(30 및 32)는 드레인 드리프트 영역(14 및 16)상의 주입에 의해 각각 형성된다. n+소스 영역(34 및 36)은 100 KeV에서 조사 량이 약 5 x 1015/㎠인 비소 이온을 주입함으로써 P-형 SOI 영역(22) 내에 양호하게 형성된다. 30 KeV에서 약 2 x 10l5/㎠의 붕소 이온을 주입하면, 예를 들어 디바이스(18 및 20)의 본체 영역(22)과 접촉하게 하는 n+ 영역(34와 36) 사이에 p+영역(40)을 형성한다.
제6도를 참조하면, 패턴된 산화물 층(42)는 소자(18 및 20) 상에 피착, 에칭및 리플로우하고, 드레인(44), 게이트(46 및 48), 소스/본체(50) 영역를 노출시킴으로써 형성된다. 금속 접촉은 영역(44-50)에 후속적으로 형성된다. 드레인(44), 게이트(46) 및 소스(50)은 소자(18)의 단자를 형성하고, 소스(50), 게이트(48) 및 드레인(52)는 소자(20)의 단자를 형성한다.
제7도를 참조하면, 고전압 소자(18)은 고측 구동기 회로를 구성시에 연결된 바와 같이 접속된다. 게이트(46)은 마이크로프로세서 또는 분산 프로세서 네트워크를 포함하는 제어 회로(60)에 결합된다. 드레인은 전원(62)에 결합된다. 소자(18)의 소스는 접지에 접속되는 한개 이상의 부하(64)에 결합된다. 또한, 제6도를 참조하면, 채널 및 소스(34 및 36)는 SOI 영역 내에 형성되어 매몰된 산화물 층(12)에 의해 접지된 기판과 절연되므로, 소스(50)은 부하 회로의 전위에 따라 부동할 수 있다. 드리프트 영역은 주로 벌크 영역내에 형성되므로 SOI 폭제한은 요구된 항복 전압에 의해 결정되는 드리프트 영역의 전장에 역효과를 끼치지 않는다. 이러한 방식으로 구성된 RESURF 최적화 방법은 유리하게 이용될 수 있다.
본 발명의 제조 방법은 상술한 처리 공정의 파라메터에 제한되는 것이 아니라 규모, 불순물 이온 농도, 주입 에너지, 처리 공정은 본 발명의 상술한 설명에 따라 여러가지로 변경될 수 있다. 그러므로, 지금까지 본 발명에 대해 상세하게 설명 하였지만 첨부된 특허 청구 범위내에서 본 발명을 여러가지로 변형, 변경, 및 대체가 가능하다.
제 1 도는 웨이퍼의 제 1 제조 단계를 도시한 단면도.
제 2 도는 웨이퍼의 다음 제조 단계를 도시한 단면도.
제 3 도는 웨이퍼의 그 다음 제조 단계를 도시한 단면도.
제 4 도는 웨이퍼의 다음 제조 단계를 도시한 단면도.
제 5 도는 웨이퍼의 그 다음 제조 단계를 도시한 단면도.
제 6 도는 본 발명의 양호한 실시예를 도시한 단면도.
제 7 도는 고측 구동 회로 구성을 도시한 블럭도.
도면의 주요 부분에 대한 부호의 설명
10 : 웨이퍼
12 : 매몰된 산화물 층
14, 16 : P형 드레인 드리프트 영역
22 : SOI 영역
24 : LOCOS 필드 산화물 층
28 : 폴리 실리콘 층
30, 32 : n+ 드레인 영역
34, 36 : n+소스 영역
40 : p+영역
60 : 제어 회로

Claims (16)

  1. 고전압 트랜지스터에 있어서,
    세미콘덕터-온-인슐레이터(Semiconductor-On-Insulator, SOI) 영역;
    상기 SOI 영역 내에 형성된 소스;
    상기 SOI 영역 내에 부분적으로 형성되고 SOI 영역을 지나 벌크 실리콘 내에 일부가 형성된 드레인 드리프트 영역;
    상기 벌크 실리콘 상의 상기 트레인 드리프트 영역 내에 형성된 드레인 영역;
    상기 소스 영역과 상기 드레인 드리프트 영역 사이의 상기 SOI 영역 내에 형성된 채널; 및
    상기 SOI 채널에 결합된 게이트
    를 포함하는 것을 특징으로 하는 고전압 트랜지스터.
  2. 제1항에 있어서, 상기 SOI 영역은 선정된 깊이로 형성된 선정된 길이의 매몰된 산화물 층을 포함하는 것을 특징으로 하는 고전압 트랜지스터.
  3. 제2항에 있어서, 상기 벌크 반도체 드레인 드리프트 영역은 일반적으로 상기 매몰된 산화물 층의 상기 선정된 깊이보다 더 깊게 연장된 것을 특징으로 하는 고전압 트랜지스터.
  4. 제1항에 있어서, 상기 소스는 상기 SOI 영역 내의 P형 채널 내에 형성된 n+영역을 포함하는 것을 특징으로 하는 고전압 트랜지스터.
  5. 제4항에 있어서, 상기 게이트는
    상기 P형 채널 상에 형성된 게이트 산화물 층; 및
    상기 게이트 산화물 층 상에 형성되고, n+ 도핑되고 패터닝된 폴리실리콘 층을 포함하는 것을 특징으로 하는 고전압 트랜지스터.
  6. 제5항에 있어서, 상기 드레인 영역에서 상기 게이트 산화물 층까지 연장된 필드 산화물 층을 더 포함하는 것을 특징으로 하는 고전압 트랜지스터.
  7. 제4항에 있어서, 상기 SOI 영역 내에 상기 n+ 도핑된 소스 영역에 인접하여 형성된 p+도핑된 영역을 더 포함하는 것을 특징으로 하는 고전압 트랜지스터.
  8. 고전력 고측 구동기 트랜지스터(high power, high side driver transistor)에 있어서,
    반도체 기관 내에 형성된 SOI 영역;
    상기 SOI 영역 내에 형성된 소스 영역;
    상기 SOI 영역 외부의 상기 반도체 기판의 벌크 내에 형성된 드레인 영역 및 일부 드레인 드리프트 영역;
    상기 소스 영역과 상기 드레인 드리프트 영역 사이의 상기 SOI 영역 내에 형성된 채널; 및
    상기 SOI 채널에 결합된 게이트
    를 포함하는 것을 특징으로 하는 고전력 고측 구동기 트랜지스터.
  9. 제8항에 있어서, 상기 SOI 채널은 단결정 실리콘인 것을 특징으로 하는 고전력 고측 구동기 트랜지스터.
  10. 제9항에 있어서, 상기 SOI 영역 내의 p+도핑된 영역을 더 포함하는 것을 특징으로 하는 고전력 고측 구동기 트랜지스터.
  11. 제8항에 있어서, 상기 드레인 드리프트 영역은 상기 게이트 하부에 배치되고, 상기 SOI 영역 안으로 일부가 연장된 것을 특징으로 하는 고전력 고측 구동기 트랜지스터.
  12. 제8항에 있어서, 상기 SOI 채널 및 상기 드레인 드리프트 영역 상에 배치된 제 1 절연층;
    상기 SOI 채널 상의 상기 제1 절연층 상에 배치된 패턴 다결정 실리콘 게이트;
    상기 다결정 실리콘 게이트 상에 배치된 제2 절연층; 및
    상기 제2 절연층 상에 선택적으로 배치되고, 상기 소스 및 드레인 영역 상부에 있는 패터닝된 도전층
    을 더 포함하는 것을 특징으로 하는 고전력 고측 구동기 트랜지스터.
  13. 고전압 트랜지스터의 제조 방법에 있어서,
    SOI 영역을 형성하는 단계;
    기판 내에 상기 SOI 영역으로 연장하는 드레인 드리프트 영역을 형성하는 단계;
    상기 SOI 영역 내에 소스 영역을 형성하는 단계; 및
    상기 SOI 영역 상에 상기 소스 영역과 드레인 드리프트 영역 사이에 게이트를 형성하는 단계
    를 포함하는 것을 특징으로 하는 고전압 트랜지스터 제조 방법.
  14. 제13항에 있어서,
    상기 드레인 드리프트 영역 상에 필드 산화물 층을 형성하는 단계; 및
    상기 SOI 영역 상에 상기 필드 산화물층에 결합된 게이트 산화물 층을 형성하여 SOI 채널을 형성하는 단계
    를 포함하는 것을 특징으로 하는 고전압 트랜지스터 제조 방법.
  15. 제14항에 있어서, 상기 SOI 영역 형성 단계는 단결정 반도체 내의 선정된 전장의 절연층을 선정된 깊이로 형성하는 단계를 포함하는 것을 특징으로 하는 고전 압 트랜지스터 제조 방법.
  16. 제15항에 있어서, 상기 드레인 드리프트 영역 형성 단계는 상기 SOI 영역의 상기 선정된 깊이까지 실질적으로 연장하여 SOI 채널 및 상기 드레인 영역을 지나 도록 상기 드레인 드리프트 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 고전압 트랜지스터 제조 방법
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