KR100325277B1 - 플래그가없는반도체장치및그제조방법 - Google Patents

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비센트 비.인그라시아, 알크 엠 아헨
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Abstract

플래그가 없는 반도체 장치(10)는 와이어 본드(28)에 의해 복수개의 리드(16)에 전기적으로 결합되는 복수개의 본드 패드(26)를 가지는 반도체 다이(22)를 포함한다. 다이는 2 개의 캔틸레버형 타이 바아(18)에 의해 지지된다. 캔틸레버형 타이 바아의 사용은 플라스틱 피복된 장치에서 전체 플라스틱-금속 경계면 영역을 감소시키므로 내부 갈라짐 및 패키지 균열의 가능성이 적다. 또한, 캔틸레버형 타이 바아는 동일한 리드 프레임 형태에 대해 다양한 크기의 다이를 수용할 수 있다. 캔틸레버형 타이 바아의 형태는 U 형, T 형 및 H 형에 한정되지는 않는다.

Description

플래그가 없는 반도체 장치 및 그 제조 방법
발명의 분야
본 발명은 반도체 장치에 관한 것으로, 더욱 구체적으로는, 플래그가 없는 반도체 장치와 이를 제조하는 방법에 관한 것이다.
발명의 배경
플라스틱으로 피복된 반도체 장치에는 패키지 균열이라는 공통적인 문제점이 있다. 패키지 균열은 여러 요인의 조합으로 발생된다. 여러 요인 중 하나는 플라스틱 피복 재료와 리드 프레임의 플래그 사이의 내부에서 갈라짐이 발생하는 것이다. 상기 플래그는 다이를 지지하는 종래의 리드 프레임의 판형 부재이다. 리드 프레임의 나머지 부분들과 마찬가지로 상기 플래그는 일반적으로 구리, 구리합금 또는 철-니켈 합금으로 제조되고, 따라서, 대부분의 경우에 주변의 성형 컴파운드나 플라스틱의 열팽창 계수(CTE)와는 상이한 열팽창 계수를 갖게 된다. 이러한 열팽창 계수의 불일치로 인해, 반도체 장치의 온도 변화에 따라 플라스틱과 플래그의 경계면에 응력이 발생된다. 응력이 최대 임계점에 도달하면 플라스틱과 플래그의 경계면을 갈라지게 하면서 응력이 해제된다. 패키지를 균열시키는 다른 요인은 수분 흡수이다. 플라스틱과 플래그의 경계면에 갈라짐이 발생한 이후 주변으로부터 성형컴파운드 영역을 통해 갈라진 영역으로 수분이 확산된다. 일단 수분이 패키지 내에 축적되면, 급속한 온도 증가는 습기를 증기화하여 팽창되게 하고, 그에 의해 갈라진 영역에 내부 압력 포켓을 발생시킨다. 상기한 바와 같은 압력과 관련된 응력을 해제시키기 위해서, 주변 플라스틱이 균열되게 된다. 대부분의 패키지 균열은 사용자가 납땜 작업(solder reflow operation)으로 플라스틱 반도체 장치를 기판에 부착할 때 발생된다. 납땜 작업과 연계된 고온은 신속하게 온도를 증가시키며, 이 온도 증가는 반도체 장치내의 수분 함량에 따라서 종종 플라스틱에 균열을 유발하기애 충분한 수준이 된다.
패키지 균열의 문제를 다루는 여러 가지 방법이 공지되어 있다. 상기 방법들중 하나는 드라이 패킹(dry-packing)이며, 이 방법은 플라스틱 피복 반도체 장치를 가열(baking)하여 수분함량을 충분히 감소시키고, 상기 장치를 방습 패킷(packet)내에 패키징한다. 그후, 균열을 유발할 수 있는 충분한 양의 습기가 노출된 주변환경으로부터 패키지 내로 흡수되기 이전에 장치 이용자가 상기 장치를 부착하게 된다. 이 방법은 효과적이지만 반도체 장치의 제조비용이 현저하게 증가된다. 더욱이, 흡수된 수분이 균열을 발생시키는 수준을 넘지 않도록 하기 위해, 장치 이용자는 반드시 상기 장치가 얼마나 오랫동안 주변 환경에 노출되어 있는지를 관찰하고 있어야 한다.
다른 공지된 방법은 플래그와 플라스틱 사이의 접착력을 향상시킴으로서 내부가 갈라질 가능성을 감소시키는 것이다. 예로서, 일부 제조업자들은 접착력을 향상시키기 위해 플래그의 금속성 면을 "조면화(roughened)"한다. 다른 제조업자들은작은 구멍들이나 돌기들을 플래그 내에 형성하여 고착 기구를 형성한다. 접착력을 향상시키기 위한 또다른 방법은 창틀형 플래그를 사용하는 것이다. 창틀형 플래그는 다이를 지지하는 중공형 프레임을 중실형 패들(paddle) 대신 사용하는 것이다.
상술한 방법들은 플라스틱 피복 재료에 대한 접착력을 강화시킴으로서 갈라짐의 가능성을 어느 정도 감소시킨다. 유사하게, 본 발명도 갈라짐을 감소시킨다는 장점을 갖고 있으며, 본 발명의 기술은 종래에 사용되지 않고 있던 것이다. 그러나, 부가적으로, 본 발명은 상술한 바와 같은 방법들에는 고려되어 있지 않은 다른 제조상의 문제점, 즉, 그 각각의 제품에 대해 상이한 형상의 리드 프레임 또는 주문형 리드 프레임을 사용해야 한다는 문제점을 고려하고 있다. 각 다이 크기와 다이 기능 핀-아웃(die functional pin-out)에 대하여 상이한 형상의 리드 프레임을 제공한다는 것은 많은 부품의 재고를 필요로 하고, 각 생산품 도입 전에 새로운 리드 프레임을 설계하기 위한 부가적인 시간과 인적 자원을 소요하게 된다. 재고 및 설계와 연계된 비용에 부가하여, 비용을 최소화하기에는 불충분한 소요량 때문에 리드 프레임 자체의 가격이 불균일하게 되어 바람직하지 않다. 각각 다른 가공을 필요로 하는 몇몇의 소규모 주문은 그와 동일한 수를 한가지 형태로 주문하는 것 보다 더 비싸지게 된다. 따라서, 몇몇의 상이한 크기의 다이에 사용될 수 있는 형상의 리드 프레임을 사용하게 되면 반도체 제조의 비용은 현저하게 감소된다. 본 발명은 패키지 균열 문제를 해결하기 위해 리드 프레임과 피복 재료 사이의 접착력을 향상시키는 동시에 다양한 크기의 다이에 사용될 수 있는 반도체 디바이스용 리드 프레임을 사용하여 상술한 바와 같은 목적을 달성한다.
발명의 개요
본 발명의 한 형태에 있어서, 반도체 장치는 복수개의 리드와 두 개의 캔틸레버형 타이 바아로 구성되는 리드 프레임을 구비한다. 복수개의 리드는 다이 수용영역을 한정하는 내부를 갖는다. 두 개의 타이 바아는 다이 수용 영역의 두 대향측면으로부터 연장된다. 반도체 다이는 상기 타이 바에 부착되어 지지된다. 또한, 상기 다이는 복수개의 리드와 전기적으로 결합된다. 패키지 본체는 반도체 다이를 피복한다. 또한, 본 발명의 범위 내에는 이런 형태의 반도체 장치를 제조하는 방법도 포함된다.
이들 및 다른 특성과 장점들은 첨부된 도면을 참조로하는 하기의 상세한 설명으로부터 보다 명확하게 이해될 것이다. 본 도면들은 축적대로 그려진 것이 아니며, 특정하게 예시된 실시예 이외에 본 발명의 다른 구현 방법들이 있음을 명심해야 한다.
양호한 실시예의 상세한 설명
본 발명은, 반도체 다이를 지지하기 위해서 캔틸레버형 타이 바아를 이용하므로써, 내부 패키지 갈라짐의 가능성을 감소시키는 동시에, 여러 가지의 상이한 크기의 다이(die)에 사용될 수 있는 만능 설계(universal design)를 형성할 수 있다. 제 1 도와 제 2 도는 본 발명에 따라 사용된 리드 프레임의 만능적인 특성과, 반도체 다이를 지지하기 위해 플래그(flag) 대신 타이 바아(tie bar)가 사용되고 있는 상태를 도시하고 있다. 상기 제 1 도 및 제 2 도는 본 발명에 따른 반도체 장치의 부분 평면도이다. 반도체 장치(10)는 제 1 도에 도시되어 있으며, 반도체 장치(20)는 제 2 도에 도시되어 있다. 2 개의 장치(10, 20) 둘 다 2 개의 대향한 레일(14)을 가진 리드 프레임(12)과, 복수 개의 리드(16)와, 2 개의 캔틸레버형 타이 바아(18)를 포함한다. 반도체 다이(22, 24)는 각각 제 1 도와 제 2 도에서 타이 바아(18)에 부착된다. 각각의 다이는 복수개의 와이어 본드(28)를 사용하는 종래의 방식으로 리드(16)에 전기적으로 결합되는 복수개의 전도성 본드 패드(26)를 포함한다.
제 1 도 및 제 2 도에 도시된 반도체 장치는 단지 부분적으로 조립된 상태이다. 상기 장치는 아직 플라스틱 패키지 본체 내에 피복되지 않은 상태이다. 본 기술분야의 숙련자들에게 공지되어 있는 바와 같이, 장치(10, 20)는 그 후에 플라스틱 피복재료로 피복되고, 리드 프레임(12)으로부터 절단되어 완성된 장치를 형성한다. 절단의 결과로, 타이 바아(18)는 더 이상 레일(14)에 결합되지 않고 잘려지며, 제 1 도에 점선(29)으로 도시된 바와 같이 패키지 본체의 모서리와 표면이 일치되게 된다. 리드(16)는 절단된 후 갈매기 날개형, J 형 리드 또는 관통 구멍형 등의 몇몇의 외부 리드 형태중의 하나로 형성된다.
리드 프레임(12)은 구리, 구리 합금, 철-니켈 합금 등의 일반적인 리드 프레임 재료로 형성되며, 예로서, 금속 에칭 또는 스탬핑(stamping)과 같은 종래의 공정을 사용하여 제조된다. 종래의 리드 프레임과는 다르게, 리드 프레임(12)은 플래그가 없다. 통상적으로, 플래그 또는 패들(paddle)이라 부르는 판형 부재는 반도체 다이를 장착하는 영역을 제공하기 위해 타이 바아에 연결되어 있다. 본 발명에서는 플래그를 사용하지 않는다. 대신에, 캔틸레버형 타이 바아가 다이를 지지하기 위해사용된다. 예로서, 제 1 도의 장치(10)에서는 타이 바아(18)가 반도체 다이(22)를 지지하고, 제 2 도의 장치(20)에서는 타이 바아(18)가 반도체 다이(24)를 지지한다. 각각의 타이 바아(18)는 스템부(19; stem portion)와 지지부(21)를 포함한다. 제 1 도에 도시한 바와 같이, 다이(22)는 타이 바아(18)의 지지부(21)를 완전히 오버행(overhang)하거나 덮는다(cover). 즉, 다이(22)는 지지부(21)의 외부 모서리(23, 23', 25, 25', 27, 27')를 넘어서 연장된다. 그러나, 제 2 도에 도시된 바와 같이, 지지부(21)가 다이(24)의 외주를 넘어서 연장될 수 있어서, 지지부의 전체가 다이 아래에 위치되지 않을 수도 있다.
다이 지지부로서 플레그 대신 타이 바아를 이용하는 것에서는, 장치가 일단 플라스틱으로 피복되면 전체적인 플라스틱-금속 경계면 영역이 감소된다. 본 발명을 기술하는 목적을 위해서, 플라스틱-플래그 경계면이라는 용어보다 플라스틱-금속 경제면이라는 용어를 사용하는데, 그 이유는 본 발명의 실시예는 종래의 플래그를 갖지 않기 때문이다. 플라스틱-금속 경계면 영역을 감소시킨 결과로, 플라스틱이 반도체 다이와 직접 접촉하는 영역이 증가한다. 플라스틱-금속 경계면 영역의 감소와 플라스틱-다이 경계면 영역의 증가는, 대부분의 플라스틱 피복재료가 금속표면보다 다이에 더욱 잘 부착되기 때문에, 내부 갈라짐의 가능성을 감소시킨다. 또한, 타이 바아 중의 하나와 피복 플라스틱 재료 사이의 경계면에서 갈라짐이 발생한다 해도, 다른 타이 바아와 플라스틱의 경계면은 영향을 받지 않는다.
리드 프레임(12)의 만능 특성은 제 1 도 및 제 2 도를 비교함으로써 명백하게 알 수 있다. 두 도면에는 동일한 리드 프레임이 사용되지만, 두 개의 상이한 크기의 다이가 사용된다. 도시한 바와 같이, 다이(22)는 다이(24)보다 훨씬 크다. 플래그를 사용하지 않기 때문에, 2 개의 상이한 크기의 장치에 대하여 사용하기 위해 새로운 리드 프레임을 설계할 필요가 없다. 종래의 반도체 장치에 있어서, 반도체 다이를 지지하기 위해 사용되는 플래그는 다이 보다 약간 크고 다이와 동일한 모양으로 제조된다. 플래그를 이용하는 목적은 조립시, 주로 와이어 본딩 단계 동안 다이를 지지하기 위해서이며, 또한, 피복될 때까지 상기 장치를 일반적으로 취급하는 동안 다이를 지지하기 위해서이다. 일단 다이가 플라스틱으로 피복되면, 다이 지지 부재는 더 이상 필요 없다. 다이 보다 큰 플래그를 제조하는 하나의 목적은 다이와 플래그 사이의 결합을 육안으로 검사하기 위한 것이다. 반도체 다이는 통상적으로 에폭시를 사용하여 플래그에 부착된다. 에폭시가 도포된 플래그에 대하여 다이를 가압할 때, 에폭시가 다이 아래로부터 압착되어 나와서 다이 외주 둘레에 에폭시 필렛(fillet)을 형성한다. 다이 대 플래그(die-to-flag) 결합의 품질은 에폭시 필렛을 육안 검사함으로써 평가될 수 있다. 만일, 상기 필렛이 연속적이라면, 결합은 충분한 것으로 본다.
본 발명에 따르면, 다이 접착 에폭시는 다이를 지지할 캔틸레버형 타이 바아의 부분에 도포된다. 예로서, 제 1 도에서, 에폭시는 타이 바아(18)의 점선으로 도시된 부분에 도포된다. 접합시키기 위해 타이 바아에 대해 다이를 가압할 때, 에폭시는 압착되어 나와 다이 외주 둘레가 아닌 타이 바아의 외주 둘레에 에폭시 필렛을 형성하게 된다. 이러한 "반전된" 에폭시 필렛이 제 3 도의 반도체 장치(30)의 단면도에 도시되어 있다. 반도체 장치(30)는 캔틸레버형 타이 바아(33)에 부착되는반도체 다이(32)를 포함한다. 상기 반도체 장치는 플라스틱 패키지(35)로 피복되며, 다이는 와이어 본드(37)에 의해 복수개의 리드(36)에 전기적으로 결합된다. 리드(36)는 관통 구멍 형상으로 도시되었으나, J 형 리드 및 갈매기 날개형도 사용될 수 있다. 도시된 바와 같이, 다이(32)가 2 개의 타이 바아에 부착된 것처럼 보이지만, 실제로 단면은 타이 바아의 포크 모양 부분(forked portion), 예로서, 제 1 도 및 제 2 도의 U형 부분을 통해 취해진 것이다. 다이(32)는 에폭시 같은 종래의 다이 부착 접착제(34)에 의해 타이 바아에 결합된다. 반도체 장치(10, 30)에서처럼 반도체 다이가 타이 바아를 완전히 오버행 하고 있을 때, 에폭시는 제 3 도에 도시한 바와 같은 반전된 에폭시 필렛을 형성한다. 종래의 장치에서와 같이, 결합부는 에폭시 필렛의 연속성에 의해 평가될 수 있다. 그러나, 반전된 필렛을 검사하기 위해서는 바닥으로부터 장치를 검사해야만 하며, 이 때문에 검사 공정이 사용될 경우, 제조자의 검사 공정이 다소 변화되어야 한다.
제 2 도와 같이, 다이가 타이 바아를 완전히 오버행 하고 있지 않은 본 발명의 실시예에 있어서, 한 에폭시 필렛은 타이 바아가 다이를 지나서 연장되어 있는 다이의 외주 주위에 형성되어야 한다. 반전된 다른 에폭시 필렛은 다이가 타이 바아를 오버행 하고 있는 타이 바아의 외주를 따라서 형성되어야 한다. 2 개의 다른 에폭시 필렛은 제 4 도에서 반도체 장치(40)의 단면도로서 도시되어 있다. 반도체 장치(40)에서는 반도체 다이(42)가 다이 접착제(44)를 사용하여 포크형 타이 바아(43)에 결합되어 있다. 상기 장치는 플라스틱 패키지(45)로 피복되며, 다이는 와이어 본드(47)에 의해 복수개의 리드(46)에 전기적으로 결합된다. 리드(46)는 도시한 바와 같이 J 형이지만, 관통 구멍 형상과, 갈매기 날개 형상도 사용될 수 있다.
본 발명에 따른 장치에 있어서, 동일한 리드 프레임 디자인에 대해 다양한 크기의 다이가 사용될 수 있지만, 그래도, 사용되는 다이 크기에는 제한이 있다. 예로서, 제 1 도 및 제 2 도의 다이 크기와 다이(22, 24)의 형태는 각각 다이 수용영역을 한정하는 리드(16)의 내부 부분에 의해 한정된다. 리드 프레임(12)에 사용되는 다이 크기의 다른 제한 요인은 와이어 본드의 길이일 수 있다. 다이 크기가 작아짐에 따라서, 리드(16)를 다이에 전기적으로 결합하는데 필요한 와이어 본드의 길이는 증가한다. 따라서, 와이어 본드 길이에 대한 제조자의 상한값은 다이 크기에 대한 하한값을 설정할 것이다.
플래그가 사용되지 않으므로, 본 발명에 따른 장치를 제조하기 위해서 현재의 조립 공정에 대한 조정이 필요할 수도 있다. 예로서 상술한 바와 같이, 다이를 접착하기 위한 접착제에 대한 도포 패턴은 전체 플래그 영역보다 적은 타이 바아영역으로 한정된다. 그러므로, 접착제 도포 헤드와 접착제 도포 패턴에 대한 공구의 조정이 필요할 수도 있다. 또한, 다이 지지 영역(타이 바아)이 종래의 플래그보다 훨씬 적기 때문에, 본 발명에서는 적은 양의 다이 부착 접착제가 필요하다. 또한, 다이 부착 접착제 도포 시에 더욱 엄격한 공정 제어가 필요할 수도 있다. 다이가 타이 바아 위로 전체적으로 또는 적어도 부분적으로 오버행하고 있기 때문에, 반도체 다이를 부착할 때 접착제가 타이 바아를 넘어서 퍼지고, 그에 의해 아래에 놓인 공구 플랫폼을 오염시킬 수 있다. 따라서, 접착제 양의 상한값은 엄격하게 감시된다. 그러나, 동시에, 충분한 접착제가 상술한 바와 같이 적절한 에폭시 필렛을 제공하도록 도포되는 것이 중요하다.
와이어 본딩시 다른 공정 조정이 유용할 수도 있다. 반도체 다이가 다이 외주를 따라 완전히 지지되어 있지 않기 때문에, 와이어 본딩 시 주변 다이 지지부를 제공하는 것이 바람직하다. 항상 그런 것은 아니지만, 본드 패드는 일반적으로 다이의 외주에 위치된다. 따라서, 각각의 결합 패드에 와이어를 본딩하기 위해서, 와이어 본딩 공구는 다이 외주부상에 접합부를 형성할 때마다 압력을 가해야 한다. 만일, 와이어 결합력이 충분히 크거나 또는 다이가 충분한 신축성이 없다면, 적용된 힘은 다이의 지지되지 않은 부분에 균열 또는 부서짐을 발생시킬 위험이 있다. 그러므로, 와이어 본딩 작업대에 지지 기구를 결합시키는 것이 바람직할 수도 있다. 예로서, 작업대는 작업대와 타이 바아가 실질적으로 평면인 연속적인 면을 형성하도록 캔틸레버형 타이 바아의 두께와 패턴에 일치시킨 절단부를 포함하도록 설계될 수 있다. 결과적으로, 와이어 본딩 작업 시 타이 바아와 작업대의 결합에 의해 전체 다이가 지지된다. 본 발명을 실시하는데는 와이어 본딩 작업에 대한 조정이 필요 없다는 것이 중요하다. 이러한, 조정이 필요한 상황은 결합력, 다이 두께, 다이 크기 및 소위 결합 패드 위치를 포함하는 여러 요인에 의존한다.
제 1 도 및 제 2 도의 타이 바아(18)는 각각의 타이 바아의 내단부가 U 형이 되도록 분기된다. 그러나, 본 발명에 따라 다른 캔틸레버형 타이 바아 형태도 가능하다. 이러한 2 개의 선택적인 형태가 제 5 도 및 제 6 도에 도시되었으며, 상기 제 5 도와 제 6 도는 반도체 장치의 일부, 즉 타이 바아를 도시한 평면도이다. 제5 도에 도시한 바와 같이 2 개의 캔틸레버형 타이 바아(52)는 그 내단부가 T 형이다. 타이 바아의 외단부는 상술한 실시예에서 서술된 바와 같이 리드 프레임(도시않음)의 레일에 연장되어 있다. 본 발명의 상술한 실시예에서와 마찬가지로, 총 금속 표면 영역은 감소되고, 타이 바아가 플라스틱으로 피복된 이후 갈라짐이 발생하는 것을 방지한다. 다이를 표시하는 점선(54, 56)에 의해 도시된 바와 같이, T 형 타이 바아는 다양한 다이 크기가 적용될 수 있으므로 만능적이다. 점선(54)은 반도체 다이의 두 측면, 즉 "짧은" 측면 전체가 지지될 수 있는 형상을 예시하고 있으며, 이는 와이어 본딩에 유리할 수 있다. 그러나, 메모리 장치에 있어서, 일반적으로 반도체 다이는 "긴" 측면에 본드 패드가 결합되어 있다. 본 발명에 따른 반도체 다이의 긴 측면을 지지하기 위해, 캔틸레버형 타이 바아는 리드를 따라 분산될 수 있고, 예로서, 제 1 도 및 제 2 도에서, 타이 바아는 리드 사이에서 리드에 평행하게 형성될 수 있으며, 그에 의해, 도시된 바와 같이 상단부에서 하단부로 연장되는 대신 좌측 및 우측으로부터 반도체 다이 아래로 연장될 수 있다.
본 발명의 범위내의 다른 타이 바아의 형태가 제 6 도에 도시되어 있다. 캔틸레버형 타이 바아(62)는 각각 H 형이다. 타이 바아의 내부 단부는 점선(64)으로 도시되어 있는 바와 같이 큰 반도체 다이 아래로 연장되거나, 점선(65)으로 도시되어 있는 바와 같이 선택적으로 작은 반도체 다이 아래로 연장될 수 있다. 타이 바아의 외부 단부는 리드 프레임(도시않음)의 레일로 연장된다. 점선(64)으로 도시된 바와 같이, 반도체 다이는 H 형 타이 바아의 중앙 부분(66)에 의해 지지되어 상기 중앙 부분과 정렬된다. 그러나, 이는 이런 타이 바아 형상에 필수적인 것은 아니다. 도시된 다른 형태와 마찬가지로, 다양한 반도체 다이 크기가 사용될 수도 있다.
본 발명의 또다른 실시예에 있어서, 상술한 바와 같은 "포크형" 타이 바아의 형상은 타이 바아의 강성을 증가시키기 위해 변형될 수 있다. 예로서, U형 및 H형 형상에 있어서, 각 타이 바의 자유 단부는 Z축 방향(수직 방향)으로 각 단부가 독립적으로 이동하는 것을 제한 또는 방지하기 위해, 또는, 그 타이 바아의 평면성을 유지하기 위해 부가적인 세그먼트에 의해 함께 결합될 수 있다. 이러한 부가적인 세그먼트는 직선으로 만들어질 수도 있고, 피복된 장치 내에 축적되는 응력을 감소시키기 위해 둥글게 될 수도 있다.
본 명세서에 포함된 상술한 설명 및 도시는 본 발명과 관련시켜 많은 장점을 설명한다. 특히, 캔틸레버형 타이 바아는 플라스틱 피복 장치내에서 총 플라스틱-금속 경계면을 감소시키도록 반도체를 지지하기 위해 사용할 수 있다는 것은 명백하다. 플라스틱-금속 경계면 감소의 결과는 졍계면에서 내부층이 갈라지는 가능성이 감소되므로, 패키지 균열 기회가 적어진다. 또한 캔틸레버형 타이 바아가 서로 물리적으로 분리되어 있다는 사실은 발생할 수 있는 소정의 갈라짐 영역을 감소시킨다. 갈라짐이 1 개의 타이 바아와 피복된 플라스틱의 경계면에서 발생되는 경우에도, 갈라짐 영역은 다른 타이 바아로 전파되지 않는다. 부언하자면, 2 개의 타이 바아의 각각에서의 갈라짐은 서로 독립적으로 발생한다. 본 발명의 부가적인 장점은 캔틸레버형 타이 바아를 사용하면 타이 바아에 의해 지지되는 다이 크기를 다양하게 할 수 있다는 것이다. 본 발명은 추가적인 부재에 따른 비용을 필요로 하지않고 실시될 수 있다는 장점을 갖는다. 본 발명에 따라 사용된 리드 프레임은 현재의 리드 프레임과 같은 동일 가격으로 제조될 수 있거나, 다량을 제조함으로 인해 낮은 가격에 제조될 수 있다. 선택적인 공구 개량에 관련되어 다른 제조 비용의 증가가 최소화된다.
따라서, 상술한 바와 같은 필요성과 장점을 충분히 만족시키는 플래그가 없는 반도체 장치와 그 제조방법이 본 발명에 따라 제공됨은 명백하다. 본 발명이 특정한 실시예를 참조하여 기술되었지만 이에 한정되지는 않는다. 본 기술분야의 숙련자는 본 발명의 정신에서 벗어나지 않고 다양한 변용이 가능하다는 것을 알 수 있을 것이다. 예로서, 본 발명은 특정하게 U 형, T 형 및 H 형 타이 바아 형태에 한정되는 것은 아니다. 부가적으로, 본 발명은 특별한 패키지 형태에 한정되는 것은 아니다. 또한, 본 발명에 따른 장치의 타이 바아는 제 3 도에 도시된 바와 같이 장치의 리드에 대해 다이를 장치내에서 원하는 높이로 위치시키도록 하향하여 설정할 수 있다. 부가적으로, 본 발명에 따른 장치의 타이 바아는 다이 결합시 반도체 정렬을 돕는 정렬 형상을 포함할 수 있다. 부가적으로, 본 발명은 장치내에 사용된 반도체 형태에 결코 한정되지 않는다는 것에 주목한다. 메모리 다이를 사용한 장치가 본 발명으로부터 많은 장점을 얻을 수 있는 장치이고, 또한, 다른 다이 형태(마이크로-콘트롤러, 아날로그 장치 등과 같은)도 사용될 수도 있다. 그러므로, 본 발명이 첨부된 청구범위의 범위 내에서 가능한 모든 변경 및 개량을 포함한다.
제 1 도는 본 발명에 따른 플래그(flag)가 없는 반도체 장치의 부분 조립 상태를 도시하는 평면도.
제 2 도는 제 1 도에 도시된 바와 동일한 형상의 리드 프레임을 사용하는 본 발명에 따른 플래그가 없는 반도체 장치의 다른 부분 조립 상태를 도시하는 평면도.
제 3 도는 완전히 조립된 상태의 본 발명에 따른 반도체 장치를 도시하는 단면도.
제 4 도는 다른 조립된 상태의 본 발명에 따른 반도체 장치를 도시하는 단면도.
제 5 도는 본 발명에 사용되기에 적합한 선택적인 타이 바아(tie bar) 형상을 예시하는 리드 프레임의 평면도.
제 6 도는 본 발명에 사용되기에 적합한 다른 타이 바아 형상을 예시하는 리드 프레임의 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10, 20, 30, 40 : 반도체 장치 12 : 리드 프레임
14 : 레일 16, 36, 46 : 리드
18, 33, 44 : 타이 바아 22, 24, 32, 42 : 반도체 다이
26 : 전도성 본드 패드 28, 37, 47 : 와이어 본드

Claims (5)

  1. 플래그가 없는 반도체 장치(10)에 있어서,
    리드 프레임으로서,
    2개의 대향 측면들을 가진 다이 수용 영역을 한정하는 내부 리드부들 및 외부 리드부들을 가진 복수개의 리드들(16)과,
    지지부(21)와 스템부(19)를 각각 구비하고, 물리적으로 이격되어 있으며, 상기 다이 수용 영역의 2개의 대향 측면들로부터 상기 다이 수용 영역 내로 연장되지만, 서로를 넘어서 연장되지 않는 2개의 타이 바아들(18)로서, 상기 지지부는 상기 스템부(19)에 연결되고 상기 스템부(19)부보다 상기 다이 수용 영역의 중심에 더욱 가까운, 상기 2개의 타이 바아들(18)을 포함하는, 상기 리드 프레임과,
    상기 반도체 다이(22)의 적어도 한 쌍의 대향 모서리들이 상기 2개의 타이 바아들(18)의 상기 지지부들(21)의 대응 외부 모서리들을 넘어서 연장되도록 상기 2개의 타이 바아들의 상기 지지부들에 부착된 반도체 다이(22)와,
    상기 리드들의 상기 내부 리드부들에 상기 반도체 다이를 전기적으로 결합하는 수단(28)과,
    상기 복수개의 리드들의 상기 내부 리드부들과, 상기 반도체 다이와, 각각의 타이 바아의 상기 지지부를 피복하는 패키지 본체(35)를 포함하는 플래그가 없는 반도체 장치(10).
  2. 제 1 항에 있어서, 상기 각각의 타이 바아의 지지부는 U-형, T-형 및 H-형으로 구성된 그룹으로부터 선택된 하나의 형상을 갖는 플래그가 없는 반도체 장치.
  3. 제 1 항에 있어서, 상기 반도체 다이는 또한 2개의 타이 바아들의 상기 스템부들을 부분적으로 덮고 있는 플래그가 없는 반도체 장치.
  4. 플래그가 없는 반도체 장치에 있어서,
    각각 내부 리드부와 외부 리드부를 갖는 복수개의 리드들(16)로서, 상기 내부 리드부들은 함께 2개의 제1 대향 측면들과 2개의 제2 대향 측면들을 가진 다이 수용 영역을 한정하며, 상기 제1 대향 측면들은 각각 상기 제2 대향 측면들보다 짧은, 상기 복수개의 리드들(16)과,
    상기 2개의 대향 제1 측면들의 각각으로부터 상기 다이 수용 영역내로 연장되는 타이 바아(18)로서, 각각의 타이 바아는 스템부(19)와 지지부(21)를 가지며, 상기 스템부는 상기 복수개의 리드들의 상기 외부 리드부들에 대해 실질적으로 수직이며, 상기 지지부들은 상기 다이 수용 영역 내에서 종료되는, 상기 타이 바아(18)와,
    상기 각 타이 바아의 상기 지지부를 완전히 덮도록, 상기 각 타이 바아에 부착되고 상기 각 타이 바아에 의해 지지되는 반도체 다이(22)와,
    상기 복수개의 리드들에 상기 반도체 다이를 전기적으로 결합하는 수단(28)과,
    상기 복수개의 리드들의 내부 리드부들과 상기 반도체 다이를 피복하는 플라스틱 패키지 본체(35)를 포함하는 플래그가 없는 반도체 장치.
  5. 제 4 항에 있어서, 상기 각각의 타이 바아의 지지부는 U-형, T-형 및 H-형으로 구성된 그룹으로부터 선택된 하나의 형상을 갖는 플래그가 없는 반도체 장치.
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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5714792A (en) * 1994-09-30 1998-02-03 Motorola, Inc. Semiconductor device having a reduced die support area and method for making the same
US5701090A (en) * 1994-11-15 1997-12-23 Mitsubishi Denki Kabushiki Kaisha Data output circuit with reduced output noise
JP2767404B2 (ja) * 1994-12-14 1998-06-18 アナムインダストリアル株式会社 半導体パッケージのリードフレーム構造
EP0833382B1 (en) * 1996-09-30 2005-11-30 STMicroelectronics S.r.l. Plastic package for electronic devices
KR100205353B1 (ko) * 1996-12-27 1999-07-01 구본준 프리-몰드 패들을 갖는 반도체 패키지 제조 공정용 리드 프레임
DE19704343A1 (de) * 1997-02-05 1998-08-20 Siemens Ag Montageverfahren für Halbleiterbauelemente
TW330337B (en) * 1997-05-23 1998-04-21 Siliconware Precision Industries Co Ltd Semiconductor package with detached die pad
KR100475335B1 (ko) * 1997-08-12 2005-05-19 삼성전자주식회사 반도체칩패키지
US6048744A (en) 1997-09-15 2000-04-11 Micron Technology, Inc. Integrated circuit package alignment feature
US6028350A (en) * 1998-02-09 2000-02-22 Advanced Micro Devices, Inc. Lead frame with strip-shaped die bonding pad
JP3862411B2 (ja) * 1998-05-12 2006-12-27 三菱電機株式会社 半導体装置の製造方法及びその構造
US5998857A (en) * 1998-08-11 1999-12-07 Sampo Semiconductor Corporation Semiconductor packaging structure with the bar on chip
SG92624A1 (en) 1999-02-09 2002-11-19 Inst Of Microelectronics Lead frame for an integrated circuit chip (integrated circuit peripheral support)
US6331728B1 (en) * 1999-02-26 2001-12-18 Cypress Semiconductor Corporation High reliability lead frame and packaging technology containing the same
TW410452B (en) * 1999-04-28 2000-11-01 Siliconware Precision Industries Co Ltd Semiconductor package having dual chips attachment on the backs and the manufacturing method thereof
US6265761B1 (en) 1999-05-07 2001-07-24 Maxim Integrated Products, Inc. Semiconductor devices with improved lead frame structures
KR20010111767A (ko) * 2000-06-13 2001-12-20 마이클 디. 오브라이언 반도체 패키지 제조용 리드프레임
US6696749B1 (en) * 2000-09-25 2004-02-24 Siliconware Precision Industries Co., Ltd. Package structure having tapering support bars and leads
SG112799A1 (en) 2000-10-09 2005-07-28 St Assembly Test Services Ltd Leaded semiconductor packages and method of trimming and singulating such packages
US6686258B2 (en) 2000-11-02 2004-02-03 St Assembly Test Services Ltd. Method of trimming and singulating leaded semiconductor packages
US6448107B1 (en) * 2000-11-28 2002-09-10 National Semiconductor Corporation Pin indicator for leadless leadframe packages
DE10104868A1 (de) 2001-02-03 2002-08-22 Bosch Gmbh Robert Mikromechanisches Bauelement sowie ein Verfahren zur Herstellung eines mikromechanischen Bauelements
US6991960B2 (en) 2001-08-30 2006-01-31 Micron Technology, Inc. Method of semiconductor device package alignment and method of testing
TWI267958B (en) * 2002-11-21 2006-12-01 Siliconware Precision Industries Co Ltd Semiconductor package with stilts for supporting dice
JP2005079181A (ja) * 2003-08-28 2005-03-24 Matsushita Electric Ind Co Ltd リードフレーム、それを用いた樹脂封止型半導体装置およびその製造方法
KR100586699B1 (ko) * 2004-04-29 2006-06-08 삼성전자주식회사 반도체 칩 패키지와 그 제조 방법
CN100363863C (zh) * 2004-09-13 2008-01-23 奇鋐科技股份有限公司 计算机机壳
US20070126445A1 (en) * 2005-11-30 2007-06-07 Micron Technology, Inc. Integrated circuit package testing devices and methods of making and using same
CN100409418C (zh) * 2006-08-01 2008-08-06 上海凯虹科技电子有限公司 Qfn芯片封装工艺
US20080157299A1 (en) * 2006-12-28 2008-07-03 Jeffery Gail Holloway Microelectronic Assembly Using Chip-On-Lead (COL) and Cantilever Leads
US7812430B2 (en) * 2008-03-04 2010-10-12 Powertech Technology Inc. Leadframe and semiconductor package having downset baffle paddles
JP5743922B2 (ja) * 2012-02-21 2015-07-01 日立オートモティブシステムズ株式会社 熱式空気流量測定装置
US9754861B2 (en) * 2014-10-10 2017-09-05 Stmicroelectronics Pte Ltd Patterned lead frame
JP6357415B2 (ja) * 2014-12-26 2018-07-11 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10109563B2 (en) 2017-01-05 2018-10-23 Stmicroelectronics, Inc. Modified leadframe design with adhesive overflow recesses

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6480051A (en) * 1987-09-21 1989-03-24 Hitachi Ltd Electric device
JPH0415947A (ja) * 1990-05-09 1992-01-21 Hitachi Cable Ltd 半導体装置用リードフレームおよび半導体装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1907075B2 (de) * 1969-02-13 1974-07-04 Semikron Gesellschaft Fuer Gleichrichterbau Und Elektronik Mbh, 8500 Nuernberg Verfahren zur Herstellung von Halbleiter-Kleingleichrichtern
FR2436505A1 (fr) * 1978-09-12 1980-04-11 Radiotechnique Compelec Dispositif optoelectronique a emetteur et recepteur couples
JPS6042852A (ja) * 1983-08-18 1985-03-07 Toshiba Corp リ−ドフレ−ム
US4612564A (en) * 1984-06-04 1986-09-16 At&T Bell Laboratories Plastic integrated circuit package
US4829362A (en) * 1986-04-28 1989-05-09 Motorola, Inc. Lead frame with die bond flag for ceramic packages
JPS6340352A (ja) * 1986-08-05 1988-02-20 Furukawa Electric Co Ltd:The 電子部品用リ−ドフレ−ム
US4766478A (en) * 1986-09-02 1988-08-23 Dennis Richard K Lead frame for semi-conductor device and process of connecting same
JPH01161743A (ja) * 1987-12-17 1989-06-26 Toshiba Corp 半導体装置
US4868635A (en) * 1988-01-13 1989-09-19 Texas Instruments Incorporated Lead frame for integrated circuit
US4994895A (en) * 1988-07-11 1991-02-19 Fujitsu Limited Hybrid integrated circuit package structure
JP2602076B2 (ja) * 1988-09-08 1997-04-23 三菱電機株式会社 半導体装置用リードフレーム
US4924291A (en) * 1988-10-24 1990-05-08 Motorola Inc. Flagless semiconductor package
JPH02273961A (ja) * 1989-04-14 1990-11-08 Fujitsu Ltd リードフレームおよびそれを用いた混成集積回路
US5021864A (en) * 1989-09-05 1991-06-04 Micron Technology, Inc. Die-mounting paddle for mechanical stress reduction in plastic IC packages
JPH03139811A (ja) * 1989-10-26 1991-06-14 Tama Electric Co Ltd リードフレーム
US5161304A (en) * 1990-06-06 1992-11-10 Sgs-Thomson Microelectronics, Inc. Method for packaging an electronic circuit device
JP2501953B2 (ja) * 1991-01-18 1996-05-29 株式会社東芝 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6480051A (en) * 1987-09-21 1989-03-24 Hitachi Ltd Electric device
JPH0415947A (ja) * 1990-05-09 1992-01-21 Hitachi Cable Ltd 半導体装置用リードフレームおよび半導体装置

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Publication number Publication date
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