KR100275845B1 - 액티브 매트릭스 전기 광학 장치 - Google Patents
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Abstract
액티브 매트릭스 표시 유니트에서, 복수의 박막 트랜지스터들이 스위칭 소자로서 하나의 화소 전극에 대해 직렬 접속되고, 직렬 접속된 이 박막 트랜지스터중 양끝쪽의 박막 트랜지스터를 제외한 나머지 직렬 접속의 박막 트랜지스터들 중 적어도 하나는 항상 온 상태로 되어, 직렬 접속된 박막 트랜지스터들 사이에 저항 성분 및 용량 성분을 형성하고, 그 결과, 스위칭 소자가 오프될 때의 누설 전류는 감소된다.
Description
제1(a)도 내지 제1(d)도는 본 발명에 따른 액티브 매트릭스 회로의 스위칭 소자의 일예를 도시한 도면.
제2(a)도 내지 제2(d)도는 종래 및 본 발명의 액티브 매트릭스 회로의 스위칭 소자들의 회로도 및 등가 회로들을 도시한 도면.
제3(a)도 내지 제3(c)도는 본 발명의 제3실시예에 따른 액티브 매트릭스 회로의 스위칭 소자의 게이트 및 반도체 영역의 배열의 예를 도시한 도면.
제4(a)도 내지 제4(e)도는 본 발명의 제4실시예에 따른 액티브 매트릭스 회로에서 스위칭 소자를 제작하는 공정을 도시한 도면.
제5(a)도 내지 제5(e)도는 본 발명의 제5실시예에 따른 액티브 매트릭스 회로에서 스위칭 소자를 제작하는 공정을 도시한 도면.
제6(a)도 내지 제6(f)도는 본 발명의 제6실시예에 따른 액티브 매트릭스 회로에서 스위칭 소자를 제작하는 공정을 도시한 도면.
제7도는 액티브 매트릭스 회로의 예를 도시한 도면.
제8도는 제7도에 도시된 액티브 매트릭스 회로의 등가 회로를 도시한 도면.
제9도는 액티브 매트릭스 회로의 예를 도시한 도면.
제10(a)도 내지 제10(c)도는 본 발명에 따른 액티브 매트릭스 회로의 스위칭 소자의 예를 도시한 도면.
제11(a)도 내지 제11(b)도는 본 발명에 따른 액티브 매트릭스 회로의 스위칭 소자의 회로도 및 동작예를 도시한 도면.
제12도는 종래 액티브 매트릭스 회로의 스위칭 소자의 동작예를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
701 : 영상 신호 라인 703 : 용량 라인
705, 706 : 활성층 707, 708 : 화소 전극
[발명의 분야]
본 발명은 액티브 매트릭스(active matrix) 표시 유니트에서 표시 스크린의 화질을 향상시키는 회로 및 소자에 관한 것으로, 더 구체적으로는, 박막 트랜지스터(TFT)를 갖는 회로가 스위칭 소자로서 이용되고 이 TFT 의 활성층이 비결정 실리콘의 결정화를 촉진하는 촉매 원소를 이용하여 결정화된실리콘 반도체로 이루어진 회로 및 장치에 관한 것이다.
[관련 기술의 설명]
액티브 매트릭스 표시 유니트란, 각각의 화소에 대해 스위칭 소자가 제공되고 비디오 신호 라인을 통해 공급되는 신호는 상기 스위칭 소자에 의해 각각의 화소로 공급되는 방식으로 구성진 표시 유니트로서, 단순 매트릭스 표시 유니트보다 더 큰 용량의 선명한 표시를 제공할 수 있도록 되어 있다.
지금까지는 비결정 실리콘 반도체를 이용한 TFT 가 스위칭 소자로서 이용되 었다. 그러나, 결정성 실리콘 반도체를 이용하는 TFT 의 동작 속도는 종래의 비결정 실리콘 반도체를 이용하는 TFT의 동작 속도보다 적어도 10 배는 더 빠르므로 대용랑 표시에 적당하고 이점은 최근들어 부각되고 있다.
그러나 결정성 실리콘 반도체는 다수의 문제점을 가지고 있다.
첫번째 문제점은 실리콘의 결정화 문제이다. 결정성 실리콘은 비결정 실리콘을 결정화함으로써 얻어진다. 비결정 실리콘을 결정화하는 데에는 두가지의 종래 방법이 공지되어 있고, 그중 한 방법으로는 레이저 빔을 순식간에 조사하여 비결정 실리콘을 결정화시키는 방법이 있고, 이것은 광학적 어닐링(annealing)이라 부른다. 이 방법은 안정화된 큰 에너지를 갖는 레이저 발진기를 입수할 수 없는 관계로 재현성 및 양산성이 떨어지는 문제점이 있다.
다른 방법은 열적 어닐링 기법 또는 고상 성장 기법이라 부르는 것으로, 이것은 비결정 실리콘을 고체 상태로 성장시키기 위해 통상 600℃ 이상의 온도로 열적 어닐링 처리를 함으로써 비결정 실리콘을 결정화시키는 것이다. 이 방법에서는 결정화에 필요한 시간이 어닐링 온도에 따라 정해지며, 결정화는 100℃ 정도의 고온에서 1 시간내에 완료된다. 그러나, 이러한 고온에서 유용한 기판은 석영으로만 만들어지므로 이로 인해 기판의 비용이 증가된다. 또한, 얻어진 실리콘막의 결정성도 양호하지 않다 .
반대로, 다량의 붕규산 유리(boro-silicate glasses)가 사용가능한 약 600℃에서의 어닐링에 있어서는 결정성이 뛰어난실리콘막이 얻어지지만, 결정화에 필요한 시간이 24 시간 이상이 되어 양산의 관점에서는 문제점을 초래한다.
두번째 문제점은 결정성 실리콘을 사용하는 TFT 에서 역 바이어스 전압이 게이트 전극에 인가될 때 누설 전류(오프 상태 전류)가 커진다는 것이다. 이것은 결정립계(grain boundary)에 의해 기인되는 것으로 여겨지며, 결정성 실리콘을 이용하는 액티브 매트릭스 표시 유니트의 제작에 있어서 가장 심각한 문제이다.
n 채널 TFT의 경우, VGS가 음으로 바이어스될 때 오프 상태 전류는, 반도체 박막의 표면상에서 유도된 p 형층의 소스 영역 및 드레인 영역내의 n 형층사이에 형성되는 pn 접합내에 흐르는 전류에 의해 조정된다. 반도체 박막 (특히 결정립계)내에는 많은 트랩이 존재하므로, pn 접합은 그속으로 접합 누설 전류가 흐르기 쉬울 정도로 불완전하다. 오프 상태 전류는 게이트 전극이 음으로 바이어스될수록 증가된다.
이것은 반도체 박막의 표면상에 형성된 p 형층의 캐리어 밀도가 증가되어 pn 접합의 에너지 장벽이 폭방향으로 좁아지기 때문으로, 그 결과 전계는 한쪽에 집중되고 누설 전류는 증가된다.
이런식으로 발생된 오프 상태 전류는 소스-드레인 전압에 크게 의존한다. 예를 들면, 오프 상태 전류는 TFT 의 소스와 드레인 사이에 인가되는 전압이 커질수록 활발하게 증가되는 것으로 알려졌다. 즉, 소스와 드레인 사이에 5v 의 전압이 인가되는 경우와 10V의 전압이 인가되는 경우를 비교해보면, 후자의 오프 상태 전류는 전자의 오프 상태 전류보다 2 배라기 보디는 10 배 또는 100 배일 수 있다.
또한, 이러한 비선형성은 게이트 전압에 의존한다. 일반적으로, 게이트 전압의 역바이어스값이 클 때(n 채널형에서는 큰 부전압임) 전지의 오프 상태 전류와 후자의 오프 상태 전류간 차이는 현저하다.
전술한 첫번째 문제점과 관련하여, 본 발명자는 비결정 실리콘의 결정화가 소량의 니켈, 백금, 철, 코발트, 팔라듐 등을 첨가함으로써 촉진될 수 있음을 발견하였다.(특개평 6-244104). 첨가될 상기 원소들을은 촉매 원소라 불리워지며, 이들로 인해, 결정화는 통상 550℃ 에서 4 시간의 열적 어닐링을 통해 수행될 수 있으며, 더 낮은 온도에서는 더 짧은 시간에도 수행될 수 있다. 또한, 종래의 열적 어닐링 기법에서 1000Å 이하의 두께를 갖는 비결정 실리콘은 거의 결정화될 수 없었다. 그러나 촉매 원소를 사용할 경우는 1000Å 이하 예컨대 300 내지 800Å 의 두께를 갖는 비결정 실리콘도 안전하게 결정화가 가능함을 발견하였다.
본 발명자에 의해 실행된 연구 결과, 전술의 촉매 원소를 이용하여 결정화된실리콘을 이용해 TFT 를 제작할 경우, 결정화 공정, 특성, 신뢰성의 관점으로부터실리콘내의 촉매 원소의 잔류 밀도는 1x1015내지 1x1019원자/㎤ 로 고정되는 것이 양호함이 밝혀졌다.
첫번째 문제는 이런식으로 해결되었다. 그러나 두번째 문제는 여전히 해결되지 않은채로 남아 있다. 역으로, 촉매 원소를 이용하여 결정화된 실리콘막의 결정 성장은 바늘(needle) 형상으로 진행되고(종래의 열적 어닐링 기법에서는 입자형상으로 이루어졌음), 결정의 길이는 수 ㎛ 이상으로 크다(종래의 열적 어닐링 기법에서는 ㎛ 이하였음). 이런 이유로, TFT 특성은 결정의 결정립계에 의해 크게 영향을 받으며, 오프 상태 전류의 분산이 크다는 문제가 새롭게 발생한다. 오프 상태 전류는 통상 1000PA 에서부터 1PA 까지 세자리수만큼 분산된다.
제2(a)도는 액티브 매트릭스 표시 유니트의 종래예를 도시하는 개략도이다. 도면에서 점선으로 표시된 영역(204)은 그속에 TFT(201)가 매트릭스 형태로 배열되어 있는 표시 영역을 나타낸다. TFT(201)의 소스 전극에 접속된 배선은 영상 데이타 신호 라인(206)을 표시하고, TFT(201)의 게이트 전극에 접속된 배선은 라인 선택 신호 라인(205)을 표시한다. 이 회로의 구동 원리는 다음과 같다. 즉, 제12도에 도시된 것처럼 펄스 비트를 입력하는 타이밍을 비트 단위로 시프팅하는 동안 N 번째 라인, (N+l)번째 라인 및 (N+2)번째 라인의 각 라인 선택 신호 라인들에 대해 펄스들을 입력함으로써 라인이 선택된다.
제2(a)도에 도시된 회로에서, 스위칭 소자는 TFT(201)로 구성되고, 라인 선택 신호 라인(205)으로부터의 신호에 따라 데이타의 스위칭 동작을 실행함으로써 액정 셀(cell)(203)을 구등시킨다. 보조 용량(202)은 액정 셀의 용량을 보강하는 용량으로서 영상 데이타를 보유하기 위해 사용된다. 매트릭스의 전표면에 걸쳐 균일하게 표시하기 위해, 모든 TFT 의 특성을 통일시키는 것이 필요하다. 더 구체적으로, 오프 상태 전류가 10pA 이하로서 양호하게는 1pA 이하인 것이 요구된다. TFT 가 1000pA 의 오프 상태 전류를 갖는 경우, 충분한 전하가 보유되지 못하고 비디오 신호는 순식간에 사라진다.
전술한 불량 TFT 의 갯수가 전체 화소중 수개 정도에 지나지 않으면 어떠한 문제도 발생하지 않는다 그러나, 불량 TFT 은 갯수가 전체 화소중 수 % 에 달하면 표시를 보기가 아주 어렵게 된다. 특히, 이러한 현상은 전술한 것같은 촉매 원소로 얻어진 결정성 실리콘을 이용하는 TFT 에서 현저하다.
이 문제를 해결하기 위해, 예를 들면 특공평 5-44195 및 특공평 5-44196 에 개시된 것처럼 TFT 를 직렬 접속시키는 방법 (멀티 게이트 기법)이 제안되었다. 이 방법은 각 TFT 의 오프 상태 전류를 감소시키려는 것이다. 예를 들어, 제2(b)도에 도시된 것처럼 두개의 TFT 를 직렬로 접속한 경우, 각 TFT 의 소스 및 드레인에 인가되는 전압은 반감된다. 소스 및 드레인에 인가되는 전압이 반감되면, 오프 상태 전류는 전술한 대로 1/10, 1/100 등으로 된다.
그러나, 액정 표시 유니트의 영상 표시에 필요한 특성이 엄격해지므로, 오프 상태 전류틀 전술한 멀티게이트 기법에서 필요한 만큼 낮추는 것은 어려워진다. 다시 말하면, 게이트 전극의 갯수(트랜지스터의 갯수)가 3, 4, 5 등으로 증가되더라도 각 TFT 의 소스 및 드레인에 인가되는 전압은 l/3, l/4, 1/5 등의 정도로 조금씩 감소된다. 소스 및 드레인에 인가되는 전압을 1/100 으로 만들기 위해서는 100 개의 게이트가 필요하게 된다.
다시 말해, 전술한 시스템에서는 게이트의 갯수가 2 일 때는 그 효과가 현저하다. 그러나, 게이트의 갯수가 2 이상으로 증가하면 더 나은 효과를 기대하기가 어렵다. 특히, 촉매 원소로 결정화된실리콘막을 이용하는 TFT 에서는 아주 큰 오프 상태 전류가 아주 높은 빈도로 나타난다. 그러나, 상기 TFT 는 그 영향을 충분히 상쇄시키기에는 유용하지 못했다.
[발명의 개요]
본 발명은 전술한 문제점을 감안하여 만들어진 것으로, 본 발명의 목적은, 화소 전극에 접속된 TFT 의 소스 및 드레인에 인가되는 전압을 통상 전압의 1/10 이하, 더 양호하게는 1/100 이하로 설정함으로써 오프 상태 전류를 감소시키는 구조를 갖는 화소 회로를 제공하는 것이다. 이 경우, 특징적인 내용은 TFT 의 갯수가 상당히 감소된다는 것이다 TFT 의 갯수는 5 이하이고, 아주 양호하게는 3 이하로 되어, 전술한 목적을 달성하게 된다.
즉, 전술한 문제를 해결하기 위해, 본 발명은, 적어도 세개의 TFT 가 하나의 화소 전극에 대해 직렬 접속되고 영상신호 라인에 접속된 TFT를 제외한 상기 직렬 접속된 TFT 중 적어도 하나가 항상 또는 거의 항상 온 싱태로 존재하는 회로가 스위칭 소자로서 이용되는 액티브 매트릭스 회로를 제공함으로써 달성된다. 본 발명 에서 , TFT 의 활성층은 결정성 실리콘으로 만들어져 실리콘의 결정화를 1x1015내지 1x1019원자/㎤ 로 촉진시크는 촉매 원소를 포함하고 있거나, 또는 TFT 의 활성층은 촉매 원소를 이용해 결정화된다.
전술한 액티브 메트릭스 회로에서, 직렬 접속된 TFT 의 반대쪽 끝은 화소 소자에 접속될 수도 있다. 또한, 항상 온 상태인 TFT 를 제외한 직렬 접속된 TFT 의 게이트 전극은 공통 이용될 수도 있다. 각각의 게이트 전극이 독립적으로 구동 될 수도 있지만 전자의 경우가 집적도의 관점에서 유리하다는 것은 말할 필요도 없다. 더우기, 전술한 TFT 에서 화소 전극에 접속된 TFT 의 채널의 양 끝에 LDD 영역 또는 오프셋 영역이 제공될 수도 있다.
본 발명의 기본 개념은, 3 개 이상의 TFT 가 접속되고 이 접속된 TFT 열의 중앙에 위치하는 적어도 하나의 TFT 는 게이트 전극에 정전압을 인가함으로써 항상 온 상태로 되어 있거나 또는 다든 TFT 가 오프 상태인 거의 모든 시간동안 온 상태로 되도록 하는 것을 특징으로 한다.
제1(a)도의 예에서, TFT(103, 104, 105)는 직렬 접속되어 있고, TFT(103)의 소스는 영상 신호 라인(101)에 접속되며, TFT(104)의 드레인은 화소 전극(106)에 접속된다. TFT(103 및 104)의 게이트들은 라인 선택 신호 라인(102)에 의해 제어된다.
다음, 중앙에 위치하는 TFT(105)의 게이트 전극에는 전원(107)으로부터 항상 적당한 양의 전압이 인가되어 온 상태를 제공한다 필요에 따라, 보조 용량(108)이 화소 셀(106)과 병렬로 부가될 수도 있다.
제1(a)도에 도시된 회로도에서, TFT(103, 104, 105)의 게이트 전극의 근접 배열이 제1(d)도에 도시된다. 이 회로를 제작하는 방법은 제4도를 참조한 실시예에서 설명될 것이므로, 지금은 개략적인 것만이 설명될 것이다. 회로에서, 세개의 TFT(103, 104, 105)(이들의 개념적 영역은 점선으로 표시되었다)가 하나의실리콘 반도체막 위에 형성되고, 각 TFT 의 게이트 전극(405,407, 406)은 대응 TFT 를 가로지르도록 배열된다. 다음, 반도체 영역에서 영상 신호 라인은 좌측 끝 영역(411)(즉 TFT(103)의 소스)에 접속되고, 화소 전극은 우측 끝 영역(414)(즉 TFT (104)의 드레인)에 접속된다.
제1(a)도에 도시된 회로의 등가 회로가 제2(c)도에 도시된다. 제1(c)도의 것과 동일한 요소는 동일한 번호로 나타내고, TFT(105)는 사실상 정적인 용량 성분(223)을 저항 성분(225)에 접속시켜 등가적으로 표시된다. 이러한 용량 및 저항성분들(223, 225)은 TFT(105)의 소스 및 드레인의 전위 변동에 따라 정밀하게 변동한다. 게이트 전위가 적당한 값으로 유지되는 한, 상기 변동은 무시가능하다. 용랑 성분(223) 및 저항 성분(225)은 엄밀히 분포 상수 회로 구성을 갖지만 제2(c)도에 도시된 회로 구성은 실시에 문제가 없으므로 이후에 설명될 것이다.
구체적인 동작이 설명될 것이다. 선택 신호가 라인 선택 신호 라인(102)에 전송될 때, 영상 신호 라인(101)측의 TFT(103) 및 화소 셀(106)측의 TFT(104) 모두는 턴온된다.
한편, 중앙의 TFT(105)에서 용량 성분(223) 및 화소 셀(226)은 영상 신호 라인(101)으로부터의 신호에 따라 충전된다. 충전이 충분히 일어난(평형) 단계에서 화소 셀(106)측의 TFT(104)의 소스 및 드레인 사이 전압은 거의 동일한 상태가 된다.
이 상태에서 라인 선택 신호 라인(102)의 선택 신호가 중단될 때 영상 신호라인(101)측의 TFT(103) 및 화소 셀(106)측의 TFT(104) 모두는 턴 오프된다. 이후에, 다른 화소 신호가 영상 신호 라인(101)에 인가되고, 영상 신호 라인(101)측의 TFT(103)는 제한된 오프 상태 전류를 가지므로, 중앙(105)에 형성된 용량 성분(223)에 충전된 전하가 방전되어 전압이 강하한다. 그러나, 이 속도는 제2(a)도에 도시된 통상의 액티브 매트릭스 회로의 용량(202)의 전압 강하와 동일한 속도로 진행한다.
한편, 화소 전극측의 TFT(104)는 소스 및 드레인간 전압이 사실상 영이므로 초기에는 아주 작은 오프 상태 전류를 갖지만, 이후에는 중앙 TFT(105)의 용량 성분(223)의 전압이 강하하므로 소스 및 드레인간 전압이 점점 증가되어 오프 상태 전류를 증가시킨다. 그러나, 오프 상태 전류의 증가로 인한 화소 셀(106)의 전압 강하가 제2(a)도에 도시된 통상의 액티브 매트릭스 회로에서의 전압 강하보다 상당히 더 느리다는 것은 말할 필요도 없다. 또한, 저항 성분(225)이 중앙 TFT(105)내에 존재하므로, 오프 상태 전류가 더 감소된다는 효과를 갖는다 .
이런 방법으로, 오프 상태 전류는 평균적으로 감소될 수 있다는 효과가 있다. 그러나, 본 발명에 따르면, 큰 오프 상태 전류를 갖는 스위칭 소자의 발생 확률은 크게 감소 될 수 있다. 예틀 들어, 제1(a)도에서 TFT(103, 104)중 하나가 현저히 큰 오프 상태 전류를 갖는 경우, 다른 것이 정상적이라면 전체적으로 오프 상태 전류 억제효과는 나타난다. 다시말하면, TFT(103, 104) 모두가 현저히 큰 오프 상태 전류를 가질 확률 즉, 이들 모두가 불량일 확률은 매우 낮다. 그 결과, 오프 상태 전류는 스위칭 소자 TFT 의 99% 에 대해 1pA 이하이고, 스위칭 소자 TFT 의 99.99% 에 대해 10pA 이하이다. 따라서, 영상에 장해를 일으키는 10pA 이상의 오프 상태 전류를 갖는 스위칭 소자의 발생 확률은 1ppm 이하로 될 수 있다.
특히, TFT(104)의 오프 상태 전류가 클 때 TFT(105)의 용량은 제2(a)도의 보조 용량(202)의 동작과 동일한 동작을 나타내어 화소의 전하 보유 능력은 유지될 수 있다.
LDD 영역 또는 오프셋 영역이 TFT(103, 104)의 채널들 내에 형성될 경우, 이 영역들은 드레인 저항 및 소스 저항을 만들고, 그 결과 드레인 접합의 전계 세기는 오프 상태 전류를 더 감소시킴을 유의해야 한다. 특히, LDD(저농도 불순물) 영역 또는 오프셋 영역이 화소 전극측 TFT(104)의 채널 양쪽에 형성되는 것도 유효하다.
예를 들어, 제2(a)도에 도시된 TFT(201) 및 제2(c)도에 도시된 TFT(103)가 동일한 정도의 특성을 갖고, 용량(202, 108) 양단 전압이 한 프레임동안 처음 10V 에서 이것의 90% 에 해당하는 9V 로 변한다고 가정하자 제2(a)도의 경우, 한 프레임 동안 화소 셀(203) 양단 전압은 9V 로 강하한다.
그러나, 제2(c)도의 경우는 용량(223) 양단 전압이 9V 로 강하할지라도 TFT(103)의 소스 및 드레인간 전압은 1V 이다.
따라서, 오프 상태 전류는 매우 작으며, 한 프레임의 종료 시점으로 인해 화소 셀(206) 및 용량(106)으로부터 방전된 축척 전하량은 극히 작으므로, 그 결과 화소 셀(106) 양단 전압은 거의 변화없이 10V 를 유지한다.
제2(b)도의 경우와 비교하는 것이 간단하지는 않지만, 제2(b)도에서, 하나의 TFT 의 소스 및 드레인에 인가되는 전압은 5V 로서, 이것은 제2(a)도의 10V 의 절반이고, 제2(c)도에 도시된 TFT(104)의 경우에서 처럼 소스 및 드레인간 전압이 1V 일 가능성은 존재하지 않는다. 그러므로, 본 발명의 우수성이 이 관점으로부터 나타난다.
제1(a)도의 예에서 , 중앙 TFT(105)는 이 양쪽의 TFT(103, 104)와 동일한 도전형 (이 경우 n 채널형)을 갖는다
그러나, 제1(b)도에서 처럼 반대 도전형(즉 p 채널형)을 갖는 TFT(115)가 배열될 수도 있다. 중앙 TFT(115)의 게이즈트 전극에 인가되는 전압은 그 극성에 있어서 제1(a)도의 경우와 반대 극성임을 유의하기 바란다.
또한, 더 많은 TFT 들이 직렬 접속되어 회로를 형성 할 수도 있다. 예를 들어 제1(c)도에서 처럼 동일한 도전형의 5 개의 TFT(121∼125)가 직렬 접속될 수도 있다. TFT(122 및 124)의 게이트 전극들은 TFT(122 및 124)를 계속 온 상태로 유지시키기 위해 전원 (126 및 127)과 접속된다. 제1(c)도의 등가 회로는 제2(d)도에 도시된다. TFT(122 및 124)는 각각 용량 성분(221 및 223) 및 저항 성분(222 및 224)의 접속 회로로서 표시된다. 제1(c)도의 경우, 5개의 TFT 가 전체적으로 이용되므로, 오프 상태 전류 축소 효과는 세개의 TFT 가 이용되는 경우보다 더 커진다. 그러나, 사용되는 TFT 의 갯수가 7, 9, . . . 로 증가될 경우, 오프 상태 전류 축소 효과가 그렇게 많이 증가되는 것은 아니다. 사용되는 TFT 의 갯수는 회로 구성등의 관점에서 5 이하인 것이 적당하다.
제1(a)도 내지 제1(c)도에 도시된 회로들은 직렬 접속된 TFT 의 양끝쪽에 있는 TFT 들이 라인 선택 신호 라인(102)에 접속되는 구조를 가짐에 유의하라. 그들중 화소 전극에 접속된 TFT 는 항상 또는 거의 항상 온 상태를 유지할 수도 있다.
예를 들어, 이것은 제1(c)도에 도시된 TFT(125)가 제거된 회로 일 수도 있다. 이 회로는 제1(a)도에 도시된 회로의 TFT(104)와 화소 전극 사이에 TFT의 용량을 부가되도록 설계되고, 이 TFT 는 보조 용량(108)에 대응한다.
더 나아가, 화소 셀의 전압 영향을 억제하기 위하여 본 발명의 다른 양상은, 적어도 세개의 TFT 가 하나의 화소 전극에 직렬 접속되고 이 직렬 접속된 TFT 가 하나의 화소 전극에 직렬 접속되고 이 직렬 접속된 TFT 의 양쪽 끝쪽을 제외한 적어도 하나의 TFT 는 라인 선택 신호 라인과는 별개인 신호를 공급하는 신호 라인(이후부터 “게이트 신호 라인”이라함)에 따라 제어되며 다른 TFT 들은 라인 선택 신호 라인에 따라 제어되는 회로가 스위칭 소자로서 이용되는 액티브 매트릭스-회로를 제공함으로써 달성된다.
여기서, 게이트 신호 라인의 신호가 라인 선택 신호 라인의 신호와 별개라는 것은 라인 선택 신호 라인의 신호와 동일하지 않고 이 신호는 라인 선택 신호 라인의 신호와 다소 동기적일 수도 있음을 의미한다. 일반적으로, 이것은 라인 선택 신호 라인에 신호를 공급하는 회로(라인 선택 신호 회로)와는 상이한 다른 회로로부터 공급되는 신호일 수도 있으며, 상기 회로는 라인 선택 신호 회로로부터 발생된 신호 또는 라인 선택 신호 회로로 입력되는 신호를 처리할 수도 있다.
또한, 본 발명에 따르면, TFT 의 활성층은 결정성 실리콘으로 구성되어,실리콘의 결정화를 1x1015내지 1x1019원자/㎤ 로 촉진시키는 폭매 원소를 포함하거나, 또는 TFT 의 활성층이 촉매 원소를 이용해 결정화된다.
여기서, 직렬 접속된 TFT 의 한쪽 끝은 영상 신호 라인에 접속될 수도 있고, 다른쪽 끝은 화소 전극에 접속 될 수도 있다. 또한, LDD 영역 또는 오프셋 영역은 전술한 TFT 가운데 화소 전극에 접속된 TFT 의 채널 양쪽 끝에 위치 될 수도 있다.
본 발명의 기본 개념은, 3 개 이상의 TFT 가 접속되고 이 접속된 TFT 의 중앙에 위치하는 적어도 하나의 TFT 는 그 게이트 전극이 라인 선택 신호 라인과는 별개인 다른 게이트 신호 라인에 접속되어 상기 신호 라인으로부터의 신호에 의해 TFT를 구동시키는 것을 특징으로 한다.
제10(a)도의 예에서, TFT(153, 154, 155)는 직렬 접속되어 있고, TFT(153)의 소스는 영상 신호 라인(151)에 접속되며, TFT(154)의 드레인 화소 전극(136)에 접속된다.
TFT(153, 154)의 게이트 전극은 라인 선택 신호 라인(152)에 의해 제어된다.
다음, 중앙 TFT(155)의 게이트 전극은 게이트 신호 라인(157)에 접속되고, TFT(155)는 라인 선택 신호 라인(152)에 접속된 TFT(153, 154)와는 독립적으로 구동되어, 전하는 TFT (153, 154)가 오프인 상태에서 화소 셀(156)내에 보유된다.
보조 용량(158)이 화소 셀(156)에 평행하게 부가될 수도 있음을 유의하기 바란다.
제10(a)도에 도시된 회로도에서, TFT(153, 154, 155)의 게이트 전극 부근의 회로 배열은 제1(a)도의 경우같이 제1(d)도에 도시된 것처럼 구성된다.
[양호한 실시예의 상세한 설명]
본 발명의 실시예와 관련한 설명은 첨부 도면을 참조하여 설명될 것이다.
[제1실시예]
제1실시예에서, 제1(a)도의 동작예가 설명될 것이다.
모든 TFT(103 내지 105)는 n 채널형이지만 이와는 달리 p 채널형일 수도 있다. 오히려, 촉매 원소로 얻어진 결정성 실리콘 반도체를 이용하는 박막 트랜지스터는 p 채널형의 TFT 가 n 채널형의 TFT 보다 오프 상태 전류가 더 적어 TFT 를 열화시키지 못하도록 하는 특성을 갖는다.
두개의 박막 트랜지스터(103, 104)는 게이트의 배선을 공통 이용하고 라인 선택 신호 라인(102)에 접속된다. 또한, TFT(103)의 소스는 영상 신호 라인(101)에 접속된다. 통상 온 상태인 TFT(105)는 두개의 TFT(103, 104) 사이에 접속된다.
TFT(105)를 항상 온 상태로 유지시키기 위해, 영상 신호에 의해 거의 영향을 받지 않는 범위의 충분히 높은 정전압이 전원 (107)에 의해 게이트에 제공된다.
예를 들어, 영상 신호가 -5V 내지 +5V 사이에서 변동 할 때 TFT(105)의 게이트는 +8 이상이고, 양호하게는 항상 10V 이상의 전위로 유지된다. 예를 들어, TFT(105)의 게이트 전위가 +6V 이면, 게이트 및 소스간 전위차는 TFT 의 임계 전압 부근인 +1 및 +11V 사이에서 변동하고, TFT(105)에 의해 얻어지는 용량은 영상 신호의 영향을 받아 크게 변동한다.
한편, TFT(105)의 게이트 전위가 10V 이면, 게이트 및 소스간 전위차는 +5~+15V 사이에서 변동한다. 그러나, 이것은 임계 전압으로부터 충분히 떨어져 있으므로 TFT(105)에서 얻어지는 용량은 거의 변하지 않는다.
액정셀(106)(필요하면 보조 용량(108)까지)은 TFT(104)의 드레인에 접속된다. 다음, 액정셀(106)(및 보조 용량(108))의 다른쪽 끝은 접지될 수도 있다. TFT(105)의 MOS 용량의 용량은 액정 셀(105)의 용량(필요하다면 액정 셀(105)의 용량에 보조 용량(108)의 용량을 더한 것)에 대한 자신의 용량의 비율에 따라 최적값으로 결정될 수도 있음을 유의하라.
제1(a)도에 도시된 스위칭 소자의 동작이 설명될 것이다. 먼저, “H” 레벨의 전압이 두개의 TFT(103, 104)의 게이트들로 인가되어 TFT(103, 104)는 온 상태로 된다. 다음, 영상 신호에 대응하는 전류가 TFT(103)의 소스로 흐르고, 이때 중앙 TFT(105)는 주로 용량으로서 기능하여 충전 동작을 시작한다. 동시에, TFT(105)는 항상 온 상태이므로, 전류는 TFT(104)의 소스로부터 드레인으로 흘러서, 액정 셀(106)을 충전시킨다.
이후에, “L” 레벨의 전압이 TFT(103, 104)의 게이트로 인가된 다음, TFT(103, 104)는 턴오프되어, TFT(103)의 소스 양단 전압이 강하하며, 항상 온 상태인 TFT(105)에 기억된 전하에 대응하는 오프 상태 전류가 흘러서 방전 동작을 시작한다. 그러나, 화소에 접속된 박막 트랜지스터의 드레인 및 소스간 전압 강하는 TFT(105)의 용량에 따라 지연된다. 또한, 오프 상태 전류는 TFT(105)의 저항 성분만큼 감소된다. 전술한 효과에 의해, 액정 셀(106)의 전하는 천천히 감소되고, 액정 셀(106) 양단 전압은 TFT 가 다음 스크린에서 온 상태가 될 때까지 강하한다.
제1(a)도에서, 통상 온 상태인 n 채널 TFT(105)가 제거된 회로를 고려해보자. 두개의 n 채널 TFT(103, 104)는 그들의 게이트 배선을 공통 사용하고, 액정 셀 (106)은 TFT(104)의 드레인에 접속된다. 이것은 제2(b)도에 도시된 멀티게이트형 회로라 불리운다.
먼저, “H” 레벨의 전압이 두개의 TFT(103, 104)의 게이트 전극에 인가되어 이들 TFT 들은 턴온된다. 다음, 전류가 TFT 의 소스에 흘러서 액정 셀(106)을 충전시킨다.
이후, “L” 레벨의 전압이 TFT(103, 104)의 게이트로 인가되어 이들 TFT 들을 턴오프시키고, TFT(103)의 소스 양단 전압은 강하하며, 그 결과 TFT(104)의 드레인 양단 전압 역시 강하한다. 따라서, 액정 셀(106)은 방전 동작을 시작한다.
그러나, 이들 두 TFT 사이에는 용량 성분이나 저항 성분이 존재하지 않으므로 전압 강하는 제1(a)도에서의 전압 강하보다 더 크다.
[제2실시예]
제2실시예에서, 제10(a)도에 도시된 회로의 구체적인 동작이 제11도를 참조하여 설명될 것이다. 제11(a)도는 제12(a)도처럼 본 발명에 따른 전체 액티브 매트릭스 회로를 도시하고, 여기서 사용되는 참조 번호는 제10(a)도의 것과 동일하다. 라인 선택 신호 라인(152)에는 종래 회로(제12도)에서 처럼 시프터 레지스터 Y 를 통해 신호가 공급된다. 본 발명에 따라 첨가된 게이트 신호 라인(158)에는 다른 시프터 레지스터 Z(또는 등가 회로)를 통해 신호가 공급된다.
라인 선택 신호 라인(151) 및 게이트 선택 신호 라인(158)에 인가되는 신호가 제11(b)도에 도시된다. 다시 말해, 종래 회로에서 처럼 펄스를 입력하는 타이밍을 시프팅하는 동안 N 번째 라인, (N+l)번째 라인 및 (N+2)번째 라인의 각 라인 선택 신호 라인들(151)에는 펄스들이 입력된다.
한편, N 번째 라인, (N+l)번째 라인 및 (N+2)번째 라인의 각 게이트 신호 라인(158)에는 신호가 인가된다.
이 펄스들을 어느정도 상호 중첩시키거나 또는 이 펄스들을 각 라인 선택 신호 라인의 펄스와 동기화시키는 것이 펀리하다.
TFT(155)의 게이트 용량이 TFT(153, 154)와 비교하여 큰 경우, 펄스폭은 제11(b)도에 도시된 것처럼 라인 선택 신호 라인(151)의 펄스보다 더 크도록 하는 것이 양호할 수도 있다.
동작의 예가 제11(b)도를 참조하여 설명될 것이다.
이 동작 이외의 동작 역시 수행될 수 있음은 말할 필요도 없다. (N+2)번째 라인에 주목하자. 먼저, 게이트 신호 라인 (158)에 펄스가 인가되고 중앙 TFT(155)는 턴온된다. 이 상태에서, 다른 라인용 비디오 데이타가 영상 신호 라인(151)에 인가된다. 그러나, 라인 선택 신호 라인은 음의 전위를 유지하며, TFT(155)의 양측에 있는 TFT(153, 154)는 오프 상태이다. 이 상태에서, 데이타는 화소 셀(156)내에 받아들여지지 않는다(제11(b)도에서 주기 a).
이 상태가 잠시 계속된 뒤, (N+2)번째 라인용 라인 선택 신호 라인(151)의 전위는 양으로 반전된다. 이 상태에서, 화소 셀(156)의 방전 및 영상 신호 라인(151)의 데이타의 충전이 제1 시간동안 실행된다. 여기서, 충전은 양전압에서 실행되고, 모든 TFT(153 내지 154)는 온 상태이다(제11(b)도에서 주기 b).
이후, 라인 선택 신호 라인(151)의 전위는 음으로 반전되어 TFT(153, 154)가 턴오프된다. 게이트 신호 라인(157)의 전위는 여전히 양이므로, TFT(155)는 온 상태이다.
다음, 이때의 TFT 는 주로 정전 용량으로서 역할을 하므로, TFT(155)의 소스 및 드레인 전위는 화소 셀(156)의 전위와 거의 동일하다(제11(b)도에서 주기 c).
다음, 게이트 신호 라인(157)의 전위가 음으로 반전 될 때 TFT(155)내에 형성된 정전 용량은 급속히 감소된다.
이후, TFT(155)에 기억된 전하(이것은 TFT(153, 154)가 오프 상태이므로 다른 장소로 흐르기 어렵다)를 보유하기 위해, TFT(155)의 소스 및 드레인간 전압이 증가된다(이 전압의 절대값이 증가된다). 다시 말해, 매우 높은 전압을 갖는 영역이 TFT(155)의 중앙에 형성되고, 이 영역으로 인해 영상 신호 라인의 전위가 음으로 변환될 경우, TFT(155)의 전위가 우선 강하되고, 전하들은 화소 셀(156)로부터 유출되지 못하며, 전위는 강하되지 못하게 된다.
역으로, 전위차로 인해 전류는 TFT(155)로부터 화소 셀(156)을 향해 흐른다. TFT(155)에 축적된 모든 전하들이 화소 셀로 흐르면, 화소 셀의 전위는 화소 셀의 정전 용량에 대한 TFT(155)의 축척 전하비의 관점에서 거의 변동하지 않는다.
전술한 동작으로 오프 상태 전류는 감소될 수 있다(제11(b)도의 주기 d 및 e). 이후 동일한 동작이 반복된다.
전술한 것처럼, 본 발명은 오프 상태 전류가 평균적으로 감소되는 효과를 갖는다. 또한, 큰 오프 상태 전류를 갖는 스위칭 소자(불량 스위칭 소자)를 발생시킬 가능성도 현저히 줄일 수 있다. 예를 들어, 제10(a)도에서, TFT(153) 및 TFT(154)중 하나가 매우 큰 오프 상태 전류를 가질지라도 다른 것이 정상이면 오프 상태 전류 억제 효과는 전반적으로 나타난다. 다시 말해, TFT(153) 및 TFT(154) 모두가 큰 오프 상태 전류를 갖는 불량일 확률이 매우 낮다. 그 결과, 오프 상태 전류는 스위칭 소자 TFT 의 99% 에 대해 1pA 이하이고, 스위칭 소자 TFT 의 99.99% 에 대해서는 10pA 이하이다.
결국, 영상을 손상시키는 100pA 이상의 스위칭 소자를 발생시킬 확률은 1ppm 이하로 억제될 수 있다.
LDD 영역 또는 오프셋 영역이 TFT(153, 154)의 채널내에 형성될 경우, 이 영역들은 드레인 저항 및 소스 저항을 만들고, 그 결과 드레인 접합의 전계 세기는 오프 상태 전류를 더욱 줄이게 된다. 특히, LDD(저농도 불순물) 영역 또는 오프셋 영역은 화소 전극측의 TFT(104)의 채널 양쪽 끝에 형성된다.
제10(a)도에 도시된 예에서, 중앙 TFT(155)는 그 양쪽의 TFT(153, 154)의 도전형과 동일한 도전형을 갖는다. 선택적으로, 제10(b)도에 도시된 것처럼, 이것은 TFT(155)의 도전형과 반대인 도전형을 갖는 TFT(161)(즉 P 채널형)일 수도 있다. 이 경우, 중앙 TFT(111)의 게이트 전극에 인가되는 신호는 제10(a)도의 경우와는 반대이다(제10(b)도).
또한, 더 많은 TFT 들이 직렬 접속될 수도 있다.
예를 들어, 제10(c)도에 도시된 것처럼, 5 개의 TFT(171 내지 175)가 직렬 접속되어 회로를 구성할 수도 있다. 제10(c)도의 경우에서, 전체로 5 개의 TFT 가 이용되므로, 오프 상태 전류 축소 효과는 더 증가된다. 그러나, 이용되는 TFT의 수가 7, 9 . . . 로 증가되면, 오프 상태 전류 축소 효과는 그다지 증가되지 않는다. 이용되는 TFT의 수는 회로 구성의 관점에서 5 이하인 것이 양호하다.
[제3실시예]
제1(a)도 및 제10(a)도에 도시된 제1 및 제2실시예에 따른 액티브 매트릭스의 스위칭 소자는 제1(d)도에 도시된 바와 같이 구성될 수도 있다. 그러나, 스위칭 소자가 제3도에 도시된 것처럼 구성되면, 점유 영역이 축소될 수 있다.
제3도에 도시된 배열이 설명될 것이다.
먼저, 사실상 세로로 U 형이고 가로로 U 형, 또는 편자형인 결정성 실리콘 반도체막(301)이 형성된다. 반도체막은 촉매 원소를 이용해 결정화되고, 이것은 통상적으로 1x1015내지 1x1019원자/㎤ 의 촉매 원소를 포함한다(제3(a)도).
라인 선택 신호 라인(302) 및 용량 라인(게이트 신호 라인))(303)은 제3(b)도에 도시된 것처럼 반도체막상에 배치된다. 다시말해, 반도체막(301)은 라인 선택 신호 라인(302)과의 두개의 교차점 및, 용량 라인(게이트 신호 라인)(303)과의 하나의 교차점을 갖는다. 용량 라인(게이트 신호라인)(303)은 라인 선택 신호 라인(302)과 병렬이 되도록 매트릭스상에 형성되어, 정전압을 보유한다. 그결과, 반도체막(301) 및 용량 라인(게이트 신호라인)(303)에 의해 형성된 TFT 는 정전 용량 및 저항으로서 주로 역할을 한다. 이것은 제1(a)도의 TFT(105)에 상응한다.
한편, 라인 선택 신호 라인(302) 및 반도체 막(301)에 의해 형성되는 두개의 교차부는 제1(a)도의 TFT(103, 104)에 상응한다. TFT(103)의 소스에 대응하는 영역(304) 및, TFT(104)의 드레인에 대응하는 영역(307)은 라인 선택 신호 라인 (302) 및 용량 라인(게이트 라인)(303)을 마스크로 하여 반도체막(301)에 n 형(또는 p 형) 불순물을 도핑함으로써 형성된다. 이 영역들(304, 307)은 영상 신호 라인 및 화소 전극에 연결된다.
또한, TFT(103)의 드레인에 대응하는 영역(305) 및, TFT(104)의 소스에 대응하는 영역(306)도 형성된다.
다시 말해, 반도체 영역은 상기 신호 라인과 접촉하는 하나의 영역, 화소 전극과 접촉하는 하나의 영역 및, 라인 선택 신호 라인 및 용량 라인(게이트 신호 라인)에 의해 분리되어 n 형(또는 p 형) 도전형을 나타내는 두개의 영역들로 형성된다.
용량 라인(게이트 신호 라인) 및 반도체막(301)은 제3(c)도에 도시된 것처럼 반도체막(301)이 용량 라인(303)으로부터 부분적으로 튀어나온 영역(308)을 갖는 방식으로부터 부분적으로 튀어나온 영역(308)을 갖는 방식으로 상호 완벽하게 중첩되지 않더라도 문제는 발생하지 않음을 유의하라. 요구되는 것은 영역들(305, 306)이 용량 라인(게이트 신호 라인)(303) 및 라인 선택 신호 라인(302)에 의해 상호 완전히 이격되는 것이다 .
전술한 것처럼, 회로의 집적도는 반도체막(활성층)의 형상을 주로 고안함으로써 향상될 수 있다. 제1(c)도처럼 5 개의 TFT 를 갖는 스위칭 소자가 형성될 경우, 반도체막은 사실상 N 형 또는 S 형으로 되어, 용량 라인 또는 라인 선택 신호 라인이 반도체막상에서 중첩될 수도 있다.
[제4실시예]
제4실시예는 제1 및 제2실시예에서 설명된 회로들을 제조하는 공정에 관한 것이다. 이실시예에서, 게이트 전극은 양극 산화되어 오프셋 게이트를 형성하고, 그 결과 오프 상태 전류는 더 줄어든다. 게이트 전극을 양극 산화시키는 기술은 특개평 5-267667 에 개시되어 있다.
제4(a)도 내지 제4(d)도는 본실시예에 따른 스위칭 소자 제조 공정을 도시한다. 먼저, 1000 내지 5000Å 으로서 예컨대 3000Å 을 갖는 산화 실리콘막(402)이 기판(401)(코닝 7059, 100mm x 100mm)상에 하부막으로서 형성된다.실리콘 산화막 (402)은 플라즈마 CVD 기술을 통해 TEOS 를 분해, 침착시킴으로써 형성되었다. 이 공정은 스퍼터링법을 이용해 실행될 수도 있다.
그 이후, 300 내지 1500Å 으로서 예컨대 500Å 을 갖는 비결정 실리콘막이 플라즈마 CVD 법 또는 LPCVD 법을 통해 침착된 다음 열적 어닐링법을 통해 결정화되었다. 이 상태에서, 소량의 니켈이 특개평 6-144204 에 개시된 기술에 따라 결정화를 위한 촉매 원소로서 첨가되었다. 니켈을 첨가하는 방법으로서, 박막의 실리콘 산화막이 형성된 비결정 실리콘막상에 1ppm 의 니켈 아세테이트 용액을 바른 다음, 건조시켰다. 이후, 550℃ 의 대기중에 4 시간동안 방치해두었다.
FP이저 빔 조사같은 광학적 어닐링이 전술한 열적 어닐링 공정이실행된 후에 가해질 수도 있고, 이것은 결정성을 더 향상시킨다. 다음, 그 결과 결정화된 실리콘막이 에칭되어 섬형상(island-like) 영역(403)을 형성한다. 더 나아가 게이트 절연막(404)이 그 위에 형성되었다. 이 예에서는, 700 내지 1500Å 의 두께 예컨대 1200Å 의 두께를 갖는 산화 실리콘막이 플라즈마 CVD 법에 의해 형성되었다. 이 공정은 스퍼터링법을 통해실행될 수도 있다.
그후, 1000Å 내지 3㎛ 의 두께 예컨대 5000Å의 두께를 갖고 1wt% 의 알루미늄(또는 0.1 내지 0.3wt% 의 Sc)를 포함하는 Si 막이 스퍼터링법을 통해 형성되었다. 그 결과로 형성된 막은 에칭되어 게이트 전극들(405, 406, 407)을 형성한다(제4(a)도)
다음, 게이트 전극들(405 내지 407)은 전해용액속에서 이 게이트 전극들을 통해 전류가 흐르도록 함으로써 양극 산화되어, 500 내지 2500Å 두께 예컨대 2000Å 두께를 갖는 양극 산화물을 형성한다. 이용되는 전해 용액은 L-주석산을 에틸렌 글리콜에 5% 농도로 희석하고 암모니아를 이용해 PH 를 7.0±0.2 로 조정함으로써 얻어졌다. 기판은 전해용액속에 잠겨 정전류원의 (+)측이 기판상의 게이트 전극에 접속된 반면 (-)측은 백금 전극에 접속되었다. 전압은 20mA 의 정전류 상태로 인가되었고 산화는 전압이 150V가 될 때까지 계속 되었다. 또한, 산화는 전류가 0.1mA 이하로 될 때까지 150V 의 정전압으로 계속된다. 그 결과, 2000Å 두께의 알루미늄 산화막 (408, 409, 410)이 얻어졌다.
그후, 이온 도핑 기법을 통해 게이트 전극부(즉 게이트 전극(405 내지 407) 및 양극 산화막(408 내지 410)의 주변부)를 마스크로 이용하는 자기 정합 방식으로 불순물(본 예에서는 인)이 섬형상 영역(403)으로 주입되었고, 그 결과 n 형 불순물 영역을 형성했다. 도핑 가스로는 인화수소(pH3)가 이용되었다.
이 경우의 도우즈 량은 1x1014내지 5x1015원소/cm2이고 가속 전압은 60 내지 90KV 인데, 예를들면 도우즈량이 1x1015원소/cm2였고 가속 전압은 80KV 였다. 그 결과, n 형 불순물 영역(411 내지 414)이 형성되었다. 이 단계에서 위에서 내려다본 소자의 상태는 제1(d)도(제43도)에 도시되었다.
더우기, 그 결과 도핑된 불순물 영역들(411 내지 414)이 KrF 엑시머 레이저 빔(파장 248nm, 펄스폭 20 nsec)의 조사에 의해 활성화되었다. 레이저 빔의 적당한 에너지 밀도는 200 내지 400mJ/cm2로서, 양호하게는 250 내지 300 mJ/m2이다.
이 공정은 열적 어닐링을 통해 실행될 수도 있다. 특히 , 불순물 영역이 그속에 촉매원소(니켈)를 포함하고 있으므로, 이들은 통상의 경우보다 더 낮은 온도에서 열적 어닐링을 통해 활성화될 수 있다(특개평 6-267989 참조). n 형 불순물 영역들이 이런 방식으로 형성되었다. 이 실시예에서, 불순물 영역들(411 내지 414)은 게이트 전극들(404 내지 407)로부터 양극 산화막(408 내지 410)의 두께만큼 멀리떨어져, 오프셋 게이트를 형성한다.
다음, 층간 절연막으로서 5000Å 두께를 갖는 실리콘 산화막(415)이 플라즈마 CVD 법을 통해 형성되었다. 이 경우, 원료 가스로서 TEOS 및 산소가 이용되었다. 그후, 층간 절연막 (415) 및 게이트 절연막(404)이 에칭되어 n형 불순물 영역(411)내에 접촉홀을 형성했다. 이후에, 알루미늄 막이 스퍼터링법을 통해 형성되었고, 이것을 에칭하여 소스 전극 및 배선(416)을 형성했다. 이것은 영상 신호 라인의 연장선이다(제4(c)도).
다음에, 패시베이션(passivation) 막(417)이 형성되었다.
이 예에서, 2000 내지 8000Å 두께 예컨대 4000Å 두께를 갖는 실리콘 질화막이 NH3/SiH4/H2혼합 가스를 이용한 플라즈마 CVD 법 에 의해 형성되었다. 그후, 패시베이션 막(417), 층간 절연막(415) 및 게이트 절연막(404)을 에칭하여, n 형 불순물 영역(414)내에 화소 전극의 접촉홀을 형성했다. 다음에 인듐 주석 산화물(ITO) 막이 스퍼터링법에 의해 형성한뒤, 에칭하여 화소 전극(418)을 형성했다.
이런 방법으로, 직렬 접속된 3개의 TFT(421, 420, 422)가 형성되었다. TFT(420)의 게이트 전극(406)에는 정전압이 인가되어 TFT(420)는 제1(a)도에 도시된 제1실시예의 TFT(105)에서 처럼 정적인 용량 및 저항기로서 이용될 수 있다.
선택적으로, TFT(421, 422)의 게이트 전극(405, 407)이 라인 선택 신호 라인으로부터의 신호들을 공급받도록 설계되고 TFT(420)의 게이트 전극(406)은 게이트 신호 라인으로부터의 신호를 공급받도록 설계된 경우, 이것은 제2실시예에서 스위칭 소자로서 이용될 수 있다(제4(d)도).
제4(e)도에서처럼, 게이트 전극(406)상의 패시베이션 막(417), 층간 절연막(418) 및 게이트 절연막(404)을 에칭함으로써 화소 전극의 접촉홀이 n형 불순물 영의(414)내에 형성될 때, 동시에 접촉홀이 게이트 전극(406)내에 형성될 수도 있음을 유의하라. 양극 산화물(알루미늄 산화물)은 실리콘 산화물을 에칭하는 플루오르화 수소산계 에칭 제어에서 그 에칭 속도가 매우 느리므로 에칭은 사실상 양극 산화물(409)에 의해 정지된다.
다음, 화소 전극(418)이 지금까지 형성된 홀을 덮기 위해 형성되고, 화소 전극(418)은 양극 산화막(409)을 통해 게이트 전극(406)과 마주대하여 용량(419)을 형성한다. 이 용량은 제1(a)도의 보조 용량에 대응하고, 이 용량은 화소 전극의 불투명 부분을 증가시킴이 없이(즉, 개구율을 저하시킴이 없이) 더해질 수 있다(제4(e)도).
[제5실시예]
제5도는 제5실시예의 공정을 도시한다. 먼저, 하부실리콘 산화막(502)(2000Å 의 두께)이 기판(501)상에 침착되었고, 제4실시예에서 처럼 니켈이 촉매 원소로서 이용되었다. 다음, 550℃ 에서 4 시간동안 열적으로 어닐링하여 형성된 결정성 실리콘막에 의해 섬형상 영역(503)이 형성된다.
더 나아가, 게이트 절연막(504)이 그 위에 형성된다.
그후, 5000Å 두께를 갖는 알루미늄막이 스퍼터링법에 의해 형성된다. 또한, 이후에 실행될 다공질 양극 산화막 형성 공정에서 포토레지스트에 대한 밀착성을 개선하기 위해, 100 내지 400Å 두께의 박막의 양극 산화막이 알루미늄막의 표면상에 형성될 수도 있다. 계속해서, 1㎛ 정도의 두께를 갖는 포토레지스트가 스핀 코팅법에 의해 막상에 피복되어, 포토레지스트의 마스크들(505, 506, 507)을 형성한다. 다음 게이트 전극(505, 506, 507)은 공지 포토리소그래피법을 통해 에칭하여 형성된다. 포토레지스트의 매스크(508, 509, 510)는 게이트 전극(505 내지 507)상에 존재한다.
계속해서, 기판을 10% 수산 수용액에 담구고, 정전류원의 (+)측을 기판상의 게이트 전극(505, 507)에 접속시키는 반면, (-)측은 백금 전극에 접속시켜 양극 산화를 실행했다. 이 기술은 특개평 6-338612 에 개시되어 있다. 다시말해, 5 내지 50V 예컨대 8V 의 정전압에서 10 내지 500 분 예컨대 200 분 동안 양극 산화를 실행하여, 5000Å 두께를 갖는 다공질 양극 산화막(511, 12)이 게이트 전극(505, 507)의 측표면상에 형성되었다.
그 결과 얻어진 양극 산화막(511, 510)은 다공질이다. 마스크(503, 512)가 존재하므로 양극 산화는 게이트 전극(505, 507)의 상부 표면에서 진행되지 않는다. 또한, 전류는 게이트 전극(506)내에서 흐르지 않으므로, 양극 산화막이 형성되지 않았다(제5(b)도).
그후, 마스크 재료를 제거하여 게이트 전극 (505, 507)의 상부 표면들이 노출되었다. 다음, 제4실시예에서 처럼, 사용되는 전해 용액은 L-주석산을 5% 농도로 에틸렌 글리콜로 희석하고 암모니아를 이용해 1 개를 7.0 ± 0.2 로 조정함으로써 얻어졌다. 양극 산화되기 위해 전해 용액속에서 게이트 전극(505, 506, 507)에 전류가 흐르고, 500 내지 2500Å 두께 예컨대 2000Å 두께를 갖는 양극 산화막이 형성된다. 결과적으로, 2000Å 두께들 갖는 미세한(또는 조밀한) 알루미늄 산화막(513, 514, 515)이 얻어졌다.
그후, 불순물(본 예에서는 인)을 게이트 전극부를 마스크로 하여 이온 도핑법에 의해 섬형상 영역(503)에 자기 정합적으로 주입하여 p 형 불순물 영역을 형성했다. 도핑 가스로는 디보란(B2H6)이 이용되었다. 이 예에서 도우즈량은 1x1014내지 5x1015원소/cm2이고, 가속 전압은 40 내지 90KV 인데, 예를들면, 도우즈 량이 1×1015원소/cm2였고 가속 전압은 65KV 였다. 그 결과로서, p 형 불순물 영역(516 내지 519)이 형성되었다(제5(c)도).
또한, 도핑된 불순물 영역(516 내지 519)은 KrF 엑시머 레이저 빔(파장 248nm, 펄스폭 20nsec)의 조사에 의해 활성화되었다. 제4실시예에서 설명한 것처럼, 이 공정은 열적 어닐링을 통해실행될 수도 있다.
다음, 3000Å 두께의 실리콘 산화막(520)이 층간 절연막으로서 플라즈마 CVD 법을 통해 형성되었다. 다음, 층간 절연막(520) 및 게이트 절연막(504)을 에칭하여 P 형 불순물 영역(516)내에 접촉홀을 형성했다. 그후, 알루미늄막을 스퍼터링법으로 형성한뒤 에칭하여 영상 신호 라인(521)을 형성했다(제5(d)도).
다음으로, 패시베이션 막(522)이 형성되고, 패시베이션 막(522), 층간 절연막(520) 및 게이트 절연막(504)이 양극 산화막(514)의 개구 및, p 형 불순물 영역(519)의 화소 전극의 접촉홀을 형성하도록 에칭되었다. 다음, ITO 막을 스퍼터링법으로 형성한 뒤 에칭하여 화소 전극(523)을 형성했다. 화소 전극(523)은 양극 산화막(514)을 유전체로 하여 게이트 전극(506)과 대향하고, 이로써 제4(e)도에서 처럼 보조 용량(524)이 형성된다(제5(e)도).
전술한 공정으로, p 채널 박막 트랜지스터(526, 527, 525) 및 보조 용량(524)을 갖는 액티브 매트릭스 회로의 스위칭 소자가 형성되었다. 이실시예에서, 트랜지스터의 도전형의 반대인 것을 제외하면 제1(a)도 또는 제10(a)도의 회로와 동일하다.
본실시예에서, 오프 상태 전류를 억제시키는데 필요한 박막 트랜지스터(526, 527)와 관련하여, 이 트랜지스터 들의 오프셋 폭은 제4실시예의 것보다 더 크게 만들어진다. 한편, MOS 용량에서는 오프셋이 요구되지 않으므로 오프셋이 작게 만들어진다.
[제6실시예]
제6도는 본 발명에 따라 회로가 형성되는 상태도이다.
구체적인 공정은 공지의 기술(또는 제3 및 제4실시예에서 전술했던 기술)을 이용해 행하여지므로, 상세히 설명되지 않는다.
먼저, 비결정 실리콘 막을 제4실시예에서 설명된 방법으로 촉매 원소를 이용해 결정화된 다음 에칭되어, 사실상 U 자형(또는 가로로 U 자형이거나 편자형)인 반도체 영역(활성층)(601 내지 604)을 형성한다. 이 예에서, 활성층(601)을 기준할 때, 활성층(602)은 동일 컬럼 및 다음 라인을 의미하고, 활성층 (603)은 다음 컬럼 및 동일 라인을 의미하며 활성층(604)은 다음 컬럼 및 다음 라인을 의미한다(제6(a)도).
그후, 게이트 절연막(도시안됨)이 형성된 뒤 에칭되어 라인 선택 신호 라인(604, 606) 및 용량 라인(게이트 신호 라인)(607, 608)이 형성된다. 이 예에서, 라인 선택 신호 라인(605, 606), 용량 라인(게이트 신호 라인)(607, 608) 및 활성층(601내지 604)의 위치 관계는 제3 도와 동일하다(제6(b)도).
다음, 활성층이 도핑된 후, 접촉 홀이 각 활성층의 좌측 끝에 형성되었고, 영상 신호 라인(609, 610)도 형성되었다(제6(c)도).
그후, 화소 전극(612, 613)이 라인 선택 신호 라인(605, 607) 및 영상 신호 라인 (607, 610)으로 둘러싸인 영역내에 형성되었다. 이런 방법으로, 용량 라인(게이트 신호 라인 ) (607) 및 활성층(601)내예 TFT(614)(즉 정전 용량 및 저항)가 형성되었다.
이 상태에서, 용량 라인(게이트 신호 라인 )은 해당 라인의 화소 전극상에 중첩되기 보다는 해당 라인 보다 한 라인 상부에 있는 라인에서 화소 전극(612)상에 중첩되도록 설계된다. 즉, 화소 전극(613)의 관점에서, 하나 아래에 있는 라인 (게이트 신호 라인)(608)이 화소 전극(613)에 중첩되어, 용량(615)을 형성한다. 본실시예의 회로를 제1실시예의 회로처럼 이용하는 경우, 용량 라인(607, 608)이 정전위는 유지될 것임은 말할 필요도 없다. 선택적으로, 본실시예의 회로를 제2실시예의 회로처럼 사용하는 경우, 용량 라인(게이트 신호 라인(607, 608)에는 라인 선택 신호 라인(605, 606)과 동기인 펄스 신호가 공급되지만 n 의 모든 시간 동안에 정전압을 유지한다(제6(d)도).
이런 방법으로, 용량 라인(게이트 신호 라인)은 해당 라인 보다 한 라인 위에 있는 라인의 화소 전극상에서 중첩되도록 설계되어 제6(e)도의 회로를 형성한다. 용량(615)은 제10(a)도의 용량(158)에 대응하고, 이 용량은 개구율을 저하시킴이 없이 부가될 수 있어, 회로의 집적도를 향상시키는 효과가 있다. 제6(f)도는 동일 간격으로 라인 선택 신호 라인과 영상 신호 라인에 의해 포위되는 영역내에 형성되는 종래의 단위 화소 (제12(a)도 참조)를 도시한다. 보조 용량(625)에 의해 차단된 영역은 이실시예의 것과 동일하다(제6(d)도). 본실시예에서, 반도체 영역(601)을 라인 선택 신호 라인(605, 607)로 거의 덮히도록 구성되므로, 개구율은 감소될 수 없다. 반대로, 종래 회로(제6(f)도)에서, 개구율의 저하는 라인 선택 신호 라인으로부터 떨어진 게이트 전극에 의해 인식된다.
[제7실시예]
제7실시예에 따른 액티브 매트릭스 전기 광학적 표시 장치는, 한쌍의 화소 전극(707, 708)과 상기 한쌍의 화소 전극 사이에 배열된 한 쌍의 라인 선택 신호 라인(702, 706)과, 상기 라인 선택 신호 라인 사이에 배열된 용량 라인(703) 및, 상기 한쌍의 화소 전극 각각에 대해 배열된 두개의 박막 트랜지스터를 포함하고, 상기 박막 트랜지스터의 활성층(705, 706)은 사실상 세로로 U 자형, 측면으로 U 자형 또는 편자형인 하나의 결정성 실리콘 반도체 막을 갖고, 상기 한 쌍의 라인 선택 신호 라인 (702, 704)은 박막 트랜지스터의 활성층에 대응하도록 배열되며, 상기 용량 라인(703)은 상기 각각의 박막 트랜지스터의 활성층 (705, 706)과 공통 배열되는 것을 특징으로 한다.
또한, 본 실시예에 따른 액티브 매트릭스 전기 광학적 표시 장치는, 한 쌍의 화소 전극(707, 708)과, 상기 한 쌍의 화소 전극 사이에 배열된 한 쌍의 라인 선택 신호 라인(702, 704)과, 상기 라인 선택 신호 라인 사이에 배열된 용량 라인 (703) 및, 상기 한 쌍의 화소 전극 각각에 대해 배열된 박막 트랜지스터의 한 쌍의 활성층(705, 706)을 포함하고, 활성층(705, 706)은 사실상 세로로 U 자형, 측면으로 U 자형 또는 편자형이고, 상기 한 쌍의 라인 선택 신호 라인중 하나(702)는 상기 한상의 활성층 중 하나(705)를 가로지르도록 배열되고, 상기 한 쌍의 라인 선택 신호 라인 중 다른 하나(704)는 상기 한 쌍의 활성층 중 다른 하나(706)를 가로지르도록 배선되며, 상기 용량 라인(703)은 상기 한쌍의 활성층(705, 706) 모두를 가로지르도록 배선되는 것을 특징으로 한다.
본 실시예에서, 인접 화소 전극들과 접속된 박막 트랜지스터 그룹내에서 용량 라인은 공통 배선된다. 제7도는 제7실시예에 따른 개략적인 구조를 도시한다.
제7도의 인접 화소 전극 (707, 705)에서, 편자형의 활성층(705)으로 이루어진 박막 트랜지스터 그룹에 접속된다. 다음, 활성층(705, 706)상에 중첩된 용량 라인이 공통 배선된다.
각각의 활성층(705, 706)은 게이트 라인(703, 704)와 각기 교차하여, 직렬 접속된 두개의 박막 트랜지스터를 형성한다.
활성층(705, 706)의 한 끝은 영상 신호 라인에 접속된다.
제7도에 도시된 구조의 등가 회로는 제8도에 도시된다.
본 실시예에 도시된 구조를 적용하는 경우, 용량 라인의 수가 줄어들 수 있으므로, 화소의 개구율이 향상될 수 있다. 제9도는 제7도에 도시된 구조가 변형된 예를 도시한다.
전술한 것처럼, 본 발명에 따르면, 적당한 방식으로 복수의 TFT 를 접속시킴으로써 액정 셀 양단의 전압 강하가 억제될 수 있다. 본 발명에서 , 박막 트랜지스터(222)의 소스 및 드레인간 전압은 모든 구동 과정 동안 충분히 낮게 유지된다.
일반적으로, TFT 의 열화(deterioration)는 해당 TFT 의 소스 및 드레인간 전압에 의존하므로, 열화는 본 발명을 적용함으로써 방지될 수 있다.
본 발명은 고도의 영상 표시가 요구되는 용도에서 효과적이다. 다시말해, 256 계조(gradations) 이상의 극히 미세한 명암을 표현하는 경우, 액정 셀의 방전을 한 프레임 동안 1% 이하로 억제시키는 것이 필수적이다. 어떠한 종래 시스템도 이것을 달성하지는 못했다.
비록 지금까지 액정 전기 광학적 표시 장치가 주로 설명되었을지라도, 본 발명의 액티브 매트릭스 회로가 액정 전기 광학적 표시 장치에만 한정되는 것은 아님을 유의하라. 본 발명이, 전자 발광(EL)을 이용하는 표시 유니트 및, 플라즈마 방출을 이용하는 표시 유니트(전압을 유지시키는 것이 필요하므로)에도 적용될 수 있음은 자명하다. 그러므로 본 발명은 산업상 유익하다.
전술한 본 발명의 양호한실시예에 관한 설명은 예시를 목적으로 제공된 것이다. 즉, 이 설명이 본 발명은 개시된 형태로 한정하려던 것은 아니며, 전술한 사상의 견지에서 변형이나 수정도 가능하며 이러한 변형이나 수정이 본 발명의 실시로부터 획득될 수도 있다.실시예는 본 기술분야에 숙련된 사람이 본 발명을 다양한 실시예의 상태로, 그리고 의도된 특정 용도에 적당한 다양한 변형 상태로 활용할 수 있도록 하기 위해 본 발명의 사상 및 실제 응용을 설명할 목적으로 선택 및 기술되었다. 본 발명의 범주는 이후 첨부된 청구범위와 그의 등가물에 의해 정의된다.
Claims (36)
- 영상 신호 라인들이 라인 선택 신호 라인들과 사실상 직교하도록 구성된 매트릭스로 배치된 화소 전극 및; 상기 화소 전극에 대해 직렬 접속된 적어도 3 개의 박막 트랜지스터(TFT)로서, 상기 영상 신호 라인들중 하나에 접속된 TFT 를 제외한 상기 TFT 중 적어도 하나가 항상 또는 거의 항상 온 상태로 존재하는 상기 적어도 3 개의 TFT를 갖는 스위칭 소자 회로를 포함하되, TFT 의 활성층은 결정성 실리콘으로 이루어져, 실리콘의 결정화를 1x1015내지 1x1019원소/㎤ 로 촉진시키는 촉매 원소를 포함하고 있는 것을 특징으로 하는 액티브 매트릭스 전기 광학 장치.
- 제1항에 있어서, 상기 화소 전극에 접속된 박막 트랜지스터의 채널 양끝에 LDD 영역이 배치되는 것을 특징으로 하는 액티브 매트릭스 전기 광학 장치.
- 제1항에 있어서, 상기 화소 전극에 접속된 박막 트랜지스터의 채널 양끝에 오프셋 영역이 배치되는 것을 특징으로 하는 액티브 매트릭스 전기 광학 장치.
- 영상 신호 라인들이 라인 선택 신호 라인들과 사실상 직교하도록 구성된 매트릭로 배치된 화소 전극 및; 상기 화소 전극에 대해 직렬 접속된 적어도 3 개의 박막 트랜지스터(TFT)로서, 상기 영상 신호 라인들중 하나에 접속된 TFT 를 제외한 상기 TFT 중 적어도 하나가 사실상 정적인 저항 및 용량으로서의 기능을 하는 상기 적어도 3 개의 TFT 를 갖는 스위칭 소자 회로를 포함하되, TFT 의 활성층은 결정성 실리콘으로 이루어져, 실리콘의 결정화를 1x1015내지 1x1019원소/㎤ 로 촉진시키는 촉매 원소를 포함하고 있는 것을 특징으로 하는 액티브 매트릭스 전기 광학 장치.
- 제4항에 있어서, 상기 화소 전극에 접속된 박막 트랜지스터의 채널 양끝에 LDD 영역이 배치되는 것을 특징으로 하는 액티브 매트릭스 전기 광학 장치.
- 제4항에 있어서, 상기 화소 전극에 접속된 박막 트랜지스터의 채널 양끝에 오프셋 영역이 배치되는 것을 특징으로 하는 액티브 매트릭스 전기 광학 장치.
- 매트릭스 형태로 배열된 화소 전극 및; 결정성 실리콘 반도체막상에서 각각의 화소 전극마다 제공되는 하나의 섬(island) 형태로 배치된 3 개 이상의 게이트 전극을 포함하되, 상기 반도체막은 실리콘의 결정화를 1x1015내지 1x1019원소/㎤ 로 촉진시키는 촉매 원소를 포함하며 상기 게이트 전극을 마스크로 이용해 도핑된 n 형 또는 p 형 영역들을 갖고, 상기 반도체 영역내에 배치된 n 형 또는 p 형 영역들의 양쪽끝 영역중 하나가 상기 화소 전극에 접속되고 다른 하나는 영상 신호 라인에 접속되며, 상기 화소 전극용의 라인 선택 신호 라인과는 무관한 정전압이, 상기 화소 전극용의 상기 라인 선택 신호 라인에 접속된 상기 게이트 전극들중 소정 게이트 전극에 대해 인접하고 있는 하나 또는 두개의 상기 게이트 전극에 인가되는 것을 특징으로 하는 액티브 매트릭스 전기 광학 장치.
- 제7항에 있어서, 상기 결정성 실리콘 반도체막은 사실상 U 형상, 측면으로 U 형상 또는 편자(horsehoe) 형상인 것을 특징으로 하는 액티브 매트릭스 전기 광학 장치.
- 제7항에 있어서, 상기 라인 선택 신호 라인은 주로 알루미늄을 포함하는 물질로 만들어지고, 이 라인 선택 신호 라인의 측표면 및 상부 표면은 양극 산화물로 피복된 것을 특징으로 하는 액티브 매트릭스 전기 광학 장치.
- 매트릭스 형태로 배열된 화소 전극 및; 결정성 실리콘 반도체막상에서 각각의 화소 전극마다 제공되는 하나의 섬 형태로 배치된 3 개 이상의 게이트 전극을 포함하되, 상기 반도체막은 실리콘의 결정화를 1x1015내지 1x1019/㎤ 로 촉진시키는 촉매 원소를 포함하며 상기 게이트 전극을 마스크로 이용해 도핑된 n 형 또는 p 형 영역들을 갖고, 상기 반도체 영역내에 배치된 n 형 또는 p 형 영역들의 양쪽끝 영역중 하나가 상기 신호 라인에 접속되고, 영상 신호 라인측의 제3 게이트 전극 및 제1 게이트 전극이 상기 화소 전극용의 라인 선택 신호 라인에 접속되며, 제1 및 제3 게이트 전극 사이에 삽입된 제2 게이트 전극에는, 선택 신호가 라인 선택 신호 라인에 공급되지 않는 대부분의 시간동안 온 상태로 되는 신호가 공급되는 것을 특징으로 하는 액티브 매트릭스 전기 광학 장치.
- 제10항에 있어서, 상기 결정성 실리콘 반도체막은 사실상 U 형상, 측면으로 U 형상 또는 편자 형상인 것을 특징으로 하는 액티브 매트릭스 전기 광학 장치.
- 제10항에 있어서, 상기 라인 선택 신호 라인은 주로 알루미늄을 포함하는 물질로 만들어지고, 이 라인 선택 신호 라인의 측표면 및 상부 표면은 양극 산화물로 피복된 것을 특징으로 하는 액티브 매트릭스 전기 광학 장치.
- 복수의 영상 신호 라인과; 상기 영상 신호 라인과 사실상 평행하게 배치된 복수의 라인 선택 신호 라인과; 상기 라인 선택 신호 라인 사이에 하나씩 평행하게 배치된 용량 라인들과; 상기 라인 선택 신호 라인들 및 상기 영상 신호 라인들에 의해 포위된 영역들내에 배치된 화소 전극들 및; 상기 화소 전극들 각각에 접속되도록 배치된 스위칭 소자를 포함하되, 상기 스위칭 소자는 사실상 U 형상, 측면으로 U 형상 또는 편자 형상인 하나의 결정성 실리콘 반도체막을 갖고, 상기 반도체막은 실리콘의 결정화를 1x1015내지 1x1019/㎤ 로 촉진시키는 촉매 원소를 포함하며, 상기 반도체막은 상기 라인 선택 신호 라인과 적어도 두점에서 교차하고 상기 용량 라인과는 적어도 한점에서 교차하는 것을 특징으로 하는 액티브 매트릭스 전기 광학 장치.
- 제13항에 있어서, 상기 라인 선택 신호 라인은 주로 알루미늄을 포함하는 물질로 만들어지고, 이 라인 선택 신호 라인의 측표면 및 상부 표면은 양극 산화물로 피복된 것을 특징으로 하는 액티브 매트릭스 전기 광학 장치.
- 제13항에 있어서, 상기 용량 라인들은 해당 라인의 화소와는 중첩되지 않지만 해당 라인에 인접한 라인의 화소와는 중첩되는 것을 특징으로 하는 액티브 매트릭스 전기 광학 장치.
- 복수의 영상 신호 라인과; 상기 영상 신호 라인과 사실상 평행하게 배치된 복수의 라인 선택 신호 라인들과; 상기 라인 선택 신호 라인들 사이에 하나씩 평행하게 배치된 용량 라인들과; 상기 라인 선택 신호 라인들 및 상기 영상 신호 라인들에 의해 포위된 영역들내에 배치된 화소 전극들 및; 상기 화소 전극들 각각에 접속되도록 배치된 스위칭 소자를 포함하되, 상기 스위칭 소자는 하나의 결정성 실리콘 반도체막을 갖고, 상기 반도체막은 실리콘의 결정화를 1x1015내지 1x1019원소/㎤ 로 촉진시키는 촉매 원소를 포함하며, 상기 영상 신호 라인들과 접촉하는 영역들, 상기 화소 전극들과 접촉하는 영역들 및, 상기 라인 선택 신호 라인과 상기 용량 라인에 의해 분리된 2 이상의 영역들이 n 형 또는 p 형 도전형을 나타내는 것을 특징으로 하는 액티브 매트릭스 전기 광학 장치.
- 제16항에 있어서, 상기 라인 선택 신호 라인은 주로 알루미늄을 포함하는 물질로 만들어지고, 이 라인 선택 신호 라인의 측표면 및 상부 표면은 양극 산화물로 피복된 것을 것을 특징으로 하는 액티브 매트릭스 전기 광학 장치.
- 제16항에 있어서, 상기 용량 라인들은 해당 라인의 화소와는 중첩되지 않지만 해당 라인에 인접한 라인의 화소와는 중첩되는 것을 특징으로 하는 액티브 매트릭스 전기 광학 장치.
- 한쌍의 화소 전극과; 상기 한쌍의 화소 전극 사이에 배치된 한쌍의 라인 선택 신호 라인과; 상기 라인 선택 신호 라인들 사이에 배치된 용량 라인 및; 상기 한쌍의 화소 전극 각각에 대해 배치된 두개의 박막 트랜지스터를 포함하되, 상기 박막 트랜지스터의 활성층들 각각은 사실상 U 형상, 측면으로 U 형상 또는 편자 형상인 하나의 결정성 실리콘 반도체막을 갖고, 상기 한쌍의 라인 선택 신호 라인은 박막 트랜지스터의 활성층에 대응하도록 배치되며, 상기 용량 라인은 상기 박막 트랜지스터의 활성층과 공통으로 배치되는 것을 특징으로 하는 액티브 매트릭스 전기 광학 장치.
- 한쌍의 화소 전극과; 상기 한쌍의 화소 전극 사이에 배치된 한쌍의 라인 선택 신호 라인과; 상기 라인 선택 신호 라인들 사이에 배치된 용량 라인 및; 상기 한쌍의 화소 전극 각각에 대해 배치된 박막트랜지스터의 한쌍의 활성층을 포함하되, 활성층들은 사실상 U 형상, 측면으로 U 형상 또는 편자 형상이고, 상기 한쌍의 라인 선택 신호 라인중 하나는 상기 한상의 활성층중 하나를 가로지르도록 배치되며, 상기 용량 라인은 상기 한쌍의 활성층모두를 가로 지르도록 배치되는 것을 특징으로 하는 액티브 매트릭스 전기 광학 장치.
- 매트릭스 형태로 배치된 화소 전극들 및 영상 신호 라인들 및; 상기 화소 전극들 중 한 화소 전극에 대해 적어도 3 개의 박막 트랜지스터가 직렬 접속되고 상기 영상 신호 라인에 접속되어 있는 박막 트랜지스터를 제외한 상기 박막 트랜지스터중 적어도 하나가 라인 선택 신호 라인과는 무관한 신호를 공급하는 게이트 신호 라인에 의해 제어되는 스위칭 소자 회로를 포함하는 것을 특징으로 하는 액티브 매트릭스 전기 광학 장치.
- 제21항에 있어서, 상기 박막 트랜지스터의 활성층들은 결정성 실리콘으로 만들어져, 실리콘의 결정화를 1x1015내지 1x1019원소/㎤ 로 촉진시키는 촉매 원소를 포함하는 것을 특징으로 하는 액티브 매트릭스 전기 광학 장치.
- 제21항에 있어서, 게이트 신호 라인이 라인 선택 신호 라인의 사이에서 이 라인 선택 신호 라인과 평행하게 배치되는 것을 특징으로 하는 액티브 매트릭스 전기 광학 장치.
- 제21항에 있어서, 상기 화소 전극들 중의 상기 한 화소 전극에 접속되어 있는 박막 트랜지스터의 채널 양끝에 LDD 영역들이 배치되는 것을 특징으로 하는 액티브 매트릭스 전기 광학 장치.
- 제21항에 있어서, 상기 화소 전극들 중의 상기 한 화소 전극에 접속되어 있는 박막 트랜지스터의 채널 양끝에 오프셋 영역들이 배치되는 것을 특징으로 하는 액티브 매트릭스 전기 광학 장치.
- 매트릭스 형태로 배치된 화소 전극들과; 화소 전극들 각각에 대해 제공되는 하나의 섬 형상의 결정성 실리콘 반도체막상의 세개 이상의 게이트 전극들 및; 상기 반도체막내에 배치되며 상기 게이트 전극들을 마스크로서 이용해 도핑된 n 형 또는 p 형 영역들을 포함하되, 상기 반도체 영역내에 배치된 상기 n 형 또는 p 형 영역들의 양끝쪽 영역들중 한 영역은 상기 화소 전극들 중 하나에 접속되고, 다른 한 영역은 영상 신호 라인에 접속되며, 해당 화소를 위한 라인 선택 신호 라인에 접속되어 있는 상기 게이트 전극들 중 임의의 한 게이트 전극과 인접하는 하나 또는 15 개 게이트 전극들이 해당 화소를 위한 라인 선택 신호 라인과 무관한 게이트 신호 라인에 의해 제어되는 것을 특징으로 하는 액티브 매트릭스 전기 광학 장치.
- 제26항에 있어서, 상기 반도체막은 실리콘의 결정화를 1x1015내지 1x1019원소/㎤ 로 촉진시키는 촉매 원소를 포함하는 것을 특징으로 하는 액티브 매트릭스 전기 광학 장치.
- 제26항에 있어서, 상기 결정성 실리콘 반도체막은 사실상 U 형상, 측면으로 U 형상 또는 편자 형상인 것을 특징으로 하는 액티브 매트릭스 전기 광학 장치.
- 복수의 영상 신호 라인들과; 상기 영상 신호 라인들과 사실상 평행하게 배치된 복수의 라인 선택 신호 라인들과; 상기 라인 선택 신호 라인들 사이에 하나씩 평행하게 배치된 게이트 신호 라인들과; 상기 라인 선택 신호 라인들과 상기 영상 신호 라인들에 의해 포위된 영역내에 배치된 화소 전극들 및; 상기 화소 전극들 각각에 대해 접속되도록 배치된 스위칭 소자들을 포함하되, 스위칭 소자 각각은 사실상 U 형상, 측면으로 U 형상 또는 편자 형상인 하나의 결정성 실리콘 반도체막을 갖고, 스위칭 소자 각각은 상기 라인 선택 신호 라인들과는 적어도 두개의 교차점을 갖고 상기 게이트 신호 라인들과는 적어도 하나의 교차점을 갖는 것을 특징으로 하는 액티브 매트릭스 전기 광학 장치.
- 제29항에 있어서, 상기 반도체막은 실리콘의 결정화를 1x1015내지 1x1019원소/㎤ 로 촉진시키는 촉매 원소를 포함하는 것을 특징으로 하는 액티브 매트릭스 전기 광학 장치.
- 제29항에 있어서, 상기 라인 선택 신호 라인은 주로 알루미늄을 포함하는 물질로 만들어지고, 이 라인 선택 신호 라인의 측표면 및 상부 표면은 양극 산화물로 피복된 것을 것을 특징으로 하는 액티브 매트릭스 전기 광학 장치.
- 제29항에 있어서, 상기 용량 라인들은 해당 라인의 화소와는 중첩되지 않지만 해당 라인에 인접한 라인의 화소와는 중첩되는 것을 특징으로 하는 액티브 매트릭스 전기 광학 장치.
- 복수의 영상 신호 라인들과; 상기 영상 신호 라인들과 사실상 평행하게 배치된 복수의 라인 선택 신호 라인들과; 상기 라인 선택 신호 라인들 사이에 하나씩 평행하게 배치된 게이트 신호 라인들과; 상기 라인 선택 신호 라인들과 상기 영상 신호 라인들에 의해 포위된 영역내에 배치된 화소 전극들 및; 상기 화소 전극들 각각에 대해 접속되도록 배치된 스위칭 소자들을 포함하되, 상기 스위칭 소자들 각각은 하나의 결정성 실리콘 반도체막을 가지며, 상기 영상 신호 라인들과 접촉하는 영역들, 상기 화소 전극들과 접촉하는 영역들 및, 상기 라인 선택 신호 라인들과 상기 게이트 신호 라인들에 의해 분리된 2 개 이상의 영역들은 n 형 또는 p 형의 도전형을 나타내는 것을 특징으로 하는 액티브 매트릭스 전기 광학 장치.
- 제33항에 있어서, 상기 반도체막은 실리콘의 결정화를 1x1015내지 1x1019원소/㎤ 로 촉진시키는 촉매 원소를 포함하는 것을 특징으로 하는 액티브 매트릭스 전기 광학 장치.
- 제33항에 있어서, 상기 라인 선택 신호 라인은 주로 알루미늄을 포함하는 물질로 만들어지고, 이 라인 선택 신호 라인의 측표면 및 상부 표면은 양극 산화물로 피복된 것을 것을 특징으로 하는 액티브 매트릭스 전기 광학 장치.
- 제33항에 있어서, 상기 용량 라인들은 해당 라인의 화소와는 중첩되지 않지만 해당 라인에 인접한 라인의 화소와는 중첩되는 것을 특징으로 하는 액티브 매트릭스 전기 광학 장치.
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