KR100275606B1 - 중복 기능을 갖는 반도체 메모리 장치 - Google Patents

중복 기능을 갖는 반도체 메모리 장치 Download PDF

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Abstract

본 발명의 반도체 메모리 장치는 각각의 I/O 패드 및 여분의 메모리 셀 블록(MR)에 대해 배치된 복수개의 메모리 셀 블록(M1-Mn), 및 고장 정보에 기초하여 고장난 메모리 셀 블록을 제외시키고, 여분의 메모리 셀 블록을 포함시킴으로써, 대응하는 메모리 셀 블록 또는 인접한 메모리 셀 블록과 각각의 I/O 패드를 결합시키는 트랜스퍼 스위치(T1 및 T2)를 고장 정보(failed information)에 따라 조절하며 고장 정보에 기초하여 프로그램 할 수 있는 프로그램 가능한 회로를 포함한다. 롤콜 시험 모드에서, 인접한 메모리 셀 블록과 결합된 I/O 패드는 고장 분석을 하기 위한 고장난 메모리 셀 블록을 알려주기 위해 메모리 셀 블록에 저장된 데이터와는 상관없이 고정된 값을 출력한다.

Description

중복 기능을 갖는 반도체 메모리 장치
본 발명은 일반적으로 중복 기능(redundancy function)을 갖는 반도체 메모리에 관한 것이며, 보다 상세하게는 고장난 메모리 블록을 대체하기 위한 중복 기능이 사용되었는지 여부를 판단하기 위해서 반도체에 제공된 식별 회로에 관한 것이다.
최근에, 반도체 메모리 장치는 일반적으로 고장난 메모리 셀을 여분의 메모리 셀로 대체시키는 중복 기능을 수행하기 위하여, 여분의 메모리 셀을 포함하도록 설계되어 있기 때문에, 증가된 기억 용량에 따라 메모리 장치의 생산성을 증가시킨다. 그러한 반도체 메모리 장치에는 종종 고장 분석 또는 생산성 평가의 목적을 위해 여분의 메모리 셀이 사용되었는지의 여부를 평가하기 위한 롤 콜 회로(roll call circuit)가 제공된다.
제1도는 일본국 특허 공개 제JP-A-7(1995)-65595호에 제안된 종래의 롤 콜 회로의 예를 나타낸다. 개시된 롤 콜 회로는 데이터 출력 블록(DO1), 센스 증폭기 블록으로부터 데이터를 판독하기 위한 제1 판독 회로(13) 및 롤 콜 시험의 결과를 판독하기 위한 제2 판독 회로(16)를 포함한다. 데이터 출력 블록(DO1)은 기입/판독 버스 라인 쌍(WRBT/WRBN) 상의 데이터를 증폭시키고, I/O 패드를 통해 증폭된 데이터를 출력한다. 제1 판독 회로(13)는 센스 증폭기 블록(도시하지 않음)으로부터 데이터를 수신하고, 버스 라인 쌍(WRBT/WRBN)을 통해 데이터를 출력한다. 제2 판독 회로(16)는 버스 라인 쌍(WRBT/WRBN)에 롤 콜 시험의 결과를 출력한다.
제안된 롤 콜 회로는 중복 복호기(17), X-복호기(18) 및 롤 콜 복호기(14)를 추가로 포함한다. 중복 복호기(17)는 외부 핀(A1-An)(도시하지 않음)에 제공된 “1” 또는 “0”에 따라 “하이” 또는 “로우”인 어드레스 신호(ADD1-ADDn)를 외부 핀(A1-An)을 통해 수신한다. X-복호기(18)는 외부 핀(A0)에 제공된 신호에 따라 “하이” 또는 “로우”인 어드레스 신호(ADD0), 어드레스 신호(ADD1-ADDn) 및 중복 복호기(17)로부터 출력된 신호(RDS)를 수신한다. 롤 콜 복호기(14)는 중복 복호기로부터 신호(RDS), 어드레스 트랜지션 검출기(“ATD”)로부터 신호(YRD) 및 메모리 장치를 시험 모드로 되게 하는 시험 모드 신호(TM)를 수신한다.
제1 판독 회로(13)는 한 쌍의 N-채널 트랜지스터(T20 및 T21) 및 NOR 게이트(NO4)를 포함한다. N-채널 트랜지스터의 쌍(T20 및 T21)은 센스 증폭기 블록으로부터 테이터 라인 쌍(RBT/RBN)과 버스라인 쌍(WRBT/WRBN) 사이의 트랜스퍼 게이트로서 작용한다. NOR 게이트(NO4)는 제2 판독 회로(16)로부터 신호(RCE) 및 그의 입력 단자에서 신호(BSLB)를 수신하고, 트랜지스터(T20 및 T21)의 게이트 출력신호를 공급한다.
제2 판독 회로(16)는 NOR 게이트(NO3) 및 한 쌍의 N-채널 트랜지스터(T18 및 T19)를 포함한다. NOR 게이트(NO3)는 롤 콜 복호기(14)로부터 신호(RCSB) 및 그의 입력 단자에 시험 모드 신호(TM)를 수신한다. 트랜지스터(T18)는 NOR 게이트(NO3)로부터 그의 게이트 전극에서 신호(REC)를 수신하고, 접지(“GND”)와 버스 라인(WRBN) 사이의 트랜스퍼 게이트로서 작용한다. 트랜지스터(T19)는 소스 라인과 버스 라인(WRBT) 사이의 트랜스퍼 게이트로서 작용한다.
버스 라인 쌍(WRBT/WRBN)은 소량의 하전된 전류를 공급하기 위해 비교적 작은 용량을 갖는 게이트-접지된 쌍의 P-채널 트랜지스터(T7 및 T8)을 포함하는 클램프 회로(15)에 의해 전원 레벨에 클램프된다.
제안된 롤 콜 회로의 통상적인 판독 오퍼레이션 모드에서, 시험 모드신호는 롤 콜 시험 동안에만 “로우”이기 때문에 시험 모드 신호(TM)는 “하이”이고, 따라서 신호(RCE)는 “로우”이다. N-채널 트랜지스터(T20 및 T21)는 입력 신호(BSLB)가 “로우”인 기간 동안 “온”이고, 데이터 라인 쌍(RBT/RBN)을 통해 센스 증폭기 회로로부터 공급된 데이터는 버스 라인 쌍(WRBT/WRBN) 및 데이터 출력 블록(DO1)을 통해 I/O 패드에 공급된다. 이러한 경우에, 신호(RCE)는 “로우”이고, 따라서 트랜지스터(T18 및 T19)는 “오프”이기 때문에 제2 판독 회로(16)로부터 버스 라인 쌍(WRBT/WRBN)에 전달되는 데이터는 없다.
롤 콜 시험 모드를 위한 오퍼레이션에서, 시험 모드 신호(TM)는 롤 콜 시험동안 “로우”이기 때문에, 버스 라인 쌍(WRBT/WRBN) 상의 데이터는 신호(RCSB)의 레벨에 따라 식별된다. 신호(RCSB)가 “로우”이면, 신호(RCE)는 “하이”이고, 이는 트랜지스터(T18 및 T19)는 “온”으로 트랜지스터(T20 및 T21)는 “오프”로 되게 함으로써 “하이”에서 WRBT를 또한 “로우”에서 WRBN을 유지한다. 버스 라인 쌍(WRBT/WRBN) 상의 이들 데이터는 데이터 출력 블록(DO1)을 통해 I/O 패드에 전달된다. 이와는 대조적으로, 신호(RCSB)가 “하이”이면, 신호(BSLB)가 “로우”인 기간동안 트랜지스터(T18 및 T19)는 “오프”이고 트랜지스터(T20 및 T21)는 “온”이다. 따라서, 센스 증폭기 블록으로부터 데이터는 버스 라인 쌍(WRBT/WRBN) 및 데이터 출력 블록(DO1)을 통해 I/O 패드에 전달된다.
X-복호기(18)는 어드레스 신호(ADD0 및 ADD1-ADD9)에 따라 어떤 디지트 라인이 선택되는지를 결정하고, 중복 복호기(17)는 중복 디지트 라인이 선택되는지 여부를 결정한다. 어드레스 트랜지션 검출기(19)는 롤 콜 복호기(14)에서 다이내믹 회로에 대해 원-샷 프리차징 신호(YRD)를 발생시킨다. 롤 콜 시험 모드에서, 롤 콜 복호기(14)는 롤 콜 시험 결과에 따라 출력 신호(RCSB)를 발생시킨다. 따라서, 센스 증폭기 블록으로부터 데이터 라인(RBT)이 “로우”로 되고 데이터 라인(RBN)이 “하이”로 되도록 데이터가 메모리 셀에 미리 기입되는 경우, I/O 패드에 전달된 신호는 신호(RCSB)의 “하이” 또는 “로우”에 따라 변경될 수 있다. 상기한 바의 롤 콜 시험이 어드레스 신호(ADD1-ADD9)의 “하이” 및 “로우”의 조합이 변경되는 동안에 수행되는 경우, I/O 패드 상에 나타나는 신호를 식별함으로서 여분의 디지트 라인이 사용되었는지를 결정할 수 있다.
제2도를 참조하면, 제1도에 나타낸 롤 콜 복호기(14)는 인버터(I6-I8), P-채널 트랜지스터(T9) 및 N-채널 트랜지스터(T22 및 T23)를 포함한다. 인버터(16)는 원-샷 프리차징 신호(YRD)를 수신하고, P-채널 트랜지스터(T9)는 시험 모드 신호(TM)를 수신한다. P-채널 트랜지스터(T10)는 소스 라인과 프리차지 노드 사이의 트랜지스터(T9)와 직렬로 접속되어 그의 게이트에서 인버터(I6)로부터 출력 신호를 수신한다. 프리차지 노드와 GND 사이에 개입된 N-채널 트랜지스터(T22)는 그의 게이트에서 시험 모드 신호(TM)를 수신한다. 트랜지스터(T22)와 병렬로 접속된 트랜지스터(T23)는 그의 게이트에서 중복 복호기(7)로부터 신호(RDS)를 수신한다. 프리차지 노드로부터 입력 신호를 수신하는 종속된 인버터(I7 및 I8)는 프리차지 노드의 진폭을 증가시킴으로써 출력 신호(RCSB)를 발생시킨다.
롤 콜 시험 동안 롤 콜 복호기(14)의 오퍼레이션에서, 시험 모드 신호(TM)는 “로우”이기 때문에, 프리차지 노드는 원-샷 신호(YRD)의 높은 레벨 동안의 전원 레벨로 프리차지된다. 그러나, 신호(RDS)가 “하이”이면, 프리차지 노드의 레벨은 트랜지스터(T9, T10 및 T23)의 저항 분할 비율에 의해 식별된다. 출력 신호(RCSB)는 인버터(I8)와 연관된 프리차지 노드의 레벨에 대해 “하이”로 출력되는 비율을 갖는 인버터(I7)에 의해 얻어진다. 시험 모드 신호(TM)는 롤 콜 시험이외의 기간 동안 “하이”이기 때문에, 프리차지 노드는 GND 레벨로 고정된다.
중복 복호기(17)로부터 신호(RDS)는 중복 메모리 셀이 사용된 경우에 “하이”이고, 그렇지 않은 경우 “로우”이다. 따라서 중복 복호기(17)의 출력 신호를 검출함으로써 중복 기능이 사용되었는지 여부를 판단할 수 있다.
그러나, 고장난 메모리 셀이 블록 대 블록에 기초하여 여분의 메모리 셀로 대체되는 유형의 종래 반도체 메모리 장치에서, 메모리 셀 블록이 고장으로 인해 대체되는 것을 유일하게 나타내는 신호는 존재하지 않는다.
따라서, 본 발명의 목적은 고장난 메모리 셀이 I/O 대 I/O에 기초하여 대체되는 중복 기능을 갖고, 어떤 메모리 셀에 중복 기능이 사용되었는지 여부를 검출할 수 있는 유형의 개선된 반도체 메모리 장치를 제공하는 것이다.
제1도는 종래의 반도체 메모리 장치의 회로도.
제2도는 제1도에 나타낸 롤 콜 복호기의 회로도.
제3도는 본 발명의 제1실시예에 따른 반도체 메모리 장치의 회로도.
제4도는 제3도에 나타낸 퓨즈 조절 블록의 회로도.
제5도는 제3도에 나타낸 센스 증폭기 블록의 회로도.
제6도는 본 발명의 제2실시예에 따른 반도체 메모리 장치의 회로도.
제7도는 제6도에 나타낸 데이터 출력 블록의 회로도.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 메모리 장치 11 : 프로그램 가능한 회로
13 : 제1 판독 회로 14 : 롤 콜 복호기
15 : 클램프 회로 16 : 제2 판독 회로
17 : 중복 복호기 18 : X-복호기
본 발명에 따른 반도체 메모리 장치는 복수개의 통상의 메모리 셀 블록 및 이 통상의 메모리 셀 블록에 연속적인 여분의 메모리 셀 블록을 포함하고, 순서대로 연속적으로 배치된 복수개의 메모리 셀 블록; 각각 통상의 메모리 셀 블록중의 하나에 대응하는 복수개의 I/O 패드; 중복 조절 데이터를 출력하기 위해 통상의 메모리 셀 블록 중에서 고장난 메모리 셀 블록의 데이터를 저장하도록 프로그램될 수 있는 프로그램 가능한 회로; 고장난 메모리 셀 블록을 제외하고 여분의 메모리 셀 블록을 포함하면서 중복 조절 데이터에 기초하여 각각의 메모리 셀 블록과 I/O 패드를 결합시키는 스위칭부; I/O 패드를 통해 데이터를 판독하기 위한 데이터 판독부; 및 고장난 메모리 셀 블록과 결합된 특정 I/O 패드에 대해 데이터를 조절하고, 특정 값에서 메모리 셀 블록을 계승시키면서 데이터 판독부를 조절하는 롤 콜 회로를 포함한다.
본 발명에 따라, 고장난 메모리 셀 블록은 반도체 메모리 장치의 제조후에 I/O 패드로부터 출력에 의해 식별될 수 있고, 본 발명은 고장난 메모리 장치에서 고장의 평가 또는 분석을 고무시킨다.
본 발명의 상기 목적 및 기타 목적, 특징 및 장점은 수반된 도면을 참조하여 하기 상세한 설명으로부터 보다 명백해질 것이다.
이하, 본 발명을 수반된 도면을 참조하여 보다 상세히 기술했으며, 여기서 유사한 구성 요소는 동일하거나 또는 유사한 참조 번호로 나타낸다.
본 발명의 제1실시예에 따른 반도체 메모리 장치를 나타내는 제3도를 참조하면, 도면에는 메모리부들 중의 하나를 나타냈지만, 일반적으로 번호(10)로 나타내는 메모리 장치는 복수개의 메모리를 포함한다. 각각의 메모리부는 각각의 I0패드(I/01-I/0n)(도면에 구체적으로 나타내지 않음)에 대응하는 복수개의 메모리 셀블록 및 하나의 여분 메모리 셀 블록(MR)을 갖는다. 이 메모리부는 프로그램 가능한 회로(11), 복수개의 제1 P-채널 트랜지스터(T11-T1n)의 쌍, 및 복수개의 제2 P-채널 트랜지스터(T21-T2n)의 쌍을 추가로 포함한다.
트랜지스터의 쌍(T11-T1n)은 각각의 데이터 버스 라인 쌍(DB1-DBn)과 메모리 셀 블록(M1-Mn)을 결합시키기 위한 트랜스퍼 게이트로서 작용하는 한편, 트랜지스터의 쌍(T21-T2(n-1))은 메모리 셀 블록(M2-Mn)을 각각의 선행 데이터 버스 쌍(DB1-DBn-1)에 결합시키는 트랜스퍼 게이트로서 작용하고, 트랜지스터의 쌍(T2n)은 여분의 메모리 셀 블록(MR)을 데이터 버스 라인 쌍(Mn)에 결합시키는 트랜스퍼 게이트로서 작용한다.
프로그램 가능한 회로(11)는 퓨즈 조절 블록(20), 소스 라인과 퓨즈 조절부(20)의 출력 노드(Sn) 사이에 직렬로 접속된 낮은 저항을 갖는 복수개의 퓨즈 소자(F1-Fn) 및 퓨즈 소자(F1-Fn)가 차단되었는지 여부에 기초하여 여분의 메모리 셀 블록의 사용을 조절하기 위해 각각의 퓨즈 소자(F1-Fn)와 연관되어 배치된 복수개의 인버터(I31-I3n)를 포함한다.
메모리 장치의 메모리부는 각각의 데이터 버스 라인 쌍(DB1-DBn)을 통해 제공된 데이터를 증폭시키고, 증폭된 데이터를 데이터 출력 블록(도시하지 않음)에 전송하기 위한 센스 증폭기 블록(A1-An), 및 노드(S1-Sn)로부터 프로그램 가능한 회로(11)의 출력 신호 및 메모리 장치의 외부로부터 공급된 시험 모드 신호(TM)를 수신하기 위해 NOR 게이트(N1-Nn)를 갖는 롤 콜 회로(12), NOR 게이트(N1-Nn)로부터 노드(R11-R1n)를 통해 각각의 출력 신호를 수신하는 인버터(SI1-SIn)를 추가로 포함한다. 노드(R11-R1n)를 통해 NOR 게이트(N1-Nn)로부터 얻은 출력신호 및 노드(R21-R2n)를 통해 인버터(SI1-SIn)로부터 얻은 출력 신호는 각각의 센스 증폭기 블록(A1-An)에 공급된다.
제4도를 참조하면, 퓨즈 조절 블록(20)은 소스 라인과 GND 라인 사이에 접속된 N-채널 트랜지스터(T31) 및 낮은 저항의 퓨즈 소자(FE1)의 일련의 브랜치, 퓨즈 소자(FE1)와 N-채널 트랜지스터(T31)를 접속하는 노드에 접속된 입력을 갖는 제1 인버터(I2), 및 제1 인버터(I2)의 출력에 접속된 입력을 갖는 제2 인버터(I1)를 포함한다. 트랜지스터(T31)의 게이트 전극은 제1 인버터(I2)의 출력에 접속된다. 트랜지스터(T31)는 비교적 적은 용량을 갖는다.
제5도를 참조하면, 제3도에 나타낸 각각의 센스 증폭기 블록(A1-An)은 센스 증폭기(21), NAND 게이트(NA1-NA3), NOR 게이트(NO1), 인버터(I4), P-채널 트랜지스터(T3) 및 N-채널 트랜지스터(T32)를 포함한다. NAND 게이트(NA1)는 센스 증폭기(21)로부터 출력 및 게이트 신호로서 노드(R2)를 통해 콜 회로(12)로부터 출력신호를 수신한다. NOR 게이트(NO1)는 센스 증폭기(21)로부터 다른 출력 신호 및 게이트 신호로서 노드(R1)를 통해 롤 콜 회로(12)로부터 출력 신호를 수신한다. NAND 게이트(NA2)는 NAND 게이트(NA1)로부터 출력 및 판독 오퍼레이션 동안 “하이”로 추정되는 게이트 신호로서 신호(SE)를 수신한다. NAND 게이트(NA2)로부터 출력을 그의 게이트에서 수신하는 P-체널 트랜지스터(T3) 및 인버터(I4)를 통해 NAND 게이트(NA3)로부터 출력을 그의 게이트에서 수신하는 N-채널 트랜지스터(T32)는 트랜지스터(T32)는 소스 라인과 GND 라인 사이에 직렬로 접속되고, 판독 버스 라인(RB)에 트랜지스터(T3 및 T32)를 접속시키는 노드에 출력 신호를 공급한다.
퓨즈 조절 블록(20)에서 퓨즈 소자(FE1)가 차단되지 않고, 따라서 중복 기능이 사용되지 않은 제3도의 메모리 장치의 통상의 오퍼레이션 모드에서, 퓨즈 조절 블록(20)의 제1 인버터(I2)의 입력 전위는 퓨즈 소자(FE1)와 N-채널 트랜지스터(T31) 사이의 저항 분할 비율에 따라 식별된다. 트랜지스터(T31)는 비교적 큰 저항을 갖기 때문에, 인버터(I2)의 입력은 “하이”이고, 이는 노드(Sn)에 인버터(I2 및 I1)를 통해 출력된다. 이러한 경우에, 임의의 퓨즈 소자(F1-Fn)는 아직 차단되지 않기 때문에, 노드(S1-Sn)의 전위는 “하이”이다.
따라서, 통상의 오퍼레이션 모드에서, 각각의 노드(S1-Sn)에 접속된 게이트 전극을 갖는 제2 트랜지스터의 쌍(T21-T2n)은 “오프”이고, 각각의 노드(S1-Sn)에 접속된 입력을 갖는 인버터(I31-I3n)의 출력은 “로우”이며, 각각의 인버터(I31-I3n)의 출력에 접속된 게이트 전극을 갖는 제1 트랜지스터의 쌍(T11-T1n)은 “온”이다. 따라서, 메모리 셀 블록(M1-Mn)은 각각의 데이터 버스 라인 쌍(DB1-DBn)과 결합되고, 선택된 메모리 셀로부터 얻은 데이터는 각각의 데이터 버스 라인 쌍(DB1-DBn)을 통해 각각의 센스 증폭기 블록(A1-An)에 전송된다.
또한, 통상의 오퍼레이션 모드에서, 시험 모드 신호(TM)는 “하이”이기 때문에, 프로그램 가능한 회로(11)에서 노드(S1-Sn)의 전위와 무관하게, 롤 콜 회로(12)에서 NOR 게이트(N1-Nn)는 각각의 노드(R11-R1n)에서 “로우”를 출력하고, 인버터(SI1-SIn)를 통해 각각의 노드(R21-R2n)에서 “하이”로 출력한다. 이어서, 각각의 센스 증폭기 블록(A1-An)에서 NAND 게이트(NA1) 및 NOR 게이트(NO1)는 판독 버스 라인 쌍(RB1-RBn)을 통해 센스 증폭기(21)로부터 데이터를 전송한다.
여분의 메모리 블록(MR)이 고장난 최종 메모리 셀 블록을 대체하기 위해 사용된다고 가정하자. 이러한 경우에, 프로그램 가능한 회로(11)의 퓨즈 조절 블록(20)에서 퓨즈 소자(FE1) 및 퓨즈 소자(Fn)는 레이저 빔 등에 차단되고, 이는 제4도에서 트랜지스터(T31)의 드레인 전위를 “로우”로 되게 한다. 따라서, 프로그램 가능한 회로(11)에서 퓨즈 조절 블록(20)은 인버터(I2 및 I1)를 통해 노드(Sn)에 “로우”를 출력한다. 노드(Sn)이외의 노드(S1-Sn-1)는 중복 기능이 사용되지 않는 경우와 마찬가지로 소스 전위에 의해 “하이”로 유지된다.
노드(Sn)를 통해 “로우” 신호를 수신하는 인버터(I3n)의 출력 신호 “하이”이고, 고장난 메모리 셀 블록(Mn)과 데이터 버스 라인 쌍(DBn) 사이에 접속된 제1 트랜지스터의 쌍(T1n)이 인버터(I3n)의 출력에 접속된 그의 게이트 전극에 따라 “오프”로 되게 한다. 이는 고장난 메모리 셀 블록(Mn)이 데이터 버스 라인 쌍(DBn)으로부터 전기적으로 분리되게 한다. 동시에, 여분의 메모리 셀 블록(MR)과 데이터 버스 라인 쌍(DBn) 사이에 접속된 제2 트랜지스터 쌍(T2n)이 노드(Sn)에 접속된 그의 게이트 전극에 따라 “온” 되게 하고, 여분의 메모리 셀 블록(MR)이 이는 메모리 셀 블록(Mn)대신에 데이터 버스 라인 쌍(DBn)에 전기적으로 접속되게 한다.
IO 패드(I/O1-I/On-1)에 대해 메모리 셀 블록(M1-Mn-1)은 중복 기능이 사용되지 않는 경우와 마찬가지로 각각의 데이터 버스 라인 쌍(DB1-DBn-1)과 결합되기 때문에, 선택된 메모리 셀에 기억된 데이터는 데이터 버스 라인 쌍을 통해 센스 증폭기들(A1-An-1) 중의 대응하는 것에 전송된다. 여분의 메모리 셀 블록(MR)에 기억된 데이터는 데이터 버스라인 쌍(DBn)을 통해 센스 증폭기 블록(An)에 전송된다. 반면, 통상의 오퍼레이션 모드에서, 시험 모드 신호(TM)는 “하이”이기 때문에, 프로그램 가능한 회로(11)에서 노드(S1-Sn)의 전위와 무관하게, 롤 콜 회로(12)에서 NOR 게이트(N1-Nn)는 각각의 노드(R11-R1n)에서 “로우”를 출력한다. 각각의 센스 증폭기 블록(A1-An)에서 NAND 게이트(NA1) 및 NRO 게이트(NO1)는 각각의 노드(R11-R1n)를 통해 “로우”를 수신하고, 각각의 인버터(I4)를 통해 판독 버스 라인(RB1 RBn)으로 센스 증폭기(21)로부터 데이터를 전송한다.
p번째 메모리 셀 블록(Mp)이 대신에 고장난 경우에, 퓨즈(FE1 및 Fp)는 차단되어 제2 트랜지스터의 쌍(T2(p+1)-T2n)을 “온”으로 제1 트랜지스터의 쌍(T2p-T1n)을 “오프”로 되게 한다. 이러한 경우에, 메모리 블록(M1-M(p-1))은 각각의 데이터 버스 라인 쌍(DB1-DB(p-1))과 결합되고, 고장난 메모리 블록(Mp) 뒤에 위치하는 메모리 블록(M(p+1)-Mn)은 각각의 선행 데이터 버스 라인 쌍(DBp-DB(n-1))에 결합되고, 여분의 메모리 셀 블록(MR)은 최종 데이터 버스 라인 쌍(DBn)과 결합된다.
제3도에 나타낸 회로의 롤 콜 시험 모드에서, IO 패드(I/On)에 대한 메모리 셀 블록(Mn)이 고장났고, 여분의 메모리 셀 블록(MR)으로 대체된다고 가정하자.
메모리 셀 블록(M1-Mn)으로부터 각각의 센스 증폭기 블록(A1-An)을 통한 데이터의 전송은 중복 기능이 사용되는 상기 통상의 오퍼레이션 모드와 마찬가지 방식으로 실행된다. 롤 콜 시험에서, 시험 모드 신호(TM)는 “로우”로 추정되기 때문에, 롤 콜 회로(12)의 출력 신호는 프로그램 가능한 회로(11)에서 각각의 노드(S1-Sn)의 전위에 기초하여 조절된다. 이러한 경우에, 노드(S1-Sn-1)의 전위는 “하이”이기 때문에, 각각의 센스 증폭기 블록(A1-An-1)에서 게이트(NA1) 및 NOR 게이트(NO1)에 공급될 노드(R11-R1n-1) 및 노드(R21-R2n-1)에서 신호들은 “로우”라고 가정하면, 이는 각각의 센스 증폭기(21)로부터 데이터가 각각의 판독 버스 라인(RB1-RBn-1)에 전송되게 한다.
노드(Sn)의 전위는 “로우”이기 때문에, 노드(Sn)에서 전위 및 시험 모드 신호(TM)는 롤 콜 회로(12)에서 NOR 게이트(Nn)의 출력에 “하이”를 제공한다. NOR 게이트(Nn)의 출력은 인버터(SIn)에 의해 역전되므로써 노드(R2n)는 “로우”로 된다. 이어서, 노드(R2n)를 통해 신호를 수신하는 NAND 게이트(NA1)는 센스 증폭기(21)로부터 공급된 데이터와 무관하게 “하이”를 출력한다.
센스 증폭기 블록(An)에서 NAND 게이트(NA2)는 NAND 게이트(NA1)로부터 출력 및 “하이”인 신호(SE)를 수신함으로써 “로우”를 출력하고, 그에 따라 NAND 게이트(NA2)로부터 출력을 수신하는 P-채널 트랜지스터(T3)를 턴 온시킨다. NAND 게이트(NA3)는 게이트 신호로서 NOR 게이트(NO1)로부터 출력을 수신함으로써 “하이”를 출력하고, 이는 인버터(I4)롤 통해 N-채널 트랜지스터(T12)를 턴 오프시킨다. 결과적으로, 센스 증폭기 블록(An)은 메모리 셀에 의해 제공된 데이터와 무관하게 판독 버스 라인(RBn)에 “하이”를 전송한다.
모든 메모리부에서 모든 메모리 셀이 상기한 바의 경우에 “로우” 데이터로 기입되는 경우, 통상의 메모리부에서 센스 증폭기 블록(A1-An-1)은 각각의 판독 버스 라인(RB1-RBn-1)에 “로우”를 출력한다. 다른 한편, 여분의 메모리 셀 블록이 사용된 고장난 메모리부에서, 센스 증폭기 블록(An)은 판독 버스 라인(RBn)에 “하이”를 출력한다. 따라서, 어떤 I/O 패드에 중복 기능이 사용되었는지 여부를 판단할 수 있다.
요약하자면, 여분의 중복 기능이 사용된 경우, 센스 증폭기 블록(A1-An)은 롤 콜 회로(12)에 의해 조절됨으로써 고장난 메모리 블록에 대응하는 I/O 패드를 포함하는 I/O 패드(이하 고장난 I/O 패드라 칭함) 및 고장난 I/O 패드 뒤에 일치하는 I/O 패드는 메모리 블록의 번호 매김 또는 배열의 순서에 따라 검토한 바와 같이, 시험 모드 신호(TM)가 능동적 레벨에 있는 경우에, 메모리 셀 블록으로부터 공급된 데이터와 무관하게 고정된 데이터를 공급한다.
중복 기능이 사용된 경우에, I/O 패드 또는 고장난 I/O 뒤에 위치하는 I/O로부터 공급된 고정된 데이터는 메모리 셀 블록으로부터 공급된 데이터와 무관하게 식별될 수 있다. 이는 어떤 I/O가 고장났는지, 또는 어떤 I/O에 중복 기능이 사용되었는지를 검출할 수 있게 한다.
제6도를 참조하면, 메모리 블록 및 메모리부가 구체적으로 도시되지는 않았지만, 본 발명의 제2 실시예에 따른 반도체 메모리 장치는 각각 메모리 블록을 갖는 복수개(예를 들면 4개)의 메모리부를 포함한다. 예를 들면 모든 메모리부에서 다른 메모리 블록 뿐만 아니라 제1 메모리 블록은 기입/판독 버스 라인을 통해 이들 메모리 블록으로부터 출력 신호를 전송하기 위해 대응하는 기입/판독 버스 라인(WR1)에 메모리부를 가로질러 함께 접속된다.
이 실시예에서, 하나의 여분 메모리 블록은 각각의 메모리부에 제공된다. 메모리부중의 임의의 부분에서 p번째 메모리 블록이 고장인 경우, p번째 메모리 블록 모두는 각각의 메모리부에서 각각의 여분의 메모리부로 대체되고, 각각의 메모리부에서 고장난 I/O 패드 뒤에 위치하는 다음 메모리 블록은 다음 메모리 블록에 연속하여 위치하는 각각의 메모리 블록에 의해 대체된다. 여분의 메모리 블록은 도시하지 않은 센스 증폭기 블록을 통해 여분의 메모리 셀 블록에 대해 출력신호를 전송하기 위해 기입/판독 버스 라인(WRR)에 함께 접속된다.
반도체 메모리 장치는 공통 퓨즈 조절 블록(20) 및 공통의 프로그램 가능한 회로(11)를 갖는다. 프로그램 가능한 회로(11)는 낮은 저항을 갖는 복수개의 퓨즈 소자(F1-Fn) 및 그와 연관된 인버터(I3)를 포함하고, 중복 기능의 사용을 조절한다. P-채널 트랜지스터(T4 및 T5), N-채널 트랜지스터(T15 및 T16), 데이터 출력 블록(DO1-DOn), 데이터 입력 블록(DI1-DIn) 및 롤 콜 회로(12)가 추가로 제공된다.
트랜지스터의 쌍(T4 및 T15)은 데이터 출력 블록(DO1-DOn) 또는 데이터 입력 블록(DI1-DIn)을 각각의 기입/판독 버스 라인(WR1-WRn)과 결합시키기 위한 트랜스퍼 게이트로서 작용한다. 트랜지스터의 쌍(T16 및 T5)은 데이터 출력 블록(DO1-DOn) 또는 데이터 입력 블록(DI1-DIn)을 각각의 후속하는 기입/판독 버스 라인(WR2-WRn및 WRR)과 결합시키기 위한 트랜스퍼 게이트로서 작용한다.
중복 기능이 사용되지 않을 때, 기입/판독 버스 라인(WR1-WRn) 상의 데이터는 각각의 I/O 패드(I/O1-I/On)를 통해 데이터 출력 블록(DO1-DOn)에 의해 출력된다. I/O 패드(I/O1-I/On)를 통한 데이터 입력은 데이터 입력 블록(DI1-DIn)에 의해 기입/판독 버스 라인(WR1-WRn)에 전송된다. 롤 콜 회로(12)는 NOR 게이트(N1-Nn) 및 인버터(SI1-SIn)를 갖는다. NOR 게이트(N1-Nn)는 시험 모드 신호(TM) 및 프로그램 가능한 회로(11)로부터 각각의 출력 신호를 수신한다. 인버터(SI1-SIn)는 각각의 NOR 게이트(N1-Nn)로부터 출력 신호를 수신한다. NOR 게이트(N1-Nn) 및 인버터(SI1-SIn)의 출력 신호는 각각의 데이터 출력 블록(DO1-DOn)에서 NAND 게이트(NA4) 및 NOR 게이트(NO2)(제7도 참조)에 입력된다.
퓨즈 조절 블록(20)은 제4도에 나타낸 구조를 갖는다. 제7도는 제6도에 나타낸 데이터 출력 블록들 중의 하나를 나타내고, 이는 데이터 증폭기(22), NAND 게이트(NA4-NA6), NOR 게이트(NO2), P-채널 트랜지스터(T6). N-채널 트랜지스터(T17) 및 인버터(I5)를 포함한다. NAND 게이트(NA4)는 데이터 증폭기(22)로부터 출력 및 게이트 신호로서 롤 콜 회로(12)로부터 노드(R2)롤 통해 신호를 수신한다. NAND 게이트(NA5)는 NAND 게이트(NA4)로부터 출력 및 게이트 신호로서 판독 오퍼레이션 모드에서 “하이”로 되는 신호(BE)를 수신한다. NOR 게이트(NO2)는 데이터 증폭기(12)로부터 출력 및 게이트 신호로서 롤 콜 회로(12)로부터 노드(R1)를 통해 출력 신호를 수신한다. NAND 게이트(NA6)는 NOR 게이트(NO2)로부터 출력 및 게이트 신호로서 신호(OE)를 수신한다. NAND 게이트(NA6)로부터 게이트 입력을 수신하는 트랜지스터(T6) 및 NAND 게이트로부터 인버터(I5)를 통해 게이트 입력을 수신하는 트랜지스터(T17)는 소스 라인과 GND 라인 사이에 직렬로 접속된다. 트랜지스터(T6 및 T17)를 접속하는 노드는 데이터 출력 블록의 출력을 구성한다.
제6도에 나타낸 회로의 통상의 오퍼레이션 모드에서, 프로그램 가능한 회로(11)는 노드(S1-Sn)에서 전위를 “하이”로 유지하기 위해 중복 기능이 아직 사용되지 않았을 때 제3도에 나타낸 프로그램 가능한 회로와 마찬가지로 작동한다. 이들 소자는 각각의 노드(S1-Sn)와 공통으로 접속된 각각의 입력을 갖기 때문에, 이는 트랜지스터(T5)는 “오프”로, 트랜지스터(T15)는 “온”으로 인버터(I3)의 출력 신호는 “로우”로 되게 한다. 또한, 이들 트랜지스터는 각각의 인버터(I3)로부터 출력을 수신하기 때문에 P-채널 트랜지스터(T4)는 “온”으로, N-채널 트랜지스터(T16)는 “오프”로 되게 한다. 따라서, 모든 기입/판독 버스 라인(WR1-WRn)은 데이터 출력 블록(DO1-DOn) 및 데이터 입력 블록(DI1-DIn)과 결합되고, 기입/판독 버스 라인(WR1-WRn) 상의 데이터는 각각의 데이터 출력 블록(DO1-DOn)에 전송된다.
시험 모드 신호(TM)는 통상의 오퍼레이션 모드 동안에 “하이”이기 때문에, 프로그램 가능한 회로(11)에서 노드(S1-Sn)의 전위와 무관하게, NOR 게이트(N1-Nn)는 각각의 노드(R11-R1n)에서 “로우”를 출력하고, 인버터(SI1-SIn)를 통해 각각의 노드(R21-R2n)에서 “하이”를 출력한다. 각각의 데이터 출력 블록(DO1-DOn)에서 NAND 게이트(NA4) 및 NOR 게이트(NO2)는 노드(R1 및 Rn) 각각을 통해 데이터를 수신하고, 데이터 증폭기(22)로부터 NAND 게이트(NA4 및 NA6) 및 인버터(15)를 통해 I/O 패드(I/O1-I/On)에 데이터를 전송한다.
I/O 패드가 고장난 메모리 셀 블록을 위해 중복 기능이 사용된다고 가정하자. 이러한 경우에, 프로그램 가능한 회로(11)는 제3도를 참조하여 기재한 오퍼레이션과 마찬가지로 작동한다. 구체적으로 말하자면, 퓨즈(FE1) 및 퓨즈 소자(Fn)는 레이저 빔 등에 의해 차단되고, 단 노드(Sn)의 전위는 “로우”이고, 노드(S1-Sn-1)의 전위는 소스 라인에 의해 “하이”로 유지되는 결과를 가져온다. 노드(Sn)에 접속된 인버터(I3)로부터 출력 신호는 “하이”이고, 이는 기입/판독 버스 라인(WRn)과 데이터 출력 블록(DOn) 사이에 접속되고, 각각의 인버터(I3) 및 노드(Sn)를 갖는 I/On에 대해 P-채널 트랜지스터(T4) 및 N-채널 트랜지스터(T15) 모두를 “오프”로 되게 한다. 따라서, I/On 패드에 대해 기입/판독 버스 라인(WRn)은 데이터 출력 블록(DOn)으로부터 전기적으로 분리된다.
상기 경우에서, IO 패드(I/O1-I/On-1)에 대해 기입/판독 버스 라인(WR1-WRn-1)은 트랜지스터(T16 및 T5)에 의해 각각의 데이터 출력 블록(DO1-DOn-1)과 결합되고, 이들 버스 라인 상의 데이터는 중복 기능이 아직 사용되지 않은 경우와 마찬가지로 각각의 데이터 출력 블록에 전송된다. 중복 기능을 위한 기입/판독 버스 라인(WRR) 상의 데이터는 상기한 바와 같이 데이터 출력 블록(DOn)에 전송된다.
시험 모드 신호(TM)는 통상의 오퍼레이션 모드 동안에 “하이”이기 때문에, 프로그램 가능한 회로(11)에서 노드(S1-Sn)의 전위와 무관하게, NOR 게이트(N1-Nn)는 각각의 노드(R11-R1n)에 “로우”를 출력하고, 인버터(SI1-SIn)를 통해 각각의 노드(R21-R2n)에 “하이”를 출력한다. 각각의 데이터 출력 블록(DO1-DOn)에서 NAND 게이트(NA1) 및 NOR 게이트(NO2)는 노드(R11-R1n) 및 노드(R21-R2n) 상의 데이터를 수신하고, 데이터 증폭기(22)로부터 데이터를 NAND 게이트 (NA5 및 NA6) 인버터(I5)를 통해 I/O 패드(I/O1-I/On)에 전송한다.
제6도에 나타낸 회로의 롤 콜 시험 오퍼레이션에서, I/O 패드(I/On)를 위한 메모리 블록을 의해 여분의 메모리가 사용된다고 가정하자.
기입/판독 버스 라인으로부터 각각의 데이터 출력 블록으로의 데이터 전송은 중복 기능이 사용되는 통상의 오퍼레이션 모드의 경우에 기재된 바와 마찬가지 방식으로 실행된다. 중복 기능이 사용되었는지 여부에 대한 판단이 수행될 때, 시험 모드 신호(TM)는 “하이”로 되므로, 롤 콜 회로(12)로부터 각각의 출력 신호는 프로그램 가능한 회로(11)에서 각각의 노드(S1-Sn)의 전위에 기초하여 식별된다. 노드(S1-Sn-1)의 전위는 이러한 경우에 “하이”이기 때문에, 각각의 노드(R11-R1n-1)에는 “로우”가 출력되고 노드(R21-R2n-1)에는 “하이”가 출력되며, 이는 NAND 게이트(NA4) 및 NOR 게이트(NO2) 각각에 대한 게이트 신호로서 사용된다. 따라서, 데이터 증폭기(22)로부터 데이터는 이들이 지탱할 수 있는 한 I/O 패드(I/O1-I/On-1)에 전송된다.
노드(Sn)의 전위는 “로우”이고 시험 모드 신호(TM)는 “하이”이기 때문에, NOR 게이트(Nn)는 노드 (R1n)에 “하이”를 출력하고, 인버터(SIn)를 통해 노드(R2n)에 “로우”를 출력한다. 따라서, 데이터 증폭기(22)로부터 데이터와 무관하게, 데이터 출력 블록(DOn)에서 NAND 게이트(NA4) 및 게이트(NA2)는 “하이” 및 “로우”를 각각 출력한다.
게이트 신호로서 NAND 게이트(NA4)로부터 출력을 수신하는 NAND 게이트(NA5)는 신호(OE)가 “하이”이기 때문에 “로우”를 출력하고, P-채널 트랜지스터(T6)를 턴 온시킨다. 게이트 신호로서 NOR 게이트(NO2)로부터 출력을 수신하는 NAND 게이트(NA6)는 “하이”를 출력하고, 인버터(I5)를 통해 N-채널 트랜지스터(T17)를 턴 오프 시킨다. 따라서, 데이터 출력 블록(DOn)은 기입/판독 버스 라인으로부터 공급된 데이터와 무관하게 IOn 패드에 “하이”를 전송한다.
모든 I/O에 대해 “로우”가 기입되는 경우, 데이터 출력 블록(DO1-DOn-1)은 I/O 패드(I/O1-I/On-1)에 “로우”를 출력하고, 데이터 출력 블록(DOn)은 I/O 패드(I/On)에 “하이”를 출력한다. 따라서, 어떤 I/O에 중복 기능이 사용되었는지 판단할 수 있다.
상기 설명을 요약하자면, 제1 및 제2실시예에 따른 반도체 메모리 장치에서, 중복 기능은 고장난 메모리 셀 블록으로부터 버스 라인을 고장난 메모리 셀 블록 뒤에 위치하는 메모리 셀 블록으로부터 버스 라인을 전기적으로 분리시키고, 이들 분리된 버스 라인을 여분의 메모리 셀 블록을 포함하는 후속 메모리 셀 블록과 접속함으로써 고장난 메모리 셀 블록으로부터 메모리 장치를 이완시킨다. 이러한 경우에, 롤 콜 회로는 메모리 셀로부터 판독된 데이터와 무관하게, 프로그램 가능한 회로로부터 출력 신호와 시험 모드 신호의 논리합을 내고, 고장난 것과 고장난 것 뒤에 위치하는 것을 포함하는 I/O 패드로부터 고정된 데이터를 출력하기 위해 논리합의 결과에 따라 센스 증폭기 블록 또는 데이터 출력 블록을 조절함으로써 어떤 I/O에 중복 기능이 사용되었는지 여부를 검출할 수 있다. 이는 외부에서 제공된 어드레스 신호의 변화에 따라 조절되는 종래의 중복 복호기를 사용하는 것으로는 수행되지 못한다.
상기 실시예는 단지 예로써 기재하였기 때문에, 본 발명은 상기 실시예로 제한되지 않고, 본 발명의 범위에서 벗어나지 않는 여러 가지 변형 및 변화가 당업계의 숙련자들에 의해 용이하게 이루어질 수 있다.

Claims (7)

  1. 반도체 메모리 장치에 있어서, 복수개의 정상적인 메모리 셀 블록 및 상기 정상적인 메모리 셀 블록에 연속되어 있는 여분의 메모리 셀 블록을 포함하고, 순서대로 연속적으로 배치된 복수개의 메모리 셀 블록; 정상적인 메모리 셀 블록중의 하나에 각각 대응하는 복수개의 I/O 패드들을 포함하는 I/O블록들; 중복 조절 데이터를 출력하기 위해 상기 정상적인 메모리 셀 블록중에서 고장난 메모리 셀 블록의 데이터를 저장하도록 프로그램될 수 있는 프로그램 가능한 회로; 고장난 메모리 셀 블록을 제외시키고 여분의 메모리 셀 블록을 포함하면서, 중복 조절 데이터에 기초하여 각각의 메모리 셀 블록과 I/O 패드를 결합시키는 스위칭부; I/O 패드를 통해 데이터를 판독하기 위한 데이터 판독부; 및 특정 값에서 고장난 메모리 셀 블록과 그 다음에 연속된 메모리 셀 블록들과 결합된 특정한 I/O 패드에 대한 데이터를 조절하면서 데이터 판독부를 조절하는 롤 콜 회로를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 프로그램 가능한 회로가 고장난 메모리 셀 블록이 있다는 것을 나타내기 위해 커팅(cutting)할 수 있는 제1 퓨즈 소자와, 각각 상기 정상적인 메모리 블록 셀들중 대응하는 메모리 셀 블록들내에 있는 고장의 존재를 나타내기 위해서 커팅할 수 있고, 상기 정상적인 메모리 블록 셀들과 각각 대응하는 복수개의 제2 퓨즈 소자를 포함하고 있으며, 상기 제2 퓨즈 소자는 소스 레벨을 갖는 소스 라인과 상기 제1 퓨즈 소자의 커팅이 있는지 없는지에 따라 소스 레벨 또는 접지 레벨을 갖는 신호 노드 사이에 직렬로 연속되게 접속되어 있는 반도체 메모리어 장치.
  3. 제2항에 있어서, 상기 롤 콜 회로가 2개의 상기 제2 퓨즈 소자에 인접하여 접속된 노드로부터 나온 입력과 상기 데이터 판독부를 조절하기 위한 시험 모드 신호의 논리합을 발생시키는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 스위치부가 각각 상기 정상적인 메모리 셀 블록들 중에서 대응하는 것과 상기 I/O 패드들중의 대응하는 것을 접속시키는 복수개의 제1 스위치, 및 각각 상기 정상적인 메모리 셀 블록들 중에서 상기 대응하는 것에 인접하여 배치된 상기 정상적인 메모리 셀 블록들중의 하나와 상기 I/O 패드들중의 대응하는 것을 접속시키기 위해 복수개의 제2스위치를 포함하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 반도체 메모리 장치는 각각 상기 복수개의 메모리 셀 블록을 갖는 복수개의 메모리부로 분할되는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 복수개의 I/O 패드가 각각의 메모리부에 대해 배치된 반도체 메모리 장치.
  7. 제5항에 있어서, 상기 복수개의 I/O 패드가 상기 복수개의 메모리부에 대해 공통으로 배치된 반도체 메모리 장치.
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