KR100266643B1 - 입력신호의 에지 검출회로 - Google Patents

Abstract

본 발명은 입력신호의 에지 검출회로에 관한 것으로, 종래의 기술에 있어서는 다수의 게이트 사용에 의해 실제적인 설계시 칩면적이 늘어나고, 게이트 간의 많은 신호의 변화에 의해 전류 손실이 많아지는 문제점이 있었다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 입력 신호의 라이징(rising)과 폴링 에지(falling edge)에 동기하여 신호를 발생시키기 위해 게이트 셀 대신에 엔모스 트랜지스터로 구성한 스위치를 사용함으로써, 설계 면적이 줄어들고, 속도가 빠르며, 전류 손실이 줄어드는 효과가 있다.

Description

입력신호의 에지 검출회로

본 발명은 입력신호의 에지 검출회로에 관한 것으로, 특히 입력 신호의 라이징(rising)과 폴링 에지(falling edge)에 동기하여 신호를 발생시키기 위해 게이트 셀 대신에 엔모스 트랜지스터로 구성한 스위치를 사용하여 설계 면적을 줄이고, 속도가 빠르며 전류 손실이 적은 입력신호의 에지 검출회로에 관한 것이다.

도 1은 종래 입력신호의 에지 검출회로의 구성을 보인 회로도로서, 이에 도시된 바와 같이 외부 입력신호 ⓐ를 받아 원하는 시간만큼 지연시켜 출력하는 복수개의 인버터(I1, I2, I3)로 구성된 지연부(10)와; 상기 지연부(10)의 출력신호와 외부 입력신호 ⓐ를 입력받아 노아조합하여 라이징 에지를 검출하는 제1 노아게이트(NOR1)와; 낸드게이트(NAND1)와 인버터(I4)로 구성되어 상기 지연부(10)의 출력신호와 외부 입력신호 ⓐ를 입력받아 낸드조합하여 반전함으로써, 폴링 에지를 검출하는 폴링에지검출부(20)와; 상기 제1 노아게이트(NOR1)의 출력과 폴링에지검출부(20)의 출력을 낸드조합하여 라이징과 폴링 에지를 발생시키는 제2 노아게이트(NOR2)로 구성된 것으로, 이와 같이 구성된 종래 회로의 동작 과정을 첨부한 도 2를 참조하여 설명하면 다음과 같다.

도 2는 도 1에서 각 구성 요소들의 출력 파형도로서, 이에 도시된 바와 같이 도 1에서 외부 입력신호 ⓐ는 지연부(10)를 통과하면서 지연된 신호 ⓑ로 나타나며, 입력신호의 라이징 에지에서 설정된 지연시간 만큼의 폭을 갖기 위해서 제1 노아게이트(NOR1)를 사용하여 신호 ⓒ를 출력하게 되고, 입력신호 ⓐ와 지연된 신호 ⓑ를 낸드게이트(NAND1)와 인버터(I4)로 구성된 폴링에지검출부(20)에서 입력받아 지연시간 만큼의 폴링 에지에서의 신호 ⓓ를 얻으며, 이 두 신호(ⓒ, ⓓ)를 제2 노아게이트(NOR2)에서 입력받아 출력신호 ⓔ를 출력한다.

상기와 같이 종래의 기술에 있어서는 다수의 게이트 사용에 의해 실제적인 설계시 칩면적이 늘어나고, 게이트 간의 많은 신호의 변화에 의해 전류 손실이 많아지는 문제점이 있었다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 입력 신호의 라이징(rising)과 폴링 에지(falling edge)에 동기하여 신호를 발생시키기 위해 게이트 셀 대신에 엔모스 트랜지스터로 구성한 스위치를 사용하여 설계 면적을 줄이고, 속도가 빠르며 전류 손실이 적은 회로를 제공함에 그 목적이 있다.

도 1은 종래 입력신호의 에지 검출회로의 구성을 보인 회로도.

도 2는 도 1에서 각 구성 요소들의 출력 파형도.

도 3은 본 발명 입력신호의 에지 검출회로의 구성을 보인 회로도.

도 4는 도 3에서 각 구성 요소들의 출력 파형도.

***도면의 주요 부분에 대한 부호의 설명***

10, 30 : 지연부 20 : 폴링에지검출부

I1∼In : 인버터 NOR1, NOR2 : 노아게이트

NAND1 : 낸드게이트 NM1,NM2 : 엔모스 트랜지스터

이와 같은 목적을 달성하기 위한 본 발명 입력신호의 에지 검출회로의 구성은, 외부 입력신호를 반전하는 제1 인버터와; 상기 제1 인버터의 출력을 원하는 시간만큼 지연시켜 출력하기 위해 복수개의 인버터로 구성한 지연부와; 상기 지연부에서 출력한 신호를 반전하는 제2 인버터와; 베이스에 입력되는 상기 제2 인버터의 출력에 의해 콜렉터로 입력되는 상기 제1 인버터의 출력을 인가 또는 차단하는 제1 엔모스 트랜지스터와; 베이스에 입력되는 상기 지연부의 출력에 의해 콜렉터로 입력되는 상기 외부 입력신호를 인가 또는 차단하는 제2 엔모스 트랜지스터로 구성함을 특징으로 한다.

이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도 3은 본 발명 입력신호의 에지 검출회로의 구성을 보인 회로도로서, 이에 도시한 바와 같이 외부 입력신호를 반전하는 제1 인버터(I5)와; 상기 제1 인버터(I5)의 출력을 원하는 시간만큼(td) 지연시켜 출력하기 위해 복수개(2n-1개)의 인버터(I1∼In)로 구성한 지연부(30)와; 상기 지연부(30)에서 출력한 신호를 반전하는 제2 인버터(I6)와; 베이스에 입력되는 상기 제2 인버터(I6)의 출력에 의해 콜렉터로 입력되는 상기 제1 인버터(I5)의 출력을 인가 또는 차단하는 제1 엔모스 트랜지스터(NM1)와; 베이스에 입력되는 상기 지연부(30)의 출력에 의해 콜렉터로 입력되는 상기 외부 입력신호를 인가 또는 차단하는 제2 엔모스 트랜지스터(NM2)로 구성한다.

이와 같이 구성한 본 발명에 따른 일실시예의 동작을 첨부한 도 4를 참조하여 설명하면 다음과 같다.

도 4는 도 3에서 각 구성 요소들의 출력 파형도로서, 이에 도시한 바와 같이 입력신호 ⓐ가 제1 인버터(I5)에서 반전되고, 이 반전신호 ⓑ는 지연부(30)를 거치면서 원하는 시간(td)만큼 지연된 반전신호 ⓒ가 출력된다.

이 반전신호 ⓒ가 다시 제 2 인버터(I6)를 거쳐 반전신호 ⓓ가 출력되고, 상기 반전신호 ⓓ가 하이인 구간에서는 제1 엔모스 트랜지스터(NM1)가 턴-온되어 상기 제1 인버터(I5)의 출력신인호 반전신호 ⓑ가 외부로 출력되며, 이때 제2 엔모스 트랜지스터(NM2)는 오프되어 있다.

그러나, 상기 반전신호 ⓓ가 로우인 구간에서는 제1 엔모스 트랜지스터(NM1)는 오프되어 있고, 지연부(30)의 출력신호에 의해 제2 엔모스 트랜지스터(NM2)는 턴-온되어 상기 외부 입력신호 ⓐ가 출력으로 외부로 출력된다.

이상에서 설명한 바와 같이 본 발명 입력신호의 에지 검출회로는 게이트를 사용하지 않고, 엔모스 트랜지스터를 이용함으로써, 설계시 차지하는 칩의 면적이 줄어들고, 또한 게이트의 동작으로 소비되었던 전류가 줄어드는 효과가 있다.

Claims (1)

1. 외부 입력신호를 반전하는 제1 인버터와; 상기 제1 인버터의 출력을 원하는 시간만큼 지연시켜 출력하기 위해 복수개의 인버터로 구성한 지연부와; 상기 지연부에서 출력한 신호를 반전하는 제2 인버터와; 베이스에 입력되는 상기 제2 인버터의 출력에 의해 콜렉터로 입력되는 상기 제1 인버터의 출력을 인가 또는 차단하는 제1 엔모스 트랜지스터와; 베이스에 입력되는 상기 지연부의 출력에 의해 콜렉터로 입력되는 상기 외부 입력신호를 인가 또는 차단하는 제2 엔모스 트랜지스터로 구성함을 특징으로 하는 입력신호의 에지 검출회로.

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