KR100263292B1 - 반도체 패키지 - Google Patents

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KR100263292B1
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circuit board
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니시무로 타이죠
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Abstract

비용 절감화 및 콤팩트화가 가능하고, 고신뢰성을 보증할 수 있는 반도체 패키지의 제공을 목적으로 한다. 일주면에 접속부(6a)를 포함한 배선 회로(6b)를 구비한 기판(6)과, 상기 기판(6)의 접속부(6a)에 입출력 단자(9a)를 대응시켜 페이스 다운형으로 실장된 반도체 칩(9)와, 상기 기판(6)의 다른 주면측에 도출·노출된 평면형 외부 접속용 단자(8)군과, 상기 외부 접속용 단자(8)마다 바로 위에 설치된 스루 홀(7)을 통해 상기 배선 회로(6b)에 전기적으로 접속되는 스루 홀 접속부를 구비하여 이루어지는 것을 특징으로 한다. 본 발명에 관한 제2 반도체 패키지는 일주면에 접속부(6a)를 포함하는 배선 회로(6b)를 구비한 기판(6)과, 상기 기판(6)의 일주면에 접속부(6a) 및 입출력 단자(9a)를 대응시켜 페이스 다운형으로 실장된 반도체 칩(9)와, 상기 기판(6)의 다른 주면측에 일정 피치의 격자형으로 도출·노출된 평면형 외부 접속용 단자(8)군과, 상기 외부 접속용 단자(8)마다 바로 위에 설치된 스루 홀(7)을 통해 상기 배선 회로(6b)에 전기적으로 접속되는 스루 홀 접속부를 구비하여 이루어지는 것을 특징으로 한다.

Description

반도체 패키지
제1도는 본 발명에 관한 반도체 패키지의 구성에 이용되는 회로 기판의 구성예를 도시한 것으로, (a)는 일주면의 배선 회로의 평면도, (b)는 다른 주면의 외부 접속용 단자의 배열 평면도,
제2도는 본 발명에 관한 반도체 패키지의 주요부의 구성예를 도시한 단면도.
제3도는 본 발명에 관한 반도에 패키지의 다른 주요부의 구성예를 도시한 단면도
제4도는 본 발명 외의 반도체 패키지의 주요부의 구성예를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1, 6, 6' : 회로 기판 1a, 6b : 배선 회로
1b, 6c : 접속 패드 2, 9 : 반도체 칩
2a, 9a : 접속 범프 3, 7 : 스루 홀
4, 8 : 평면형의 외부 접속용 단자
5, 10 : 밀봉 수지층 6d : 배선 랜드
7′ : 블라인드 비어 홀
본 발명은 반도체 패키기에 관한 것으로, 예를 들면 카드형의 외부 기억 매체 등에 적합한 소형이고 박형의 반도체 패키지에 관한 것이다.
각종 메모리 카드의 구성에 있어서는 카드의 크기나 두께 등에 제약이 있기때문에, 메모리 기능 등에 기여하는 반도체 패키지의 박형화가 요구됨과 동시에 반도체 칩 크기에 매우 가까운 가급적으로 콤팩트화가 요구된다.
이와 같은 박형 실장의 요구, 예를 들면 두께 방향에 대하여 1mm 이하의 스페이스로 실장할 필요성에 대하여 플립 칩(flip chip) 실장, COB(Chip on Board)법 등이 알려져 있다, 또, 박형 패키지로서는 예를 들면 제4도에 주요부 구성을 단면적으로 도시한 바와 같이 접속부를 포함하는 배선 회로(la)를 일주면에 구비한 회로기판(1)과, 상기 회로기판(1)의 일주면에 탑재·실장된 반도체 칩(플립 칩; 2)와, 스루 홀(3)을 통해 회로 기판(1)의 다른 주면측에 도출된 외부 접속용 단자(4)와, 상기 반도체 칩(2)-회로 기판(1)면 사이 등의 영역면을 밀봉하는 수지층(5)를 구비한 구성을 채용한 반도체 패키지가 알려져 있다. 여기서, 회로 기판(1)로서는 예를 들면 알루미나, 질화 알루미늄, 또는 유리 에폭시계 등을 절연체로 한 것이 사용되고 있다. 또한, 제4도에 있어서 참조 번호(lb)는 상기 배선 회로(la)의 접속부면에 배치된 은페이스트 제품의 접속 패드이고, 참조 번호(2a)는 반도체 칩(2)의 전극 단자면에 설치된 접속용 범프(bump)이다.
그러나, 플립 칩 실장형 등의 반도체 패키지의 경우에는 다음과 같은 문제가 있다. 우선, 첫째로 상기 플립 칩 실장법이나 COB법인 경우에는 KGN(Known good Die)을 어떻게 확보하는가가 문제이다. 칩 상태에서의 번인(burn in)의 개발이 어렵고, 사용하는 반도체 칩에 대해 통상 미리 번인을 행할 수 없으므로 신뢰성에 문제가 있다. 즉. 이런 종류의 반도체 칩은 칩 자체로서 가까운 장래 발현될 결함을 검지하는, 이른바 번인을 행할 수 없다. 따라서, 실장·모듈화 후의 실용 초기단계에서 문제를 일으킬 가능성을 내포하게 됨으로써, 신뢰성면에서 문제가 있다고 할 수 있다. 또한, 콤팩트화면에서 보면 COB법의 경우에는 플립 칩 실장인 경우에 비해 넓은 실장 면적을 요하므로 콤팩트화가 저해된다.
둘째로, 상기 한쪽면측의 모듈에 의한 반도체 패키지의 경우에는 예를 들면 베이스 기판면에 탑재·실장할 때 상기 다른 주면(이면)측에 도출된 외부 접속용 단자(4)가 원하지 않는 배선 패턴과의 사이에서 단락을 일으킬 우려도 있다. 즉, 다른 주면(이면)측에 도출된 외부 접속용 단자(4)에 대하여 이격된 위치에 스루 홀 접속이 설치되고, 이면측에 접속용 배선 패턴을 설치한 경우, 이들 접속용 배선 패턴 절연을 확실하게 확보하기가 곤란해져 신뢰성면에서 문제가 있다.
본 발명은 상기 사정에 대처하여 이루어진 것으로, 비용 절감화 및 콤팩트화가 가능하고 고신뢰성을 보증할 수 있는 반도체 패키지의 제공을 목적으로 한다.
본 발명에 관한 제1 반도체 패키지는 일주면에 접속부를 포함하는 배선 회로를 구비한 기판과, 상기 기판의 접속부에 입출력 단자를 대응시켜 페이스 다운(face down)형으로 실장된 반도체 칩과, 상기 기판의 다른 주면측에 도출·노출된 평면형 외부 접속용 단자군과, 상기 외부 접속용 단자마다 바로 위에 설치된 스루 홀을 통해 상기 배선 회로에 전기적으로 접속되는 스루 홀 접속부를 구비하여 이루어지는 것을 특징으로 한다.
본 발명에 관한 제2 반도체 패키지는 일주면에 접속부를 포함하는 배선 회로를 구비한 기판과, 상기 기판의 접속부에 입출력 단자를 대응시켜 페이스 다운형으로 실장된 반도체 칩과, 상기 기판의 다른 주면측에 일정 피치의 격자형으로 도출·노출된 평면형 외부 접속용 단자군과, 상기 외부 접속용 단자마다 바로 위에 설치된 스루 홀을 통해 상기 배선 회로에 전기적으로 접속되는 스루 홀 접속부를 구비하여 이루어지는 것을 특깅으로 한다.
또한, 본 발명에 관한 제3 반도체 패키지는 상기 구성의 반도체 패키지에서 접속부를 포함하는 배선 회로를 기판면에 대하여 거의 동일 평면의 평탄성을 이루고 형성·배치된 것을 특징으로 한다.
본 발명은 (a) 회로 기판의 일주면을 단순히 반도체 칩의 페이스 다운 실장 영역면으로서 사용하지 않고, 반도체 칩의 입출력 단자가 접속되는 접속부 이외의 비어 있는 면을 배선 회로 설치면으로도 이용하는 것, (b) 상기 회로 기판의 다른 주면(이면)측에는 평면형의 외부 접속용 단자만을 도출·노출시킨 것, 요컨대 일정 피치의 격자형으로 도출·노출시킨 것, (c) 상기 외부 접속용 단자에 대한 일주면의 배선 회로의 접속을 외부 접속용 단자마다 바로 위에 설치된 스루 홀을 통해 행한 것, (d) 또한 요컨대, 상기 회로 기판 일주면 상의 배선 회로면을 회로 기판과 동일 평탄면화시켜 형성·배치하고, 치밀한 밀봉 수지층을 반도체 칩-회로 기판면에 형성·구비하기 쉽게 하며, 반도체 패키지의 콤팩트화, 박형화를 도모하면서 신뢰성 등의 향상을 도모하는 것을 골자로 하고 있다.
본 발명에 있어서, 반도체 칩을 탑재·실장하는 회로 기판은 수지계 회로 기 판 또는 세라믹계 회로 기판을 들 수 있다. 그리고, 이들 회로 기판은 예를 들면 제1도의 (a)에 회로 기판(6)의 일주면의 형태를 평면적으로 도시한 바와 같이 탑재·실장하는 반도체 칩의 입출력 단자에 대응하는 접속부(6a)가 설치되어 있다. 또, 상기 접속부(6a)에 한 단부가 전기적으로 접속되는 배선 회로(6b)가 설치되어 있고, 이 배선 회로(6b)의 다른 단은 스루 홀 접속부(7)을 통해 회로 기판(6)의 이면측(다른 주면측)에, 예를 들면 일정 피치의 격자형으로 도출·설치된 평면형의 외부 접속용 단자(8)에 접속되어 있다. 제1도의 (b)는 회로 기판(6)의 이면측의 형태를 평면적으로 도시한 것으로 외부 접속용 단자(8)만이 일정 피치의 격자형으로 도출·배치되어 있다, 여기서, 회로 기판(6)의 이면측에 도출·노출시킨 평면형의 외부 접속용 단자(8)의 배열은 특별히 한정되어 있는 것은 아니지만, 상기와 같이 일정 피치의 격자형으로 한 경우, 이런 종류의 반도체 패키지를 표준화할 수 있게 된다. 또한, 상기 외부 접속용 단자의 일부 예를 들면 외부 접속용 단자의 배치가 편향된 경우 등, 코너부에 더미 접속용 단자를 설치해 둠으로써 반도체 패키지의 평면적인 장착 등이 용이해진다. 또한, 회로 기판(6)의 이면측에는 평면형의 외부 접속용 단자(8)만이 도출·노출되어, 이른바 배선 회로 패턴이 존재하지 않기 때문에, 평면형의 외부 접속용 단자(8) 사이의 절연성 등도 확보하기 쉽고, 평면형의 외부 접속용 단자(8)의 배열도 선택하기 쉽다.
본 발명에 있어서, 반도체 칩을 탑재·실장하는 회로 기판면의 접속부를 포함하는 배선 회로를 회로 기판면과 동일 평면(평탄면)을 이루는 매립형으로 설치하는 경우, 그 평탄성(평면성)은 엄밀한 것이 아니라, 일반적으로 배선 회로의 두께가 35 μm정도의 경우, ±10 μm의 범위에서 허용된다. 그리고, 이와 같은 회로 기판은 사용하는 절연 소재가 세라믹계일 때에는 그린 시트법으로, 수지계일 때에는 프리플래그를 이용하는 방법 등으로 작성할 수 있다.
또, 상기 회로 기판의 구성에서 요컨대 회로 기판의 일주면에 형성된 피접속부를 포함하는 배선 회로 및/또는 회로 기판에 내층 배치된 배선 회로와는 별개로, 그들 배선 회로를 둘러싸는 헝태로 전기적으로 절연 이격시켜 외주단 가장자리부의 비회로 형성 영역에 예를 들면 폭 0.5mm 이상의 더미 배선 패턴을 설치해 두면 좋다. 즉, 더미 배선 패턴을 설치해 두면, 회로 기판의 휘어짐 발생 등을 억제, 방지할 수 있음과 동시에, 노이즈 대책 등도 도모할 수 있기 때문이다. 또한, 상기 더미 배선 패턴의 설치 위치는 외주 단면으로부터 2mm정도를 초과하지 않는 영역, 즉 가급적으로 외주단 가장자리면에 인접시키는 것이 바람직하다.
본 발명에 관한 제1 반도체 패키지는 반도체 칩이 탑재·실장된 회로 기판면은 접속부를 포함하는 배선 회로를 구비하고 있다. 즉, 반도체 칩의 입출력 단자의 접속부로서 기능할 뿐만 아니라, 이면측에 스루 홀 접속 또는 블라인드 비어 홀 접속으로, 도출·노출시킨 평면형의 외부 접속용 단자의 인출용 배선도 반도체 칩의 탑재·실장에 지장이 미치지 않는 영역에 형성·배치되어 있다. 즉, 평면형의 외부 접속용 단자와의 접속은 각각 바로 위에 설치된 스루 홀을 통해 행해지고, 이면측의 배선은 제거되어 있으므로, 평면형의 외부 접속용 단자의 배열·설치가 간략화됨과 동시에, 내층 배선 등의 생략도 도모할 수 있다.
또, 상기 일주면의 배선 회로는 요컨대 매립되어 평탄성을 유지하고 있으므로 이 영역을 충전·밀봉하는 밀봉용 수지층의 치밀성도 확실히 확보되어 있다. 즉, 반도체 칩-회로 기판면 사이가 평탄하고 수지도 용이하게 유입되므로, 공극(void)이 없는 치밀한 밀봉층을 형성·유지하기 때문에 신뢰성이 높은 접합을 형성한다. 또한, 본 발명에 관한 제2 반도체 패키지는 상기 제1 반도체 패키지의 구성에 있어서, 기판의 다른 주면측에 일정 피치의 격자형으로 평면형의 외부 접속용 단자를 도출·노출시킨 경우에는 반도체 소켓이나 실장용 회로판의 피접속분을 표준화할 수 있으므로 생산성의 향상이나 비용 절감도 도모할 수 있으며, 더미 접속용 단자를 설치한 경우에는 회로 기판면에 반도체 패키지를 장착·접속할 때 반도체 칩의 접속면을 회로 기판면에 대하여 평행한 위치로 유지할 수 있고, 용이하게 장착할 수 있을 뿐만 아니라 전기적인 접속도 확실하게 이루어진다.
이하 제2도 및 제3도를 참조해서 본 발명의 실시예를 설명하기로 한다.
[제1 실시예]
제2도는 본 발명에 관한 반도체 패키지의 주요부 구성예를 도시한 단면도로서, 참조 번호(6)은 일주면에 접속부(6a)를 포함한 배선 회로(6b)를 구비한 길이 15mm, 폭 15mm, 두께 0.2∼0.3mm의 회로 기판, 참조 번호(9)는 상기 회로 기판(6)의 일주면에 탑재·실장된 길이 13mm, 폭 13mm, 두께 0.3mm의 반도체 칩(IC 칩등)이다. 여기서, 상, 회로 기판(6)의 일주면에 형성되어 있는 배선 회로(6b)는 회로 기판(6)의 일주면에 동일 평면을 이루도록 매립형으로 배치되어 있고, 또한 탑재·실장되는 반도체 칩(9)의 전극 단자 상에 배치된 접속용 범프(9a)를 접속하는 영역에는 은 페이스트로 이루어진 접속 패드(6c)가 설치되어 있다. 또한, 상기 회로기판(6)에서는 그 일주면 상의 배선 회로(6b)에 전기적으로 접속되는 스루 홀(7)을 통해 그 스루 홀(7)의 바로 아래의 이면측(다른 주면)에 평면형 외부 접속용 단자(8)이 도출·노출되어 었다. 여기서, 외부 접속용 단자(8)은 상기 제1도의 (b)에 도시한 바와 같이 일정 피치의 격자형으로 배열되어 있다.
또한, 상기 회로 기판(6)으로서는 예를 들면 알루미나계 회로 기판, 질화 알루미늄계 회로 기판, 유리 에폭시 수지계 회로 기판, BT 수지계 회로 기판 등이 일반적으로 사용된다. 또, 상기 회로 기판(6)에서는 휘어짐 발생 방지나 노이즈 대책으로서 호로 기판(6) 주면의 외주단 가장자리부에(바람직하게는 외주단면으로부터 거의 2mm이내의 외주단 가장자리부에) 헤더형 패턴 등의 더미 배선 패턴(도시하지 않음)을 설치해도 좋다.
또한, 참조 번호(10)은 상기 회로 기판(6)의 일주면에 탑재·실장된 반도체 칩(9)와 회로 기판(6)면이 이루는 간극을 충전·밀봉하는 수지층이다.
다음으로, 상기 구성의 반도체 패키지의 제조예를 설명하기로 한다.
우선, 한쪽면에(일주면에) 플립 칩 실장용 접속부(6a)를 포함하는 회로 배선(6b) 및 요컨대 헤더형의 더미 배선 패턴을 갖고, 또한 접속부(6a)를 포함하는 회로배선(6b)와 접속되는 스루 홀(7)의 바로 아래에 이면(다른 주면)에 평면형 외부 접속용 단자(8)을, 예를 들면 격자형 배열로 도출된 구성의 알루미나계 회로 기판(6)을 준비한다. 여기서, 알루미나계 회로 기판(6)은 이른바 그린 시트 수법으로 작성된 것으로, 접속부(6a)롤 포함하는 회로 배선(6b) 및 평면형 외부 접속용 단자(8)은 각각 알루미나계 회로 기판(6)면과 거의 동일 평탄면을 이루도록 매립된 형태를 갖고 있다. 또한, 외부 접속용 단자(8)은 직경 0.5mm, 전극 단자(8) 사이의 피치가 1mm, 스루 홀(7)의 직경 50∼150μm, 스루 홀(7)을 둘러싸는 배선 랜드(6d)의 직경 100∼250μm, 배선 회로(6b)의 폭 50∼100μm, 배선 회로(6b)의 피치 100∼200μm이다. 또, 상기 알루미나계 회로 기판(6)은 길이 15mm, 폭 15mm, 두께 0.2∼0.3mm이고, 길이 13mm, 폭 13mm, 두께 0.3mm의 반도체 칩(7)을 페이스 다운형으로 탑재·실장하는 것이다.
이어서, 상기 알루미나계 회로 기판(6)을 예를 들면 진공 흡착 기구 부착 스크린 인쇄기의 스테이지 상에 고정시키고, 상기 반도체 칩(9)의 전극(접속용) 패드(9a)에 대응하는 알루미나계 기판(6) 위의 접속부(6a)에 접속 패드(6c)를 형성한다. 즉, 반도체 칩(9)의 전극 패드(예를 들면, 100 x 100μm ; 9a)에 대응하는 개구(예를들면, 150 x 150μm)를 갖는 메탈 마스크를 이용해서 알루미나계 회로 기판(6)의 일주면에 은 페이스트(예를 들면 은의 입자 직경 1μm, 점도 1000ps)를 스크린 인쇄하고, 피접속부면 위에 직경 150μm, 높이 약 80μm의 접속 패드(6c)를 형성한다. 한편, 전극 단자면 위에 전기 도금에 의해 접속용 금 범프(9a), 또는 볼 본딩법으로 금 볼 범프(예를 들면, 높이 30μm, 100 x 100μm ; 9a)를 형성한 반도체 칩(9)를 준비한다.
그 후, 상기 알루미나계 기판(6)의 일주면에서 상기 반도체 칩(9)를 서로 대
응하는 접속 패드(6c) 및 접속용 금 범프(9a)를 위치를 맞추어 배치하고, 피접속부끼리 가압함으로써 접속 패드(6c)에 접속 범프(9a)의 적어도 선단부를 매립하는 형태로 압입해서 고정 접속하여 반도체 패키지를 조립한다. 이 상태에서 상기 접속 패드(6c)를 이루는 은 페이스트를 열경화시킴으로써, 이른바 플립칩 본딩을 한다.
이어서, 밀봉 수지에 의한 처리를 행한다. 즉, 상기 알루미나계 회로 기판(6)의 주변부의 노출 영역면의 한단측에 밀봉용 수지(예를 들면 점도가 낮은 에폭시 수지)를 적하(滴下)하고 나서 60∼80℃ 정도로 가온하고, 반도체 칩(9)의 하면과 알루미나계 회로 기판(6)의 상면과의 간극부에, 그 간극부의 한 단측으로부터 모세관 현상을 이용하여 밀봉용 수지를 유입시켜 충전한다. 상기 수지 처리에서는 상기 간극부에 대한 충분한 수지(9)의 충전과 함께 반도체 칩(9)의 측면부에 일부가 흘러 들어가는 형대로 하는 것이 바람직하다. 이와 같이 해서, 소요의 수지 처리를 행한후에, 상기 충전시킨 수지를 열 등으로 경화(고화)시킴으로써, 상기 제2도에 단면적으로 도시한 바와 같은 구성을 채용한 반도체 패키지를 얻을 수 있다.
여기서, 반도체 패키지의 반도체 칩(9)는 상기 충전된 수지층(10)에 의해 알루미나계 회로 기판(6)면에 대한 고정화 등이 더욱 양호하게 이루어질 뿐만 아니라 반도체 칩(9)의 알루미나계 회로 기판(6)면에 대한 절연 보호 등도 도모할 수 있다. 한편, 반도체 칩(9)는 그 상면이 노출되어 있지만, 반도체 칩(9)의 노출면은 소재인 실리콘이 치밀하고 견고하기 때문에, 표면 보호되고, 이러한 점에 따른 신뢰성등은 문제가 되기 않는다는 것도 확인되었다.
또, 상기 반도체 칩(9) 주변부는 확실하고 치밀하게 수지로 밀봉되어 있기 때문에, 알루미나계 기판(6)에 대하여 강고한 접합도 확보되어 신뢰성이 높은 반도체 패키기로서 기능하였다. 또한, 상기 반도체 패키지는 회로 기판(6)의 일주면의 외주단 가장자리부에 헤더형 패턴을 형성·배치한 경우에는 그 보강적인 작용에 따라 겨우 0.2mm 정도의 박판형이면서 깨기거나 휘어짐이 발생하는 것 등이 효과적으로 억제되고 있으며, 수율을 양호하게 얻을 수 있음과 동시에, 취급 작업 등도 간편했다. 게다가, 상기 반도체 패키지를 메모리 카드의 기능부로서 사용한 바, 노이즈 대책도 양호한 것으로 확인되었다.
또한, 상기에서는 회로 기판(6)으로서 외형이 방형의 알루미나계 기판을 이용한 구성예를 설명했으나, 장방형이라도 좋다.
[제2 실시예]
제3도에 주요부의 구성을 단면적으로 도시한 회로 기판(6′)를 준비했다. 즉, 일주면에 플립 칩 실장용 접속 패드(6c)를 설치한 회로 배선(6b)를 갖고, 또한 상기 회로 배선(6b)와의 사이를 블라인드 비어 홀(7')를 통해 이면(다른 주면)에 평면형의 외부 접속용 단자(8)이 격자형 배열로 도출·배치된 알루미나계 회로 기판(또는 질화 알루미계 회로 기판; 6′)를 준비했다. 또한, 이 회로 기판(6′)에서도 접속부(6a)를 포함하는 회로 배선(6b) 및 평면형 외부 접속용 단자(8)은 각각 회로 기판(6′)면과 거의 동일한 평탄면을 이루도록 매립된 형태를 갖고 있다. 한편, 전극 패드면에 전기 도금법(또는 볼 본딩법)으로 전극 단자면에 접속용 금 범프(높이 30μm, 크기 100 x 100μm ; 9a)를 설치한 반도체 칩(플립 칩 ; 9)를 준비했다.
이어서, 상기 알루미나계 회로 기판(6') 및 플립 칩(9)를 플립 칩 본더의 스테이지면 상에서 위치를 정하여 배치했다. 즉, 알루미나계 회로 기판(6′)를 진공 흡착시키고나서 알루미나 회로 기판(6′)의 금속제 접속 패드(6c)에 플립 칩(9)의 전극 단자면에 형성되어 금 범프(9a)를 위치를 맞추어 배치한 후에, 접속 패드(6c) 및 금 범프(9a)의 양 점속부를 밀착시키기 위해, 플립 칩(9)의 위 및/또는 알루미나계 회로기판(6')부터 350∼450℃ 정도로 가열하고 하중을 가해 상기 접속 패드(6c) 및 금 범프(9a)를 상호 확산에 의해 접합·일체화시켰다. 그 후, 알루미나계 회로 기판(6')와 플립 칩(9) 사이에 상기 제1 실시예의 경우와 같은 조건에서 밀봉 수지(10)을 충전 처리했다. 상기 수지의 충전 처리에서는 온도를 적당히 올리면 모세관 현상이 촉진되어 보다 용이하게 수지의 충전 처리를 행할 수 있다. 이렇게 해서 소요의 수지 충전 처리를 행한 후에, 가열 처리를 행하여 상기 충전 수지를 경화시킴으로써 알루미나계 회로 기판(6′)면에 플립 칩(9)가 고정·보유된 반도체 패키지를 제조했다.
또한, 상기 구성에서 회로 기판(6′)의 이면측에 도출, 배치된 평판형의 외부접속 단자(8)은 랜덤하게 해도 좋지만, 일정 피치의 격자형 배열이 표준화 등의 면에서 바람직하고, 또한 외곽측의 여유를 비교적 크게 한 구성 등의 경우, 소요의 평판형 외부 접속 단자(8) 외에 각 코너부에 더미의 외부 접속용 단자를 배치한 구성으로 해도 된다.
또한, 본원 청구 범위의 각 구성 요건에 병기한 도면 참조 부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정하는 의도로 병기한 것은 아니다.
상기 설명에서 알 수 있는 바와 같이, 본 발명에 관한 반도체 패키지는 회로기판면을 탑재·실장하는 반도체 칩의 접속면으로서 이용될 뿐만 아니라, 이면측으로 도출·노출시킨 외부 접속용 단자에 대한 접속용 배선 회로면으로서 이용하는 구성을 채용하고 있다. 즉, 회로 기판면을 보다 효율적으로 이용하는 구성을 채용함으로써 반도체 패키지의 박형화, 콤팩트화도 용이하게 되는 한편, 상기 접속부를 포함하는 배선 회로의 회로 기판으로의 매립, 평탄성을 보유하게 하는 경우, 이 영역을 충전·밀봉하는 밀봉용 수지층의 치밀성도 확실하게 확보되고 있다. 특히, 회로 기판의 이면에는 외부 접속용 단자만이 도출·노출되어 있으므로, 베이스 기판에 실장하는 경우에도 용이하게 소요의 절연성 등을 확보할 수 있다. 즉, 회로 기판의 이면에는 배선 패턴이 전혀 존재하지 않고, 외부 접속용 단자만이 도출·노출되어 있으므로, 베이스 기판면의 예를 들면 배선 패턴과의 사이의 전기적인 절연성도 확실하게 확보할 수 있게 되어 신뢰성이 높은 실장 회로의 형성이 가능하다.
상기와 같이 본 발명에 관한 반도체 패키지는 고신뢰성 등이 용이하게 확보됨과 동시에, 박형성·콤팩트화의 확보도 가능해지므로, 착탈 가능성 등의 특징과 함께, 예를 들면 메모리 카드용 등에 적합할 수 있다.

Claims (4)

  1. 반도체 패키지에 있어서,
    서로 대향하는 제1 및 제2 주면을 갖는 단일 층 기판과,
    상기 제1 주면 상의 다수의 접속 패드 및 대응하는 다수의 회로 와이어-상기 회로 와이어 각각은 상기 접속 패드에서 접속 단부로 연장하고, 상기 회로 와이어는 상기 제1 주면의 영역에 배치됨-와,
    상기 제1 주면 상에 장착되고 상기 접속 패드와 정렬되게 접속되는 입력/출력 단자를 구비하고, 상기 제1 주면의 상기 영역의 상기 회로 와이어 상에 배치되어지는 반도체 칩과,
    상기 기판의 상기 제2 주면 상에 노출되고 직사각형의 격자 형상으로 일정한 피치로 배열되는 다수의 평면형 외부 접속 단자와,
    상기 외부 접속 단자 각각으로부터 수직방향으로 연장되고 상기 회로 와이어 각각의 접속 단부에 전기적으로 접속되는 충전(充塡)된 비어 홀 접속부를 포함하고,
    상기 입력,출력 단자 각각은 상기 회로 와이어 중 어느 하나에 의해 상기 외부 접속 단자 중 어느 하나에 접속되어지는
    것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서, 상기 회로 와이어는 상기 기판의 상기 주면과 거의 동일한 높이를 가지고, 상기 단일 층 기판과 상기 반도체 칩 간에 충전된 수지층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서, 상기 회로 와이어는 배선 회로 영역에 배치되고 상기 배선 회로 영역을 둘러싸는 상기 기판의 가장자리를 보강시키도록 설치된 더미(dummy) 패턴을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서, 상기 외부 접속 단자 이외에 더미 접속 단자를 더 포함하는 것을 특징으로 하는 반도체 패키지.
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