KR100204255B1 - 도전성 칩형 세라믹소자 및 그 제조방법 - Google Patents
도전성 칩형 세라믹소자 및 그 제조방법 Download PDFInfo
- Publication number
- KR100204255B1 KR100204255B1 KR1019930010430A KR930010430A KR100204255B1 KR 100204255 B1 KR100204255 B1 KR 100204255B1 KR 1019930010430 A KR1019930010430 A KR 1019930010430A KR 930010430 A KR930010430 A KR 930010430A KR 100204255 B1 KR100204255 B1 KR 100204255B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- electrode layer
- ceramic
- inorganic
- ceramic body
- Prior art date
Links
- 239000000919 ceramic Substances 0.000 title claims abstract description 203
- 238000000034 method Methods 0.000 title claims abstract description 46
- 238000007747 plating Methods 0.000 claims abstract description 83
- 238000010304 firing Methods 0.000 claims abstract description 48
- 239000011230 binding agent Substances 0.000 claims abstract description 41
- 239000000843 powder Substances 0.000 claims abstract description 24
- 238000002844 melting Methods 0.000 claims abstract description 23
- 230000008018 melting Effects 0.000 claims abstract description 23
- 229910052751 metal Inorganic materials 0.000 claims abstract description 20
- 239000002184 metal Substances 0.000 claims abstract description 20
- 230000008569 process Effects 0.000 claims abstract description 20
- 239000011521 glass Substances 0.000 claims description 28
- 238000004519 manufacturing process Methods 0.000 claims description 27
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 24
- 238000000576 coating method Methods 0.000 claims description 19
- 239000011248 coating agent Substances 0.000 claims description 18
- 229910010272 inorganic material Inorganic materials 0.000 claims description 14
- 239000011147 inorganic material Substances 0.000 claims description 14
- 239000002002 slurry Substances 0.000 claims description 14
- 229910010413 TiO 2 Inorganic materials 0.000 claims description 12
- 238000001035 drying Methods 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 7
- 229910044991 metal oxide Inorganic materials 0.000 claims description 7
- 150000004706 metal oxides Chemical class 0.000 claims description 7
- 238000005240 physical vapour deposition Methods 0.000 claims description 7
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 5
- 239000010419 fine particle Substances 0.000 claims description 5
- 238000002156 mixing Methods 0.000 claims description 5
- 238000004080 punching Methods 0.000 claims description 5
- 150000002739 metals Chemical class 0.000 claims description 4
- 230000004044 response Effects 0.000 claims description 2
- 229910052500 inorganic mineral Inorganic materials 0.000 claims 3
- 239000011707 mineral Substances 0.000 claims 3
- 229910000679 solder Inorganic materials 0.000 abstract description 21
- 230000008859 change Effects 0.000 abstract description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 20
- 239000010408 film Substances 0.000 description 14
- 229910052709 silver Inorganic materials 0.000 description 14
- 230000000052 comparative effect Effects 0.000 description 13
- 238000004544 sputter deposition Methods 0.000 description 13
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 11
- 239000004332 silver Substances 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 10
- 239000002612 dispersion medium Substances 0.000 description 9
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 8
- 238000007598 dipping method Methods 0.000 description 8
- 239000010944 silver (metal) Substances 0.000 description 7
- SWELZOZIOHGSPA-UHFFFAOYSA-N palladium silver Chemical compound [Pd].[Ag] SWELZOZIOHGSPA-UHFFFAOYSA-N 0.000 description 6
- 229910010293 ceramic material Inorganic materials 0.000 description 5
- 239000002131 composite material Substances 0.000 description 5
- 238000001125 extrusion Methods 0.000 description 5
- 239000000203 mixture Substances 0.000 description 5
- 230000003287 optical effect Effects 0.000 description 5
- 229910052763 palladium Inorganic materials 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- 229910001252 Pd alloy Inorganic materials 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 239000006185 dispersion Substances 0.000 description 3
- 238000007606 doctor blade method Methods 0.000 description 3
- 238000011068 loading method Methods 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 239000011148 porous material Substances 0.000 description 3
- 239000010935 stainless steel Substances 0.000 description 3
- 229910001220 stainless steel Inorganic materials 0.000 description 3
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 description 2
- LRHPLDYGYMQRHN-UHFFFAOYSA-N N-Butanol Chemical compound CCCCO LRHPLDYGYMQRHN-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- 230000008034 disappearance Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910052748 manganese Inorganic materials 0.000 description 2
- 239000011572 manganese Substances 0.000 description 2
- 229910052758 niobium Inorganic materials 0.000 description 2
- 230000035699 permeability Effects 0.000 description 2
- 229920003023 plastic Polymers 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000004663 powder metallurgy Methods 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 230000009993 protective function Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 239000011701 zinc Substances 0.000 description 2
- GABQNAFEZZDSCM-RMKNXTFCSA-N Cinnamyl anthranilate Chemical compound NC1=CC=CC=C1C(=O)OC\C=C\C1=CC=CC=C1 GABQNAFEZZDSCM-RMKNXTFCSA-N 0.000 description 1
- 229910018605 Ni—Zn Inorganic materials 0.000 description 1
- 239000004110 Zinc silicate Substances 0.000 description 1
- GEIAQOFPUVMAGM-UHFFFAOYSA-N ZrO Inorganic materials [Zr]=O GEIAQOFPUVMAGM-UHFFFAOYSA-N 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000005388 borosilicate glass Substances 0.000 description 1
- 238000005219 brazing Methods 0.000 description 1
- 229910021446 cobalt carbonate Inorganic materials 0.000 description 1
- ZOTKGJBKKKVBJZ-UHFFFAOYSA-L cobalt(2+);carbonate Chemical compound [Co+2].[O-]C([O-])=O ZOTKGJBKKKVBJZ-UHFFFAOYSA-L 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000013013 elastic material Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000007733 ion plating Methods 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 description 1
- 239000011656 manganese carbonate Substances 0.000 description 1
- 229940093474 manganese carbonate Drugs 0.000 description 1
- 235000006748 manganese carbonate Nutrition 0.000 description 1
- 229910000016 manganese(II) carbonate Inorganic materials 0.000 description 1
- XMWCXZJXESXBBY-UHFFFAOYSA-L manganese(ii) carbonate Chemical compound [Mn+2].[O-]C([O-])=O XMWCXZJXESXBBY-UHFFFAOYSA-L 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910000008 nickel(II) carbonate Inorganic materials 0.000 description 1
- ZULUUIKRFGGGTL-UHFFFAOYSA-L nickel(ii) carbonate Chemical compound [Ni+2].[O-]C([O-])=O ZULUUIKRFGGGTL-UHFFFAOYSA-L 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 239000010970 precious metal Substances 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- RMAQACBXLXPBSY-UHFFFAOYSA-N silicic acid Chemical compound O[Si](O)(O)O RMAQACBXLXPBSY-UHFFFAOYSA-N 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- 239000013077 target material Substances 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 239000004408 titanium dioxide Substances 0.000 description 1
- BIKXLKXABVUSMH-UHFFFAOYSA-N trizinc;diborate Chemical compound [Zn+2].[Zn+2].[Zn+2].[O-]B([O-])[O-].[O-]B([O-])[O-] BIKXLKXABVUSMH-UHFFFAOYSA-N 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 229920002554 vinyl polymer Polymers 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
- 235000019352 zinc silicate Nutrition 0.000 description 1
- XSMMCTCMFDWXIX-UHFFFAOYSA-N zinc silicate Chemical compound [Zn+2].[O-][Si]([O-])=O XSMMCTCMFDWXIX-UHFFFAOYSA-N 0.000 description 1
- 229910000859 α-Fe Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01C—RESISTORS
- H01C17/00—Apparatus or processes specially adapted for manufacturing resistors
- H01C17/28—Apparatus or processes specially adapted for manufacturing resistors adapted for applying terminals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
- H01G4/06—Solid dielectrics
- H01G4/08—Inorganic dielectrics
- H01G4/12—Ceramic dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01C—RESISTORS
- H01C1/00—Details
- H01C1/02—Housing; Enclosing; Embedding; Filling the housing or enclosure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01C—RESISTORS
- H01C1/00—Details
- H01C1/14—Terminals or tapping points or electrodes specially adapted for resistors; Arrangements of terminals or tapping points or electrodes on resistors
- H01C1/142—Terminals or tapping points or electrodes specially adapted for resistors; Arrangements of terminals or tapping points or electrodes on resistors the terminals or tapping points being coated on the resistive element
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Power Engineering (AREA)
- Ceramic Engineering (AREA)
- Inorganic Chemistry (AREA)
- Thermistors And Varistors (AREA)
- Ceramic Capacitors (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Details Of Resistors (AREA)
- Non-Adjustable Resistors (AREA)
Abstract
세라믹 그린시이트로부터 펀칭한 칩체를 소성하여 도전성 세라믹 소체로 한 후에 필요에 따라서는 내포전극(111)을 양 끝부분에 설치하고, 세라믹소체(10,40)의 전면에 두께 0.1 내지 10㎛의 절연성 무기물층(14,44)을 피복한다. 그 세라믹소체(10,40)의 양 끝에 금속분말과 무기결합재(32)를 포함하는 도전성 페이스트(30)를 도포하고, 무기물층(14,44)의 융점 또는 연화점보다 낮은 온도로 소성한다. 도포한 페이스트의 무기결합재(32)에 무기물층(14,44)이 반응하여 소성처리 전극층(16,46)이 형성된다. 그 후에 소성처리 전극층(16,46)의 표면에 도금층(18,19,48,49)을 형성하여 소성처리 전극층(16,46)과 도금층(18,19,48,49)으로 이루어지는 단자 전극(12,42)이 형성된다. 그때 전극층의 접촉부분 이외의 세라믹소체(10,40)의 표면이 무기물층(14,44)으로 피복된다.
이러한 것들에 의하여 땜납의 내열성과 땜납의 부착성에 우수하고, 전극의 도금 처리에 의한 저항값의 변화가 없어서 신뢰성이 높은 도전성 칩형 세라믹소자를 용이하여 또 값이 싸게 제조한다.
Description
제1도는 제1의 칩형 세라믹소자의 요부파단사시도.
제2도는 그 중앙단면도.
제3도는 본 발명의 제1의 도전선 칩형상 세라믹소체로부터 칩(chip)형 세라믹(seramic) 소자를 제작할 때까지의 공정에 있어서의 소체의 사시도.
제4도는 그 세라믹 소체 표면에 절연성 무기물층을 피복하기 위한 스퍼터링(sputtering)장치의 개략사시도.
제5도는 그 세라믹소체에 전도성 페이스트(paste)를 도포한 상태의 요부확대단면도.
제6도는 그 도전성 페이스트를 소성처리한 상태의 요부확대단면도.
제7도는 본 발명 실시예의 적층 칩형 배리스터(varistor)의 단면도.
제8도는 본 발명의 제2의 칩형 세라믹 소자의 요부파단사시도.
제9도는 그 중앙단면도.
제10도는 본 발명의 제2의 도전성 칩형상 세라믹소체로부터 칩형 세라믹 소자를 제작할 때까지의 공정에 있어서의 소체의 사시도.
제11도는 그 세라믹 소체 단면에 내포전극층용의 은(銀) 페이스트를 도포하는 상황을 표시하는 세라믹 소체의 유지플레이트(plate)의 단면도.
제12도는 그 세라믹 소체에 외포전극층용의 도전성 페이스트를 도포한 상태의 요부확대단면도.
제13도는 그 도전성 페이스트를 소성처리하여서 외포전극층을 형성한 상태의 요부확대단면도.
제14도는 본 발명의 제2의 다른 칩형상 세라믹 소자의 요부파단사시도.
제15도는 그 중앙단면도.
제16도는 본 발명의 제2의 다른 도전성 칩형상 세라믹 소자로부터 칩형 세라믹 소자를 제작할 때까지의 공정에 있어서의 소체의 사시도.
제17도는 그 세라믹 소체에 외포전극층용의 도전성 페이스트를 도포한 상태의 요부확대단면도.
제18도는 그 도전성 페이스트를 소성처리하여서 외포전극층을 형성한 상태의 요부확대단면도.
제19도는 종래 기술의 단면도.
제20도는 다른 종래 기술의 단면도.
* 도면의 주요부분에 대한 부호의 설명
2 : 칩체 3 : 도금층
4 : 유리층 10, 40 : 세라믹 소체
12, 42 : 단자전극 14, 44 : 절연성 무기물층
16, 46 : 소성처리 전극층 18, 48 : Ni 도금층
19, 49 : Sn 도금층 22 : 바구니
24 : 타아겟(target) 30 : 도전성 페이스트
32 : 무기결합재 34 : 유지플레이트
34a : 유지구멍 35 : 로우딩 플레이트(loading plate)
35a : 도입구멍 36 : 압출도구
36a : 압출용판 37 : 스크린(screen)
38 : 스퀴이지(squeegee) 39 : 은 페이스트
111 : 내포전극층 116 : 외포전극층
본 발명은 프린트회로기판등에 표면실장되는 칩형의 NTC 더어미스터(Thermistor), PTC 더어미스터, 배리스터(varistor), 인덕터(inductor)등의 도전성이 있는 세라믹 소자에 관한다. 더욱 상세하게는 도전성 칩형 세라믹 소자의 제조방법에 관한다.
종래, 칩형 더어미스터와 같은 도전성 칩형 세라믹 소자는 도전성 세라믹 소체의 양 끝부분에 은-팔라듐(palladium)을 주성분으로 하는 전극이 소성처리되어 있다. 전극 성분에 은 외에 팔라듐을 함유하는 이유는 기판에 칩형 더어미스터를 납땜질 할 때에 은이 땜납속으로 녹아나와 소실되는 것을 방지하고 전극의 땜납 내열성을 얻기 위함이다.
그러나, 팔라듐의 함유량을 증가시키면 전극의 땜납 부착성이 저하되어 기판에 부착되는 더어미스터의 고착력이 약화되므로 팔라듐의 함유량에는 일정한 한계가 있었다. 그러므로 전극의 납땜질의 고온으로 장시간 실시될 경우에는, 종래의 칩형 더어미스터는 더욱 땜납의 내열성이 불충분하였다.
또, 더어미스터소체의 전극은 은-팔라듐합금을 함유하는 페이스트(paste) 속에 상기한 더어미스터소체의 양 끝부분을 디핑(dipping)법에 의하여 도포한 후에 건조시켜 소성처리하므로써 형성된다.
그러나, 더어미스터소체를 침지할 때에 그 페이스트속에 침지하는 깊이가 일정해지도록 엄격한 제어를 행하여도 더어미스터소체의 끝부분 표면에 형성되는 전극면적의 분산매(分散媒)는 피할 수 없으므로, 그 결과 제작된 칩형 더어미스터의 저항값에는 분산매가 발생된다.
전술한 땜납의 내열성과 땜납의 부착성을 향상시키기 위하여 칩형 콘덴서와 마찬가지로 소성처리 전극의 표면에 도금층을 설치하는 것을 생각할 수 있지만, 더어미스터용의 세라믹소체는 콘덴서용의 세라믹소체와 달리 도전성을 보유하고 있으므로, 이 세라믹소체를 노출한 채로 도금처리했을 경우, 소체 표면에 도금이 부착하여 더어미스터의 저항값이 소정의 값과 다를 뿐 아니라 세라믹소체가 도금액에 의해 침식되어 더어미스터의 신뢰성이 저하된다는 등의 결점이 발생된다.
이 점을 해결하기 위하여 본 출원인은 소성처리 전극층(16)이 접촉되는 부분외의 세라믹소체(10)의 표면을 유리층(4)으로 피복하고, 소성처리 전극층(16)의 표면에 도금층(3)을 형성한 칩형 더어미스터를 특허출원하였다(일본국 특개평 3-250603 ; 제19도).
이 칩형 더어미스터는 다음 방법에 의해 제조된다. 먼저 세라믹소결시이트(sheet)의 양면에 유리 페이스트를 인쇄하여 소성하므로써 절연성의 유리층을 형성한다. 이어서 양면이 유리층으로 피복된 소결시이트를 납작한 직육면체 형상으로 잘라낸 후, 절단면에 상기한 바와 같이 유리 페이스트를 인쇄 소성하여 유리층을 형성한다. 그 다음에 상기한 절단면과 수직방향으로 이 납작한 직윤면체 형상물을 잘게 절단하여 칩을 만든다. 이 칩의 절단면을 포위하듯이 칩의 양 끝부분에 도전성 페이스트를 도포하고 소성하여 소성처리 전극층을 형성한다. 다시 이 소성처리 전극층의 표면에 도금층을 형성하여 소성처리 전극층과 도면층으로 이루어진 단자 전극을 보유하는 칩형 더어미스터를 얻는다.
또, 종래의 다른 해결방법으로서, 도전성 칩형상 세라믹소체에 도금층이 부착된 단자전극을 형성할 경우에는 세라믹소체에 도전성이 낮은 세라믹재료를 한정 사용하고 있었다.
또, 상기한 칩형 더어미스터의 저항값의 분산매(dispersion)를 작게하기 위하여 본 출원인은 더어미스터소체(10)의 단면에 내포전극(111)을 형성하고, 그 내포전극(111)을 피복하듯이 외포전극(116)을 형성한 칩형 더어미스터를 특허출원하였다 (일본국 특개평 3-250601, 제20도).
이 칩형 더어미스터는 다음의 방법에 의해 제조된다. 먼저 더어미스터소체의 단면에 은, 은-팔라듐 등을 주성분으로 하는 페이스트를 도포하고, 건조시킨 후에 소성처리하여 내포전극을 형성한다. 이 내포전극이 형성된 더어미스터소체의 끝 부분에 디핑법에 의하여 동을 함유하는 페이스트를 도포하고, 건조시킨 후에 소성 처리해서 외포전극을 형성하여 목적하는 칩형 더어미스터를 얻는다.
그러나, 일본국 특개평 3-250603호의 제조방법에서는 유리층의 피복을 2회로 분할하여 실시할 필요가 있을 뿐 아니라, 매우 딱딱한 소결 시이트를 납작한 직육면체 형상으로 조각내서 다시 그 납작한 직육면체 형상물을 잘게 칩형으로 절단하지 않으면 안된다. 또 이 직육면체 형상으로부터 칩형상으로 가공물의 형상이 변화되는 데에 따라서 가공물의 취급에 많은 주의를 하지 않으면 않된다. 이러한 점에서 제조공정이 복잡해지고, 필연적으로 제조단가가 높아지는 문제점이 있었다.
또, 세라믹소체에 도전성이 낮은 세라믹재료를 사용했을 경우, 예컨데 칩형 인덕터의 소체에 도전성이 낮은 Ni-Zn 페라이트(ferrite)계의 세라믹재료를 사용했을 경우에는 이 재료는 투자율(透磁率)이 낮은 까닭에 소기의 특성을 얻으려면 세라믹소체의 치수를 크게 할 필요가 있어서 고밀도의 실장이 곤란해지는 문제점이 있었다. 이 문제점을 피하려고 투자율이 높은 Mn-Zn 페라이트계의 세라믹재료를 사용했을 경우, 그 재료는 도전성이 높으므로 도금처리시에 소체표면에 도금이 부착하여 그 특성이 변화하는 결점이 있었다.
또, 일본국 특개평 3-250601호의 칩형 더어미스터는 외포전극으로서 동을 사용 했는데, 니켈도금한 전극과 비교하면 더욱 내열성이 충분하지 못하였다. 또, 이 외포전극은 내포전극 이외의 더어미스터소체 표면에 접촉되는 부분을 높은 저항층으로 할 필요가 있으므로 외포전극의 재료가 한정되고 또 소성조건이 복잡하였다.
본 발명의 목적은 땜납의 내열성 및 땜납의 부착성이 우수하고, 전극의 도금처리에 의한 저항값의 변화가 없고, 신뢰성이 높으며, 도전성이 높은 세라믹 재료를 사용하여 전극의 도금처리를 행하여도 소기의 특성을 얻을 수 있고, 저항값의 분산매가 작으므로 외포전극층의 재료를 폭넓게 선정할 수 있는 도전성 칩형 세라믹 소자를 제공하는 데에 있다. 또, 상기의 우수한 도전성 칩형 세라믹소자를 비교적 쉽고 또한 싼 값으로 제조할 수 있고, 대량생산에 적합한 도전성 칩형 세라믹 소자의 제조방법을 제공하는 데에 있다.
본 발명의 제1의 도전성 칩형 세라믹 소자는 도전성 칩형상 세라믹 소체(10)와, 이 세라믹 소체(10)이 양 끝부분 표면에 설치된 2개의 단자전극(12)과, 그들 2개의 단자전극이 각각 전기적으로 접촉하는 부분을 제외한 세라믹소체(10)의 표면을 피복하는 절연성 무기물층(14)을 구비하고, 단자전극(12)은 세라믹소체(10)의 표면에 형성된 소성처리 전극층(16)과 그 소성처리 전극층(16)의 표면에 형성된 도금층(18,19)을 보유하고, 무기물층(14)이 소성처리 전극층(16)을 형성할 때 소성온도보다 높은 융점 또는 연화점(軟化点)을 보유하는 도전성 칩형 세라믹소자의 개량이다.
본 발명의 제2의 도전성 칩형 세라믹 소자는 도전성 칩형상 세라믹 소체(10)의 양끝면 또는 양 끝부분에 설치된 내포전극층(111)과, 이 내포전극층(111)이 형성된 세라믹소체(10)의 전면을 피복하는 절연성 무기물층(14)을 구비한 것 이외는 제1의 도전성 칩형 세라믹 소자와 동일한 구성이다.
그리고 이들의 특징있는 구성은 소성처리 전극(16), 외포전극층(116)이 금속분말과 무기결합체를 포함하는 전도성 페이스트가 소성처리 형성되고, 무기물층(14)은 두께가 내포전극층(111)이 세라믹소체(10)의 양 끝면에 형성되는 경우는 2∼10㎛, 양 끝부분에 형성되는 경우는 0.1∼㎛이고, 소성처리 전극(16), 외포전극층(116)을 형성할 때의 소성온도보다 높은 융점 또는 연화점을 보유하고, 또 그 페이스트로 덮여 있는 부분인 무기물층의 일부 또는 전부가 소성처리 전극(16), 외포전극층(116)의 형성시에 무기결합재에 반응하여 일체화하는 것이다.
제1도 내지 제3도에 표시하듯이 본 발명의 제1의 도전성 칩형 세라믹소자의 제조방법은 금속산화물 분말과 결합체를 혼합하여 슬러리(slurry)를 조제하는 공정과, 그 슬러리를 성막(成膜) 건조하여 그린시이트(green sheet)를 성형하는 공정과, 그 그린시이트로부터 칩체(2)를 펀칭(punching)하는 공정과, 그 칩체(2)를 소성하여 도전성 칩형상 세라믹소체(10)로 하는 공정과, 그 세라믹소체(10)의 전면에 두께 0.1 내지 2㎛의 절연성 무기물층(14)을 피복하는 공정과, 그 무기물층(14)을 피복한 세라믹소체(10)의 양 끝부분 표면에 금속분말과 무기결합재(32)를 포함하는 도전성 페이스트(30)를 도포하는 공정과, 그 페이스트(30)를 도포한 세라믹소체(10)를 무기물층(14)의 융점 또는 연화점보다 낮은 온도로 소성하여 도포한 페이스트의 무기결합재(32)에 그 페이스트로 덮여 있는 부분의 무기물층(14)을 반응시켜 일체화시키므로서 소성처리 전극층(16)을 형성하는 공정과, 그 소성처리 전극층(16)의 표면에 도금층(18,19)을 형성하여 소성처리 전극층과 도금층으로 이루어지는 단자전극(12)을 형성하는 공정을 포함하는 방법이다.
제8도 내지 제10도와 제14도 내지 제16도에 표시하듯이, 본 발명의 제2의 도전성 칩형 세라믹소자의 제조방법은 제1의 제조방법과 동일하게 도전성 칩형상 세라믹소체(10)를 제작한 후에 그 세라믹 소체(10)의 양 끝면 또는 양 끝 부분에 내포전극층(111)을 형성하는 공정과, 그 내포전극층(111)이 형성된 세라믹소체(10)의 전면에 두께 2∼10㎛(내포전극층(111)이 세라믹소체(10)의 양 끝면에 형성된 경우), 또는 0.1∼10㎛(내포 전극층(111)이 세라믹소체(10)의 양 끝부분에 형성된 경우)의 절연성 무기물층(14)을 피복하는 공정과, 그 무기물층(14)을 피복한 세라믹소체(10)의 양 끝부분표면에 금속분말과 무기결합재(32)를 포함하는 도전성 페이스트(30)를 도포하는 공정과, 그 페이스트(30)를 도포한 세라믹소체(10)를 무기물층(14)의 융점 또는 연화점보다 낮은 온도로 소성하고, 도포한 페이스트의 무기결합재(32)에 그 페이스트로 덮여있는 부분인 무기물층의 일부 또는 전부를 반응용융시키므로써 소멸시키고 외포전극층(116)을 형성하는 공정과, 그 외포전극층(116)의 표면에 도금층(18,19)을 형성하는 공정을 포함하는 방법이다.
이하 본 발명을 상세하게 설명한다.
(1) 제1의 도전성 칩형 세라믹소자의 제조
(a) 칩형상 세라믹소체의 제조
본 발명의 칩형상 세라믹 소체는 다음 방법에 의해 제조된다. 먼저 세라믹소자의 용도에 대응하여 금속산화물 분말을 선택한다. 예를 들어 더어미스터라면 Mn, Fe, Co, Ni, Cu, Al 등의 금속의 산화물 분말을, 또 배리스터라면 Ti, Ce, Ca, Sb, Nb 등의 금속의 산화물 분말을, 그리고 또 인덕터라면 Fe, Co, Ni, Zn, Mn 등의 금속의 산화물 분말을 1종류 또는 2종류 이상 선택하여 혼합한다. 2종류 이상을 혼합할 때에는 소정의 금속원자비가 되도록 각 금속산화물을 저울로 양을 정한다. 이 혼합물을 임시로 소성하여 분쇄한 후, 유기결합재 및 용제를 첨가 혼련하여 슬러리를 조제한다. 다음에 이 슬러리를 독터 블레이드(doctor blade)법 등에 의하여 성막 건조하여 그린시이트를 형성한다. 이 그린시이트로부터 제3도(a)에 표시하는 칩체(2)를 펀칭하고, 그것을 소성하여 제3도(b)에 표시하는 칩형상의 세라믹소체(10)를 얻는다. 이 더어미스터소체(10)를 칩형 적층콘덴서와 같이 배럴(barrel) 연마처리하여 더어미스터소체의 모서리따기(chamfer)를 해두는 것이 좋다.
(b) 세라믹소체에 절연성 무기물층의 피복
얻어진 세라믹소체(10)는 그 전면에 두께 0.1 내지 2㎛의 절연성 무기물층이 피복된다(제3도(c)). 2㎛보다 두꺼우면, 후술하는 전극층을 형성할 때에 용융된 무기물층이 전극층 속에 완전히 흡수되지 않고, 전극층과 세라믹소체의 경계면에 잔류하는 까닭에 전극의 세라믹소체에 대한 도전성을 충분히 얻을 수가 없다. 또 0.1㎛보다 얇으면, 후술하는 도금처리시에 또는 도금처리후의 세라믹소체의 보호 기능이 약화된다.
이 절연성 무기물 층(14)(제1도 및 제2도)을 예시하면 Sio2막 또는 50중량% 이상의 SiO2와 나머지가 Al2O3, MgO, ZrO2및 TiO2의 1종류 또는 2종류 이상의 산화물에 의하여 구성된 박막 혹은 SiO2, B2O3, Na2O, PbO, ZnO 및 Bao의 1종류 또는 2종류 이상의 산화물을 주성분으로 하는 유리에 의하여 구성된 박막을 들 수 있다. 이 무기물층(14)은 후술하는 소성처리 전극층을 형성할 때의 소성온도보다 높은 융점 또는 연화점을 보유할 필요가 있다. 예를 들면 Ag의 페이스트를 소성처리할 경우에는 그 소성처리 온도가 600 내지 850℃이므로 그 온도보다 높은 융점 또는 연화점을 보유하는 것이 선택된다. 그 이유는 페이스트의 소성처리 온도보다 융점 또는 연화점이 크게 낮으면, 페이스트 소성처리시에 무기물층이 전극표면에 부상하거나 혹은 세라믹소체끼리 또는 소체와 소성차구(治具)와의 접착이 발생되어 수율(yield)이 저하되기 쉽기 때문이다.
무기물층(14)은 이 요건 이외는 내도금성이 있고, 후술하는 도전성 페이스트에 포함되는 무기결합재와 반응하여 용융되는 성질을 보유하고 있는 것이라면 특별한 제한은 없으며 결정질 이건 비결정질 이건 상관없다. 그러나 상기한 유리가 결정질이어서 무기물층(14)을 결정화 유리로 하면 세라믹소자의 항절(抗折) 강도가 높아져서 바람직하다.
이 세라믹소체에 무기물층의 피복은 진공증착법, 스파터링(sputtering)법, 이온도금(ion plating)법과 같은 물리증착법(PVD법) 또는 화학증착법(CVD법)에 의해 실시된다. 이중에서 스퍼터링법이 양산에 적합하므로 바람직하다. 이 방법으로 양산하려면, 제4도에 표시하듯이 수평축(20)을 중심으로 회동가능한 스테인레스 스틸제의 원통모양의 바구니(22)를 준비하고 그 속에 다수의 세라믹소체(10)를 수납한다. 이 바구니(22)를 도면표시하지 않은 스파터링장치내에 넣는다. 장치내에는 소기의 무기물층을 얻기 위한 타아겟(target)(24)을 장착해둔다. 예를 들면 무기물층이 SiO2막이라면, 석영유리를 사용하고, 또 SiO2, Al2O3, MgO, ZrO2, TiO2, B2O3, Na2O, PbO, ZnO, BaO 등의 복합산화물막이라면 이들을 분말야금(粉末冶金)으로 디스크형상으로 성형하거나 혹은 이들을 용융한 후 냉각하여 디스크형상의 복합유리로 하여서 사용한다.
수평축(20)을 중심으로 바구니(22)를 요동시키면서 스퍼터링을 실시하면 타아겟(24)으로부터 타출(打出)된 타아겟재료가 세라믹소체(10)의 전면에 응집하여 타아겟재료로 이루어지는 무기물층(14)이 형성된다.
(c) 소성처리 전극층의 형성
제3도(d)에 표시하듯이 절연성 무기물층(14)을 피복한 세라믹소체(10)의 양 끝 부분 표면에 금속분말과 무기결합재를 함유하는 도전성 페이스트(30)를 도포한다. 이 도포는 도전성 페이스트속에 세라믹소체의 양 끝부분을 침지시키는 디핑법이 바람직하다. 도전성 페이스트에 함유되는 금속분말을 예시하면 Ag, Au, Pd, Pt 등의 귀금속 또는 이것들을 혼합한 분말을 들 수 있다. 무기결합재를 예시한다면 SiO2, B2O3, Na2O, PbO, ZnO, TiO2, K2O 또는 BaO의 1종류 또는 2종류 이상의 산화물을 주성분으로 하는 봉규산계유리, 붕산아연계유리, 붕산카드뮴계유리, 규산연아연계유리 등의 유리미립자를 들 수 있다.
제5도에 표시하듯이 도포된 도전성 페이스트(30)속에는 무기결합재(32)가 균일하게 분산되어 있고, 이 무기결합재(32)는 도전성 페이스트의 소성처리시에 페이스트(30)에 접촉되는 무기물층(14)과 반응하여, 제6도에 표시하듯이 이 무기물층(14)을 용융시키는 성질을 보유하는 것이 필요하다.
(d) 도금층의 형성
소성처리 전극층의 표면에 도금층이 형성된다. 이 도금층은 제3도(f)에 표시하듯이 Ni도금층(18)을 형성한 후에 제3도(g)에 표시하듯이 Sn도금층(19)을 형성하여 2중구조로 하는 것이 좋다. Ni 도금층(18)은 땜납의 내열성을 향상시키고, 땜납에 의한 소성처리 전극층의 전극소멸을 방지하고, Sn도금층(19)은 땜납의 부착성을 향상시킨다. 소성처리 전극층(16), 도금층(18 및 19)에 의하여 단자전극(12)이 형성된다.
제1의 도전성 칩형 세라믹소자의 제조에 의해 도전성 페이스트를 도포한 세라믹 소체를 무기물층의 융점 또는 연화점보다 낮은 온도로 소성하면, 제3도(e) 및 제6도에 표시하듯이 소성처리 전극층(16)이 형성된다. 즉 이 소성시에는 페이스트속에 균일하게 분산된 무기결합재(32)가 페이스트로 덮여 있는 부분의 무기물층(14)과 반응하여 그것을 용융시킨다. 유동화된 층(14)의 무기물은 금속이 소결될때에 발생하는 전극층(16)내의 세공에 침입한다. 극박(極薄)의 무기물층(14)은 소성의 과정에서 상기한 세공내에 전량 흡수되어서 세라믹소체의 끝부분으로부터 소멸된다. 이 결과 소성처리 전극층(16)과 세라믹소체(10)는 직접 접착하여서 서로 전기적으로 도통한다. 한편, 도전성 페이스트가 도포되어 있지 않는 무기물층(14) 부분은 페이스트를 소성처리하여도 그 무기물층의 융점 또는 연화점이 소성온도보다 높은 까닭에 하등의 변화를 발생하지 않고 세라믹 소체(10)의 표면에 잔류하여 그 절연보호기능을 유지한다.
(II) 제2의 도전성 칩형 세라믹 소자의 제조
(a) 칩형상 세라믹 소체의 제조
상기한 (I)의 (a) 칩형상 세라믹 소체와 동일하게 제조된다.
(b) 내포전극층의 형성
제10도(c), 제16도(c)에 표시하듯이 세라믹소체의 양 끝면 또는 양 끝부분에 은 또는 은-팔라듐 합금을 함유하는 페이스트를 도포한 후에 건조하여 소성 처리하므로써 내포전극층(111)을 형성한다. 내포전극층(111)의 재료는 세라믹소체(10)와 도전성을 유지하는 것이라면 은 또는 은-팔라듐 합금에 한정되는 것은 아니고 그 밖에도 금, 백금 혹은 이들을 주성분으로 하는 금속재료이라도 된다. 제10도(c)와 같이 이 페이스트를 도포하려면 다수의 세라믹소체를 각 끝면이 상면이 되도록 가지런히 한 후에 각 끝면에 페이스트를 스크린 인쇄하거나, 제16도(c)와 같이 디핑법에 의해 더어미스터소체의 양 끝부분을 도전성 페이스트에 침지하여 양 끝부분을 둘러 싸 넣듯이 도포하는 방법이 바람직하다.
(c) 세라믹소체의 절연성 무기물층의 피복
내포전극층(111)이 형성된 세라믹소체(10)는 그 전면에 두께 2∼10㎛(제10도(d)) 또는 0.1∼10㎛(제16도(d))의 절연성 무기물층(14)이 피복된다. 10㎛보다 두꺼우면 후술하는 외포전극층을 형성할 때에 무기물층이 외포전극층과 내포전극층의 경계면에 절연성 피막으로서 잔류하므로 외포전극층과 내포전극층이 도통하지 않는다. 또 제10도(d)의 경우에 2㎛보다 얇으면 후술하는 외포전극층의 세라믹소체의 끝부분의 둘러 싸 넣은 부분이 세라믹 소체와 전기적으로 도통하는 까닭에 칩형 세라믹 소자의 저항값에 분산매(dispersion)가 발생한다. 또 제16도(d)의 경우, 0.1㎛보다 얇으면 후술하는 도금처리를 할 때 또는 도금처리후에 세라믹 소체의 보호기능이 약화된다.
이 절연성 무기물층(14)(제8도 및 제9도)은 제1의 도전성 칩형 세라믹소자와 같은 조성물을 같은 조성물을 생각할 수 있는데 SiO2, B2O3, Na2O, PbO, ZnO 및 BaO의 1종류 또는 2종류 이상의 산화물을 주성분으로 하는 유리에 의하여 구성된 박막으로 하면 내포 전극이나 외포전극의 페이스트와 반응하기 쉽다. 이 무기물층(14)은 상기한 무기물층(14)과 같은 이유로 외포전극층을 형성할 때의 소성온도보다 높은 융점 또는 연화점을 보유하고 있는 것으로서, 내도금성이 있어서 후술하는 도전성 페이스트에 포함되는 무기결합재와 반응하여 용융되는 성질을 보유하는 것이라면 특별한 제한은 없고 결정질이건 비결정질이건 좋다.
이 세라믹 소체에의 무기물층의 피복은 제1의 방법과 마찬가지로 물리증착법(PVD법) 또는 화학증착법(CVD법)에 의해 실시된다. 이 중에서 제4도에 표시하는 스퍼터링법이 양산에 적합하므로 바람직하다.
(d) 외포전극층의 형성
제10도(e)에 표시하듯이 절연성 무기물층(14)을 피복한 세라믹소체(10)의 양 끝 부분에 금속분말과 무기결합재를 포함하는 도전성 페이스트(30)를 도포한다. 이 도포는 도전성 페이스트 속에 세라믹소체의 양 끝부분을 침지시키는 디핑법이 좋다. 또 제16도(e)에서는 도전성 페이스트(30)를 내포전극(111)보다 적게 둘러 싸 넣은 면적으로 세라믹소체의 양면을 싸넣도록 한다. 금속분말은 제1의 도전성 칩형 세라믹소자의 소성처리 전극의 도전성 페이스트와 같은 것을 생각할 수 있다.
제12도에 표시하듯이 도포된 도전성 페이스트(30)속에는 무기결합재(32)가 균일하게 분산되어 있고, 이 무기결합재(32)는 도전성 페이스트의 소성처리시에 페이스트(30)에 접촉되는 무기물층(14)과 반응하여 제13도에 표시하듯이 이 무기물층(14)의 적어도 일부를 용융 소멸시키는 성질을 보유하는 것이 필요하다.
도전성페이스트(30)는 소성처리에 의하여 외포전극층(116)을 생성하고, 이 외포 전극층(116)은 그 소성처리시에 페이스트(30)에 접촉하는 무기물층(14)의 적어도 일부가 소멸되므로써 내포전극층(111)에 전기적으로 접속된다.
(e) 도금층의 형성
외포전극층(116)의 표면에 도금층이 형성된다. 이 도금층은 제1의 방법과 마찬가지로 Ni과 Sn의 2중구조로 하는 것이 좋다 (제10도(g) 내지 (h)). 도금층(18 및 19)의 기능은 상기한 도금층과 동일하다. 내포전극층(111), 외포전극층(116) 및 도금층(18,19)에 의하여 단자전극(12)(제8도 및 제9도)이 형성된다.
제2의 도전성 칩형 세라믹소자의 제조에 의해 외포전극층용의 도전성 페이스트를 도포한 세라믹소체를 무기물층의 융점 또는 연화점보다 낮은 온도로 소성하면 제10도(f) 및 제13도와 제16도(f) 및 제18도에 표시하듯이 외포전극층(116)이 형성된다. 즉 이 소성시에는 페이스트속에 균일하게 분산된 무기결합재(32)가 무기물층(14)의 일부와 반응하여 이것을 용융시킨다. 유동화한 무기물층(14)의 무기물은 금속이 소결할 때에 발생되는 외포전극층(116) 내의 세공에 침입한다. 무기물층(14)의 두께는 2∼10㎛(내포전극층(111)이 세라믹소체(10)의 양 끝면에 형성된 경우 : 도8), 또는 0.1∼10㎛(내포전극층(111)이 세라믹소체(10)의 양 끝부분에 형성된 경우 : 도14)로 설정되어 있으므로, 무기물층(14)의 일부 또는 전부가 소성의 과정에서 상기한 좁은 구멍내에 흡수되어서 내포전극층(111)의 표면으로부터 부분적으로 또는 전부 소멸된다. 이 결과, 외포전극층(116)과 내포전극층(111)은 무기물층(14)의 소멸된 부분을 통하여 직접 접착하여 서로 전기적으로 도통한다. 내포전극층(111)은 세라믹소체(10)와 도전성을 유지하도록 형성되어 있으므로 외포전극층(116)과 세라믹소체(10)는 전기적으로 도통한다.
여기에서 절연성 무기물층(14)이 SiO2또는 50중량이상의 SiO2와 나머지가 Al2O3MgO ZrO2및 TiO2의 1종류 또는 2종류 이상의 산화물에 의해 구성되고, 무기결합재가 SiO2, B2O3, Na2O, PbO, ZnO, TiO2, K2O 및 BaO의 1종류 또는 2종류 이상의 산화물을 주성분으로 하는 유리미립자에 의하여 구성되었을 경우, 내포전극을 형성하기 위한 페이스트(30)는 제8도의 내포전극(111)과 같이 세라믹소체(10)의 양 끝면에만 도포한다. 세라믹 소체(10)와 외포전극층(116)에 협지되어서 내포전극층(111)이 존재하지 않는 부분의 무기물층(14)에서는 용융된 무기물층(14)이 그 일부가 외포전극층(116) 속으로 흡수되는데 무기물층(14)의 두께를 2㎛이상으로 하면 그 대부분이 세라믹 소체(10)위에 잔류한다. 그러므로 세라믹소체(10)와 외포 전극층(116)과의 접합은 고작 부분적인 것으로 한정된다. 그 접합이 부분적이므로 외포적극층(116)과 세라믹소체(10)의 도전성은 내포전극층(111)이 기재하는 부분에서의 도전성에 비하여 무시할 수 있을 만큼 작고, 전류는 외포전극층(116), 내포전극층(111), 세라믹소체(10)를 통하여 흐른다.
한편 외포전극층용의 도전성 페이스트가 도포되어 있지 않는 무기물층(14)의 부분은 페이스트를 소성처리하여도 그 무기물층의 융점 또는 연화점이 소성온도보다 높은 까닭에 하등의 변화를 발생시키는 일 없이 세라믹소체(10)의 표면에 잔류하여서 그 절연유지기능을 유지한다.
또 절연성 무기물층(14)이 SiO2, B2O3, Na2O, PbO, ZnO 및 BaO의 1종류 또는 2종류 이상의 산화물을 주성분으로 하는 유리에 의해 구성되고, 무기결합재가 SiO2, B2O3, Na2O, PbO, ZnO 및 BaO의 1종류 또는 2종류 이상의 산화물을 주성분으로 하는 유리미립자에 의하여 구성되었을 경우, 페이스트와 반응하기 쉬우므로 제14도∼제16도에 표시하듯이 내포전극층(111)을 세라믹소체(10)의 양 끝부분에 설치하고, 외포전극(116)의 양 끝부분의 둘러 싸 넣은 면적은 내포전극을 둘러 싸 넣은 면적보다 좁은 단자전극으로 한다. 그러므로 외포전극(116)은 내포전극(111)이 존재하지 않는 부분의 무기물층(14)위를 피복하지 않는다. 그래서 무기물층(14)의 두께가 하한값인 0.1㎛의 극박이라도 외포전극(116), 내포전극(111), 더어미스터소체(10)를 통하여 흐른다.
그리고, 상기한 제8도, 제14도 모두의 경우에서, 무기물층(14)의 두께가 10㎛를 초과하면, 무기물층(14)이 외포전극(116)으로 충분하게 흡수되지 않아서 절연성 피막으로서 잔류하므로, 외포전극(116)과 내포전극(111)이 도통하지 않는다.
이상 설명했듯이 종래의 제조방법에서는 공정수가 많아서 복잡했던 것이 본 발명의 제1 및 제2의 제조방법에 의하면, 적은 공정으로 비교적 용이하게 도전성 칩형 세라믹 소자의 단자전극을 형성할 수 있으므로 양산에 적합하여 전극형성의 생산비가 낮은 값으로 된다.
또 본 발명의 도전성 칩형 세라믹소자는 전극이 접촉하는 부분을 제외하고 세라믹소체가 절연성 무기물층으로 피복되어서 세라믹소체가 이 무기물층으로 보호되고 있으므로 도금처리하여도 도금액이 소체에의 침식이나 도금 부착에 의한 특성의 변화가 없다. 소성처리 전극층의 표면에 도금층을 형성하므로써 땜납의 내열성과 땜납의 부착성에 우수한 효과를 나타낸다.
특히 내포전극층을 설치한 도전성 칩형 세라믹소자는 저항값의 분산매가 작고, 외포전극층의 재료를 광범위하게 선정할 수 있는 이점이 있다. 또 외포전극으로 둘러 싸 넣은 면적이 내포전극으로 둘러 싸 넣은 면적보다 좁은 경우, 절연성 무기물층의 두께를 극박(極薄)으로 할 수 있으며, 무기물층의 형성이 증착법에 의한 경우에는 무기물층의 형성이 증착법에 의한 경우에는 무기물층의 형성시간이 단축되어서 더어미스터의 생산성이 향상된다.
여기에서는 도금층을 보유하는 도전성 칩형 세라믹소자에 대하여 설명하고 있지만, 도금층을 보유하고 있지 않는 소자에도 적용할 수가 있다.
다음에 본 발명의 구체적 형태를 표시하기 위하여 본 발명을 실시예에 의거하여 설명한다. 이하에 설명하는 본 발명의 기술적 범위를 한정하는 것은 아니다.
다음 방법에 의하여 도전성 칩형 세라믹소자로서 제1도 및 제2도에 표시하는 칩형 더어미스터를 제작하였다.
먼저 시판하고 있는 탄산망간, 탄산니켈, 탄산코발트를 출발원료로 하고, 이것들을 MnO2: NiO : CoO 로 환산하여 금속원자비 3 : 1 : 2의 비율로 각각 저울로 양을 정한다. 정한 양을 보올밀(ball mill)로 16시간 균일하게 혼합한 후에 탈수 건조하였다. 계속하여 이 혼합물을 900℃로 2시간 가소성하고, 그 가소성물을 다시 보올밀로 분쇄하여 탈수 건조시켰다. 분쇄물 100중량%에 대하여 폴리비닐부티라알 6중량%, 에탄올 30중량% 및 부탄올 30중량%의 결합재를 첨가하여 균일하게 혼합하여서 슬러리를 조제하였다. 이 슬러리를 독터 블레이드법에 의하여 성막 건조시켜서 두께 0.80㎜의 그린시이트를 성형하였다. 이 시이트로부터 2.34㎜ × 1.48㎜의 크기의 칩체를 펀칭하여 대기압하, 1200℃로 4시간 소성하고, 그 후 배럴연마처리하여 길이 1.9㎜, 폭 1.2㎜, 두께 0.5㎜의 소결체를 얻었다.
이 소결체를 제3도(b)에 표시하는 더어미스터용 세라믹소체(10)로 하고, 제4도에 표시하는 스퍼터링장치를 사용하여 그 표면전체에 SiO2막으로 이루어지는 절연성 무기물층을 형성하였다. 즉 석영유리를 타아겟(24)으로 하는 스퍼터링장치속에 다수의 세라믹소체(10)를 넣은 스테인레스 스틸제의 바구니(22)를 설치하고, 그 바구니(22)를 요동시키면서 스퍼터링을 실시하여 세라믹소체(10)의 표면전체에 SiO2막을 2㎛의 두께로 형성하였다(제3도(c)).
다음의 방법으로 세라믹소체(10)의 양 끝부분에 단자전극(12)을 설치하였다. 이 단자전극(12)은 소성처리 전극층(16)과 Ni 도금층(18)과 Sn도금층(19)에 의하여 구성된다.
먼저 무기물층을 형성한 세라믹소체의 양 끝부분 표면에 도전성 페이스트를 디핑법에 의하여 도포하였다(제3도(d)). 도전성 페이스트는 시판하고 있는 은 페이스트(듀폰회사제 JPN-1176J)로서 Ag분말과 SiO2, TiO2, B2O3, Na2O 및 K2O로 이루어지는 유리미립자와 유기비히클(Vehicle)로 이루어진다. 도전성 페이스트를 도포한 세라믹소체를 대기압하에서 건조한 후에 30℃/분의 속도로 820℃까지 승온시키고, 거기에서 10분간 유지시킨 후, 30℃/분의 속도로 실온까지 강온(降溫) 시켜서 소성처리 전극층(16)을 얻었다(제3도(e)).
이어서 전해배럴도금방식으로 전극층(16)의 표면에 두께 2 내지 3㎛의 Ni 도금층(18)을 형성하고, 계속하여 두께 1 내지 2㎛의 Sn도금층(19)을 형성하였다.
무기물층(14)을 형성하지 않는 것 이외에는 상기한 실시예1과 같은 방법으로 도금층이 부착된 칩형 더어미스터를 제작하였다.
Ni 도금층과 Sn도금층을 설치하지 않고, Ag 80%와 Pd 20%를 포함하는 도전성 페이스트를 850℃로 소성처리하여 은-팔라듐으로 이루어지는 소성처리 전극층만으로 단자전극을 구성하였다.
· 소체에의 도금부착
도금처리후의 실시예1의 칩형 더어미스터와 비교예1의 칩형 더어미스터의 각 세라믹소체 표면을 광학현미경으로 조사해보니 비교예1의 더어미스터는 전극표면 이외에 세라믹소체 표면에도 도금이 부착되고 있었던 것에 대하여 실시예1의 더어미스터에는 전극층의 표면에만 도금층이 형성되고 있었다.
·땜납의 부착성
실시예1의 더어미스터와 비교예2의 더어미스터를 300개씩 준비하여 230℃의 온도로 용융시킨 Ag가 함유된 공정땜납(H60-A)욕(浴) 속에 핀세트로 시료를 집어서 4초간 침지하여 단자전극의 땜납 부착면적을 광학현미경으로 조사하였다. 그 결과를 표1에 표시하다.
· 땜납의 내열성
실시예1의 더어미스터와 비교예2의 더어미스터를 300개씩 준비하고, 350℃의 온도로 용융시킨 Ag가 함유된 공정땜납(H60-A)욕 속에 핀세트로 시료를 집어서 30초간 침지하여 단자전극의 소실상태를 광학현미경으로 조사하였다. 그 결과를 표1에 표시하다.
표1에서 명확하듯이 비교예2와 비교하여 실시예1의 더어미스터는 땜납의 부착성 및 땜납의 내열성에 우수하였다.
다음 방법에 의해 도전성 칩형 세라믹소자로서 제7도에 표시하는 TiO로 이루어지는 적층 칩형 배리스터를 제작하였다.
먼저 시판하고 있는 2산화 티탄에 첨가물로서 붕규산계 유리미립자, Ce, Ca, Nb, Sb의 금속 산화물을 미량(微量)씩 혼합하였다. 이들 혼합물을 보올밀로 16시간 균일하게 혼합한 후에 탈수 건조시켰다. 이어서 이 혼합물을 실시예1과 마찬가지로 가소성하고 그 가소성물을 분쇄하였다. 분쇄물에 유기결합재를 첨가하고 균일하게 혼합하여 슬러리를 조제하였다. 이 슬러리를 독터 블레이드법으로 성막 건조시켜서 두께 30㎛의 그린시이트를 성형하였다. 이 시이트로부터 120㎜ × 120㎜의 크기로 펀칭하여 막 두께를 검사한 후에 시이트의 한쪽면에 Pt 페이스트를 인쇄 건조시켜 내부전극(43)을 형성하였다.
다음에 내부전극을 형성한 시이트의 상하 양면방향으로, 내부전극을 인쇄하고 있지 않는 동일 치수의 보호막 그린시이트와 내부전극을 형성한 시이트를 교대로 순차 적층하고 가열하면서 압착하여 적층체를 형성하였다. 이 적층체를 칩형상으로 절단하고 분리하여 대기압하에 1300℃로 소성하고, 그 후 배럴연마하여 길이 2.1㎜, 폭 1.3㎜, 두께 0.7㎜의 소결체를 얻었다.
이 소결체를 실시예1과 동일하게 하여 그 표면전체에 두께 2㎛의 SiO막으로 이루어지는 절연성 무기물층(44)을 형성하고, 소결체의 세라믹소체(40)의 양 끝부분 표면에 도전성 페이스트를 도포한 후에 소성처리 전극층(46)을 얻었다. 이하 실시예1과 마찬가지로 전해배럴도금방식으로 전극층(46)의 표면에 두께 2 내지 3㎛의 Ni도금층(48)을 형성하고, 계속하여 두께 1 내지 2㎛의 Sn도금층(49)을 형성하였다. 이것에 의해 소성처리 전극층(46)과 Ni 도금층(48)과 Sn도금층(49)으로 이루어지는 단자전극(42)을 형성하였다.
무기물층(44)을 형성하지 않는 것 이외는 상기한 실시예2와 동일 방법으로 도금층이 있는 적층 칩형 배리스터를 제작하였다.
도금처리후의 실시예2의 칩형 배리스터와 비교예3의 칩형 배리스터의 각 세라믹 소체 표면을 광학현미경으로 조사한 결과, 비교예3의 더어미스터는 전극표면 이외에 세라믹소체 표면에도 도금이 부착되고 있었던 것에 대하여 실시예2의 배리스터에서는 전극층의 표면에만 도금층이 형성되고 있었다.
다음 방법에 의하여 도전성 칩형 세라믹소자로서 제8도 및 제9도에 표시하는 칩형 더어미스터를 제작하였다.
실시예1과 같은 방법으로 먼저 길이 1.9㎜, 폭 1.2㎜, 두께 0.65㎜의 소결체를 얻었다. 이 소결체를 제10도(b)에 표시하는 더어미스터용의 세라믹소체(10)로 하고, 제11도(a)에 표시하듯이 세라믹소체(10)를 유지하기 위한 다수의 유지구멍(34a)이 형성된 탄성재료로 이루어지는 유지플레이트(34)를 사용하였다. 유지구멍(34a)에 대응하여 도입구멍(35a)을 보유하고 있는 로우딩 플레이트(loading plate)(35)를 유지플레이트(34)에 중합하여서 플레이트(34)의 하측을 진공펌프등에 의하여 부압하여 세라믹소체(10)를 각 유지구멍(34a)에 넣었다(제11도(b)). 도입구멍(35a)은 세라믹소체(10)의 끝면이 상면이 되도록 넓은 구멍으로 형성된다. 로우딩 플레이트(35)를 떼어내고, 부압상태를 해제한 다음 구멍의 수 만큼 압출용 핀(36a)을 구비한 압출도구(36)를 사용하여 각 핀(36a)을 구비한 압출도구(36)을 사용하여 각 핀(36a)을 플레이트(34)의 상측으로부터 각 유지구멍(34a)에 일정한 길이 만큼만 삽입하여 세라믹 소체(10)를 플레이트(34)의 하면으로부터 돌출시켰다. 이 상태로 유지플레이트(34)를 뒤집어서 제11도(c)에 표시하듯이 균일한 높이로 가지런히 된 세라믹소체(10)의 끝면에 스크린 인쇄하였다. 그 후 건조 시키고 대기압하에서 800℃로 소성처리하여 내포전극층(111)을 형성하였다(제10도(c)).
제11도(c)에 있어서 부호37은 스크린(screen)이고 부호38은 스퀴이지(squeegee)이며 부호39는 은 페이스트(paste)이다.
다음에 내포전극층(111)을 형성한 세라믹소체(10)를 제4도에 표시하는 스퍼터링 장치를 사용하여 실시예1과 동일하게 하여 그 표면전체에 SiO막으로 이루어지는 절연성 무기물층 (14)을 형성하였다(제10도(d)).
또 실시예 1의 소성처리 전극층(16)과 Ni도금층(18)과 Sn도금층(19)의 형성방법과 같은 방법으로 전면이 SiO막(14)으로 피복된 세라믹소체(10)의 양 끝부분에 외포전극층(116)과 Ni도금층(18)과 Sn도금층(19)을 순차적으로 형성하였다(제10도(e) 내지 제10도(h)). 외포전극층(116)과 Ni도금층(18)과 Sn도금층(19)은 각 구성이 실시예1의 소성처리 전극층(16)과 Ni도금층(18)과 Sn도금층(19)이 동일하게 되도록 형성하였다.
내포전극층(111) 및 무기물층 (14)을 형성하지 않는 것 이외에는 실시예3과 같은 방법으로 도금층이 부착된 칩형 더어미스트를 제작하였다.
내포전극(111), 무기물층(14), Ni도금층(18) 및 Sn 도금층(19)을 형성하지 않는 것 이외에는 실시예3과 같은 방법으로 외포전극층(116)이 형성된 칩형 더어미스터를 제작하였다.
·소체에의 도금부착
도금처리후의 실시예3의 칩형 더어미스터와 비교예4의 칩형 더어미스터의 각 더어미스터소체의 표면을 광학현미경으로 조사한 결과, 비교예4의 더어미스터는 전극표면 이외에 더어미스터소체 표면에도 도금이 부착되고 있었던 것에 대하여 실시예3의 더어미스터에서는 전극층의 표면에만 도금층이 형성되고 있었다.
· 저항값의 분산매(dispersion)
실시예3의 더어미스터와 비교예5의 더어미스터를 100개씩 준비하고, 각각의 저항값을 측정하여서 그 평균값과 표준편차로부터 저항값의 분산매를 계산하였다. 그 결과 실시예3의 더어미스터의 저항값의 분산매(표준편차/저항값의 평균값)는 1.04%인데에 대하여 비교예5의 그것은 3.27%이어서 분명히 실시예3이 실시예5보다도 저항값의 분산매가 작아지고 있었다.
다음 방법에 의하여 도전성 칩형 세라믹 소자로서 제14도 및 제15도에 표시하는 칩형 더어미스터를 제작하였다.
실시예 1과 같은 방법으로 먼저 길이 1.9㎜, 폭 1.2㎜, 두께 0.65㎜의 소결체를 얻었다.
이 소결체를 제16도(b)에 표시하는 더어미스터소체(10)로 하고, 그 더어미스터소체의 양 끝부분에 은 페이스트를 디핑법에 의하여 도포하였다. 양 끝부분의 페이스트를 건조시킨 후에 대기압하에서 800℃로 소성처리하여 내포전극(111)을 형성하였다(제16도(c)).
다음에 내포전극(111)을 형성한 더어미스터소체(10)를 제4도에 표시하는 스퍼터링장치를 사용하여 그 표면전체에 복합산화물막을 형성한다. 즉 SiO, AlO, MgO, ZrO, TiO, BO, NaO, PbO, ZnO, BaO 등을 분말야금으로 디스크형상으로 형성하거나 혹은 이것들을 용융후에 냉각하여 디스크형상의 복합유리로 한 것을 타아겟(24)으로 하는 스퍼터링장치의 속에 다수의 세라믹소체(1)를 넣은 스테인레스 스틸제의 바구니(22)를 설치하고 그 바구니(22)를 요동시키면서 스프터링을 실시하여 세라믹소체(10)의 표면전체에 복합산화물을 2㎛의 두께로 형성하였다(제16도(d)).
다음 방법에 의해 세라믹 소체(10)의 양 끝부분에 외포전극(116)을 설치하였다. 이 단자전극(12)은 외포전극(116)과 Ni도금층(18)과 Sn도금층(19)에 의하여 구성된다.
먼저 무기물층을 형성한 세라믹소체의 양 끝부분 표면에 도전성 페이스트를 디핑법에 의하여 도포하였다(제16도(e)). 이 도포는 도전성 페이스트를 내포전극(111)보다 적은 싸 넣기 면적으로 더어미스터소체의 양 끝부분을 둘러 싸 넣도록 하였다. 도전성 페이스트는 시판하고 있는 은 페이스트(듀폰사제품 JPN-1176J)이고, Ag분말과 SiO, TiO, BO, NaO 및 KO로 이루어지는 미립자와 유기비히클(Vehicle)로 이루어진다. 도전성 페이스트를 도포한 세라믹소체를 대기압하에서 건조시킨 후에 30℃/분의 속도로 820℃까지 승온시키고, 거기에서 10분간 유지하여서 30℃/분의 속도로 실온까지 온도를 하강시켜 소성처리 전극층(16)을 얻었다(제16도(f)).
이어서 전해배럴도금방식으로 전극층(16)의 표면에 두께 2 내지 3㎛의 Ni 도금층(18) 형성하고 계속하여 두께 2 내지 2㎛의 Sn 도금층(19)을 형성하였다.
내포전극을 더어미스터소체의 양 끝부분을 둘러 싸 넣지 않고 그 양 끝면에만 형성하고, 외포전극을 더어미스터 소체의 양 끝부분을 둘러 싸 넣어서 형성한 것 이외는 상기한 실시예1과 같은 방법으로 도금층이 부착된 칩형 더어미스터를 형성 하였다.
실시예4, 비교예6의 각 더어미스터를 100개씩 사용하였다.
· 저항값의 분산매(dispersion)
이들 더어미스터의 개개의 저항값을 측정하고, 그 저항기준값에 대한 저항값 평균값의 차이 및 그 평균값과 표준편차에서 저항값의 분산매를 계산하였다. 그 결과를 표2에 표시한다.
·연마단면의 현미경 관찰
이들 더어미스터를 각각 제15도에 표시하는 단면이 나타나도록 연마하여 그 단면을 현미경으로 관찰하고, 외포전극이 더어미스터소체에 직접 접속되고 있는 칩수를 계산하였다. 그 결과를 표2에 표시한다.
표2에서 명확하듯이 실시예4의 더어미스터는 비교예6의 더어미스터에 비하여 외포전극이 더어미스터소체에 접속되어 있는 것은 전혀 없고 또 저항값의 차이나 분산매가 적으며 양호한 특성을 얻을 수 있었다.
Claims (17)
- 도전성 칩형상 세라믹 소체(10)와 이 세라믹소체(10)의 양 끝부분 표면에 설치된 2개의 단자전극(12)과 상기한 2개의 단자전극이 각각 전기적으로 접촉되는 부분을 제외하고 상기한 세라믹소체(10)의 표면을 피복하는 절연성 무기물층(14)을 구비하고, 상기한 단자전극(12)은 상기한 세라믹소체(10)의 표면에 형성된 소성처리 전극층(16)과 그 소성처리 전극층(16)의 표면에 형성된 도금층(18,19)을 보유하며, 상기한 무기물층(14)은 소성처리 전극층을 형성할 때의 소성온도보다 높은 융점을 보유하는 도전성 칩형 세라믹소자에 있어서, 상기한 소성처리 전극층(16)은 금속분말과 무기결합재를 포함하는 도전성 페이스트를 소성처리하여 형성되며, 상기한 페이스트로 덮여 있는 부분의 상기한 무기물층이 상기한 소성처리 전극층(16)의 형성시에 상기한 무기결합재에 반응하여 일체화 되는 것을 특징으로 하는 도전성 칩형 세라믹 소자.
- 제1항에 있어서, 상기한 무기물층(14)의 두께가 0.1∼2㎛인 것을 특징으로 하는 도전성 칩형 세라믹소자.
- 제1항에 있어서, 절연성 무기물층(14)이 SiO2또는 50중량% 이상의 SiO2와 나머지가 Al2O3, MgO, ZrO2및 TiO2의 1종류 또는 2종류 이상의 산화물을 주성분으로 하는 광물에 의해 형성되고, 전극층의 무기결합재(32)가 SiO2, B2O3, Na2O, PbO, ZnO, TiO2, K2O 및 BaO의 1종류 또는 2종류 이상의 산화물을 주성분으로 하는 유리인 것을 특징으로 하는 도전성 칩형 세라믹소자.
- 제2항에 있어서, 절연성 무기물층(14)이 SiO2, B2O3, Na2O, PbO, ZnO, 및 BaO의 1종류 또는 2종류 이상의 산화물을 주성분으로 하는 유리에 의하여 형성되고, 전극층의 무기결합재(32)가 SiO2, B2O3, Na2O, PbO, ZnO, TiO2, K2O 및 BaO의 1종류 또는 2종류 이상의 산화물을 주성분으로 하는 유리인 것을 특징으로 하는 도전형 칩형 세라믹소자.
- 제4항에 있어서, 절연성 무기물층(14)이 결정화 유리로 이루어지는 것을 특징으로 하는 도전성 칩형 세라믹소자.
- 도전성 칩형 세라믹소체(10)과 그 세라믹소체(10)의 양 끝부분에 설치된 내포전극층(111)과 그 내포전극층(111)이 형성된 세라믹소체(10)이 전면을 피복하는 절연성 무기물층(14)과 그 무기물층을 피복한 세라믹소체(10)의 양끝부분표면에 설치된 외포전극층(116)과 그 외포전극층(116)의 표면에 형성된 도금층(18,19)을 구비한 도전성 칩형 세라믹소자에 있어서, 상기한 외포전극층(116)은 금속분말과 무기결합재를 포함하는 도전성 페이스트를 소성처리 하여 형성되고, 상기한 무기물층(14)은 상기한 외포전극층(116)을 형성할 때의 소성 온도보다 높은 융점 또는 연화점을 보유하며 또 상기한 페이스트로 덮여 있는 부분의 상기한 무기물층(14)의 일부 또는 전부가 상기한 외포전극층(116)의 형성시에 상기한 무기결합재에 반응하여 일체화 되는 것을 특징으로 하는 도전성 칩형 세라믹소자.
- 제6항에 있어서, 상기한 무기물층(14)은 두께가 0.1 내지 10㎛인 것을 특징으로 하는 도전성 칩형 세라믹소자.
- 제6항에 있어서 절연성 무기물층(14)이 SiO2또는 50중량% 이상의 SiO2와 나머지가 Al2O3, MgO, ZrO2및 TiO2의 1종류 또는 2종류 이상의 산화물을 주성분으로 하는 광물에 의해 형성되고, 전극층의 무기결합재(32)가 SiO2, B2O3, Na2O, PbO, ZnO, TiO2, K2O 및 BaO의 1종류 또는 2종류 이상의 산화물을 주성분으로 하는 유립미자인 것을 특징으로 하는 도전성 칩형 세라믹 소자.
- 제6항에 있어서 절연성무기물층(14)이 SiO2, B2O3, Na2O, PbO, ZnO 또는 BaO의 1종류 또는 2종류 이상의 산화물을 주성분으로 하는 유리에 의해 형성되고, 전극층의 무기결합재(32)가 SiO2, B2O3, Na2O, PbO, ZnO, TiO2, K2O 또는 BaO의 1종류 또는 2종류 이상의 산화물을 주성분으로 하는 유리 미립자인 것을 특징으로 하는 도전성 칩형 세라믹소자.
- 제6항에 있어서, 상기한 도전성 칩형상 세라믹소체(10)이 양 끝면에만 설치된 내포전극층(111)과, 상기한 내포전극층(111)을 포함하는 도전성 칩형상 세라믹소체(10)의 전면을 피복하는 두께 2 내지 10㎛의 절연성 무기물층(14)과, 상기한 내포전극(111)을 둘러 싸 넣어 형성된 외포전극층(116)을 구비한 것을 특징으로 하는 도전성 칩형 세라믹 소자.
- 제6항에 있어서, 상기한 도전성 칩형상 세라믹소체(10)의 양 끝부분을 둘러 싸 넣어 설치된 내포전극층(111)과, 상기한 내포전극층(111)을 포함하는 도전성 칩형상 세라믹소체(10)의 전면을 피복하는 두께가 0.1 내지 10㎛의 절연성 무기물층(14)과 상기한 내포전극층(111)보다 적은 싸넣기 면적으로 상기한 세라믹소체(10)의 양 끝부분을 둘러 싸 넣어 형성된 외포전극층(116)을 구비한 것을 특징으로 하는 도전성 칩형 세라믹 소자.
- 금속산화물분말과 결합재를 혼합하여 슬러리를 조제하는 공정과, 상기한 슬러리를 성막 건조하여 그린시이트를 형성하는 공정과, 상기한 그린시이트로부터 칩체(2)를 펀칭하는 공정과, 상기한 칩체(2)를 소성하여 도전성 칩형상 세라믹소체(10)로 하는 공정과, 상기한 세라믹소체(10)의 전면에 두께 0.1∼2㎛의 절연성 무기물층(14)을 피복하는 공정과, 상기한 무기물층(14)을 피복한 세라믹소체(10)의 양 끝부분 표면에 금속분말과 무기결합재(32)를 포함하는 도전성 페이스트(30)를 도포하는 공정과, 상기한 페이스트(30)를 도포한 세라믹소체(10)를 상기한 무기물층(14)의 융점 또는 연화점보다 낮은 온도로 소성하여서 상기한 도포한 페이스트의 무기결합재(32)에 그 페이스트로 덮여 있는 부분의 상기한 무기물층(14)을 반응시켜 일체화시키므로써 소성처리 전극층(16)을 형성하는 공정과, 상기한 소성처리 전극층(16)의 표면에 도금층(18, 19)을 형성하여 상기한 소성처리 전극층과 도금층으로 이루어지는 단자전극(12)을 형성하는 공정등의 각 공정을 포함하는 것을 특징으로 하는 도전성 칩형 세라믹 소자의 제조방법.
- 제12항에 있어서, 세라믹 소체(10)에의 절연성 무기물층(14)의 피복이 물리증착법에 의하여 실시되는 것을 특징으로 하는 도전성 칩형 세라믹소자의 제조방법.
- 금속산화물분말과 결합재를 혼합하여 슬러리를 조제하는 공정과, 상기한 슬러리를 성막 건조시켜 그린시이트를 성형하는 공정과, 상기한 그린시이트로부터 칩체(2)를 펀칭하는 공정과, 상기한 칩체(2)를 소성처리하여 도전성 칩형상 세라믹 소체(10)로 하는 공정과, 상기한 세라믹소체(10)의 양 끝부분에 내포전극층(111)을 형성하는 공정과, 상기한 내포전극층(111)이 형성된 상기한 세라믹소체(10)의 전면에 두께 0.1∼10㎛의 절연성 무기물층(14)을 피복하는 공정과, 상기한 무기물층 (14)을 피복한 세라믹소체(10)의 양 끝부분 표면에 금속분말과 무기결합재(32)를 포함하는 도전성 페이스트(30)를 도포하는 공정과, 상기한 페이스트(30)를 도포한 세라믹소체(10)를 상기한 무기물층(14)의 융점 또는 연화점 보다 낮은 온도로 소성하고 상기한 도포한 페이스트의 무기결합재(32)에 페이스트로 덮여 있는 부분의 상기한 무기물층의 일부 또는 전부를 반응시켜 일체화시키므로써 외포전극층(116)을 형성하는 공정과, 상기한 외포전극층(116)의 표면에 도금층(18,19)을 형성하는 공정등의 각 공정을 포함하는 것을 특징으로 하는 도전성 칩형 세라믹소자의 제조방법.
- 제14항에 있어서, 세라믹소체(10)에의 절연성 무기물층(14)의 피복이 물리증착법에 의하여 실시되는 것을 특징으로 하는 도전성 칩형 세라믹소자의 제조방법.
- 금속산화물분말과 결합재를 혼합하여 슬러리를 조제하는 공정과, 상기한 슬러리를 성막 건조시켜 그린시이트를 성형하는 공정과, 상기한 그린시이트로부터 칩체(2)를 펀칭하는 공정과, 상기한 칩체(2)를 소성처리하여 도전성 칩형상 세라믹소체(10)로 하는 공정과, 상기한 세라믹소체(10)의 양 끝면에 내포전극층(111)을 형성하는 공정과, 상기한 내포전극층(111)이 형성된 상기한 세라믹소체(10)의 전면에 두께 2∼10㎛의 절연성 무기물층(14)을 피복하는 공정과, 상기한 무기물층(14)을 피복한 세라믹소체(10)의 양 끝부분 표면에 금속분말과 무기결합재(32)를 포함하는 도전성 페이스트(30)를 도포하는 공정과, 상기한 페이스트(30)를 도포한 세라믹소체(10)를 상기한 무기물층(14)의 융점 또는 연화점보다 낮은 온도로 소성하고 상기한 도포한 페이스트의 무기결합재(32)에 페이스트로 덮여 있는 부분의 상기한 무기물층의 일부 또는 전부를 반응시켜 일체화시키므로써 외포전극층(116)을 형성하는 공정과, 상기한 외포전극층(116)의 표면에 도금층(18,19)을 형성하는 공정등의 각 공정을 포함하는 것을 특징으로 하는 도전성 칩형 세라믹소자의 제조방법.
- 제16항에 있어서, 세라믹소체(10)에의 절연성 무기물층(14)의 피복이 물리증착법에 의하여 실시되는 것을 특징으로 하는 도전성 칩형 세라믹 소자의 제조방법.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04356128A JP3036567B2 (ja) | 1991-12-20 | 1992-12-18 | 導電性チップ型セラミック素子及びその製造方法 |
| JP92-356128 | 1992-12-18 | ||
| JP93-80471 | 1993-04-07 | ||
| JP5080471A JPH06295803A (ja) | 1993-04-07 | 1993-04-07 | チップ型サーミスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940016309A KR940016309A (ko) | 1994-07-23 |
| KR100204255B1 true KR100204255B1 (ko) | 1999-06-15 |
Family
ID=13719184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930010430A KR100204255B1 (ko) | 1992-12-18 | 1993-06-09 | 도전성 칩형 세라믹소자 및 그 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH06295803A (ko) |
| KR (1) | KR100204255B1 (ko) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160064260A (ko) * | 2014-11-27 | 2016-06-08 | 홍익대학교 산학협력단 | 나노 박막층을 구비하는 적층 세라믹 칩 부품 및 이의 제조 방법 |
| WO2018004276A1 (ko) * | 2016-07-01 | 2018-01-04 | 주식회사 모다이노칩 | 칩 부품 및 그 제조 방법 |
| KR20180110450A (ko) * | 2017-03-29 | 2018-10-10 | 삼성전기주식회사 | 적층형 커패시터 및 그 제조방법 |
| US10366834B1 (en) | 2018-09-06 | 2019-07-30 | Samsung Electro-Mechanics Co., Ltd. | Ceramic electronic component |
| US10910161B2 (en) | 2018-06-15 | 2021-02-02 | Samsung Electro-Mechanics Co., Ltd. | Capacitor component |
| US11501922B2 (en) | 2019-08-28 | 2022-11-15 | Samsung Electro-Mechanics Co., Ltd. | Multilayer electronic component for enhanced moisture resistance and bending strength |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09205005A (ja) | 1996-01-24 | 1997-08-05 | Matsushita Electric Ind Co Ltd | 電子部品とその製造方法 |
| JP3060966B2 (ja) * | 1996-10-09 | 2000-07-10 | 株式会社村田製作所 | チップ型サーミスタおよびその製造方法 |
| KR100361380B1 (ko) * | 2000-09-29 | 2002-11-22 | 파츠닉(주) | 탄탈 칩 콘덴서의 제작 방법 |
| KR20020026672A (ko) * | 2000-10-02 | 2002-04-12 | 전형구 | 탄탈 칩 콘덴서의 제조 방법 |
| DE10159451A1 (de) * | 2001-12-04 | 2003-06-26 | Epcos Ag | Elektrisches Bauelement mit einem negativen Temperaturkoeffizienten |
| KR20030046668A (ko) * | 2001-12-06 | 2003-06-18 | 주식회사 해광 | 도전성 및 저온 소성의 세라믹스재료 |
| JP2004172367A (ja) * | 2002-11-20 | 2004-06-17 | Matsushita Electric Ind Co Ltd | 積層型セラミック電子部品およびその製造方法 |
| TWI628678B (zh) | 2016-04-21 | 2018-07-01 | Tdk 股份有限公司 | 電子零件 |
| JP7055588B2 (ja) * | 2016-04-27 | 2022-04-18 | Tdk株式会社 | 電子部品 |
| KR101981466B1 (ko) | 2016-09-08 | 2019-05-24 | 주식회사 모다이노칩 | 파워 인덕터 |
| KR102076153B1 (ko) | 2018-05-02 | 2020-02-11 | 삼성전기주식회사 | 적층형 커패시터 |
| JP2020136384A (ja) * | 2019-02-15 | 2020-08-31 | 三菱マテリアル株式会社 | サーミスタの製造方法、及び、サーミスタ |
| JP7268393B2 (ja) * | 2019-02-22 | 2023-05-08 | 三菱マテリアル株式会社 | サーミスタの製造方法 |
| KR102293305B1 (ko) * | 2019-09-18 | 2021-08-25 | 삼성전기주식회사 | 적층형 전자 부품 |
| JP2024014404A (ja) * | 2022-07-22 | 2024-02-01 | 太陽誘電株式会社 | 全固体電池およびその製造方法 |
-
1993
- 1993-04-07 JP JP5080471A patent/JPH06295803A/ja not_active Withdrawn
- 1993-06-09 KR KR1019930010430A patent/KR100204255B1/ko not_active IP Right Cessation
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160064260A (ko) * | 2014-11-27 | 2016-06-08 | 홍익대학교 산학협력단 | 나노 박막층을 구비하는 적층 세라믹 칩 부품 및 이의 제조 방법 |
| KR101703195B1 (ko) * | 2014-11-27 | 2017-02-17 | 홍익대학교 산학협력단 | 나노 박막층을 구비하는 적층 세라믹 칩 부품 및 이의 제조 방법 |
| WO2018004276A1 (ko) * | 2016-07-01 | 2018-01-04 | 주식회사 모다이노칩 | 칩 부품 및 그 제조 방법 |
| KR101825696B1 (ko) * | 2016-07-01 | 2018-02-05 | 주식회사 모다이노칩 | 칩 부품 및 그 제조 방법 |
| KR20180110450A (ko) * | 2017-03-29 | 2018-10-10 | 삼성전기주식회사 | 적층형 커패시터 및 그 제조방법 |
| CN108695065A (zh) * | 2017-03-29 | 2018-10-23 | 三星电机株式会社 | 多层电容器及其制造方法 |
| KR101939083B1 (ko) * | 2017-03-29 | 2019-01-16 | 삼성전기 주식회사 | 적층형 커패시터 및 그 제조방법 |
| US10726997B2 (en) | 2017-03-29 | 2020-07-28 | Samsung Electro-Mechanics Co., Ltd. | Multilayer capacitor and method for manufacturing the same |
| US10910161B2 (en) | 2018-06-15 | 2021-02-02 | Samsung Electro-Mechanics Co., Ltd. | Capacitor component |
| US10366834B1 (en) | 2018-09-06 | 2019-07-30 | Samsung Electro-Mechanics Co., Ltd. | Ceramic electronic component |
| US11501922B2 (en) | 2019-08-28 | 2022-11-15 | Samsung Electro-Mechanics Co., Ltd. | Multilayer electronic component for enhanced moisture resistance and bending strength |
| US11862404B2 (en) | 2019-08-28 | 2024-01-02 | Samsung Electro-Mechanics Co., Ltd. | Multilayer electronic component for enhanced moisture resistance and bending strength |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940016309A (ko) | 1994-07-23 |
| JPH06295803A (ja) | 1994-10-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100204255B1 (ko) | 도전성 칩형 세라믹소자 및 그 제조방법 | |
| US5339068A (en) | Conductive chip-type ceramic element and method of manufacture thereof | |
| JP3036567B2 (ja) | 導電性チップ型セラミック素子及びその製造方法 | |
| KR100204345B1 (ko) | 더어미스터 | |
| EP0059348B1 (en) | An electroconductive paste to be baked on ceramic bodies to provide capacitors, varistors or the like | |
| JP2013179269A (ja) | セラミック電子部品及びその製造方法 | |
| KR101535838B1 (ko) | 세라믹 전자부품 | |
| KR101547677B1 (ko) | 세라믹 전자부품 | |
| JP3497840B2 (ja) | ガラスコーティング膜を有するチップバリスタの製造方法 | |
| KR100433950B1 (ko) | 도전성 페이스트 및 세라믹 전자 부품 | |
| US20210166854A1 (en) | Coil component | |
| JP4618010B2 (ja) | セラミック電子部品の製造方法 | |
| CA2051824A1 (en) | Thermistor having a negative temperature coefficient in multi-layer technology | |
| JP3109700B2 (ja) | チップ型サーミスタ及びその製造方法 | |
| JP3147134B2 (ja) | チップ型サーミスタ及びその製造方法 | |
| KR101594055B1 (ko) | 세라믹 전자부품 및 그 제조방법 | |
| JPH056805A (ja) | チツプ型バリスタ | |
| JPH06302406A (ja) | チップ型サーミスタ及びその製造方法 | |
| JP2002141242A (ja) | 電子部品 | |
| JP3580391B2 (ja) | 導電性チップ型セラミック素子の製造方法 | |
| JPH07201527A (ja) | 導電性チップ型セラミック素子の製造方法 | |
| JP3625053B2 (ja) | チップ型サーミスタ及びその製造方法 | |
| JP2001135501A (ja) | チップ型サーミスタ | |
| WO2006073024A1 (ja) | 導電性ペーストおよびそれを用いた圧電電子部品 | |
| JPH08181029A (ja) | 電子部品の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130315 Year of fee payment: 15 |
|
| EXPY | Expiration of term |