KR101703195B1 - 나노 박막층을 구비하는 적층 세라믹 칩 부품 및 이의 제조 방법 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 91
- 239000000919 ceramic Substances 0.000 title claims abstract description 68
- 238000004519 manufacturing process Methods 0.000 title abstract description 11
- 239000012777 electrically insulating material Substances 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 51
- 239000003985 ceramic capacitor Substances 0.000 claims description 38
- 238000000231 atomic layer deposition Methods 0.000 claims description 32
- 238000000151 deposition Methods 0.000 claims description 26
- 230000008021 deposition Effects 0.000 claims description 26
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 17
- 239000001301 oxygen Substances 0.000 claims description 17
- 229910052760 oxygen Inorganic materials 0.000 claims description 17
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 16
- 229910052782 aluminium Inorganic materials 0.000 claims description 13
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 13
- 239000010408 film Substances 0.000 claims description 13
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 8
- 150000001875 compounds Chemical class 0.000 claims description 8
- 239000011261 inert gas Substances 0.000 claims description 8
- 239000011324 bead Substances 0.000 claims description 7
- 238000005229 chemical vapour deposition Methods 0.000 claims description 7
- 238000010926 purge Methods 0.000 claims description 7
- 238000005240 physical vapour deposition Methods 0.000 claims description 6
- 239000000411 inducer Substances 0.000 claims description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 4
- 229910021193 La 2 O 3 Inorganic materials 0.000 claims description 3
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 3
- 229910002367 SrTiO Inorganic materials 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 229910052709 silver Inorganic materials 0.000 claims description 3
- 239000004332 silver Substances 0.000 claims description 3
- JLTRXTDYQLMHGR-UHFFFAOYSA-N trimethylaluminium Chemical compound C[Al](C)C JLTRXTDYQLMHGR-UHFFFAOYSA-N 0.000 claims description 3
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 claims description 2
- 239000000463 material Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 79
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 8
- 238000004833 X-ray photoelectron spectroscopy Methods 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 238000004458 analytical method Methods 0.000 description 4
- 229910052786 argon Inorganic materials 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 229910021645 metal ion Inorganic materials 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 238000003825 pressing Methods 0.000 description 3
- 229910010293 ceramic material Inorganic materials 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 239000002243 precursor Substances 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011247 coating layer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000009501 film coating Methods 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 239000002103 nanocoating Substances 0.000 description 1
- 239000002114 nanocomposite Substances 0.000 description 1
- 239000002121 nanofiber Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000001878 scanning electron micrograph Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000001179 sorption measurement Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
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- H01G4/228—Terminals
- H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
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- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/30—Stacked capacitors
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Abstract
세라믹 본체와 상기 세라믹 본체의 내부에 위치하는 내부 전극을 포함하는 소자부와, 상기 세라믹 본체의 양측면을 각각 덮는 측면 전극과 상면 양측의 일부를 각각 덮는 상부 전극 및 하면 양측의 일부를 각각 덮는 하부 전극을 구비하는 제 1 외부 전극 및 제 2 외부 전극을 포함하는 외부 전극부 및 전기 절연성 물질로 형성되며, 상기 상부 전극을 포함하는 영역에 코팅되어 형성되는 나노 박막층을 포함하는 나노 박막층을 구비하는 적층 세라믹 칩 부품 및 이의 제조 방법을
Description
본 발명은 나노 박막층을 구비하는 적층 세라믹 칩 부품 및 이의 제조 방법에 관한 것이다.
적층 세라믹 칩 부품은 복수 개의 세라믹층이 적층되고 내부에 전극이 배열되어 형성되는 칩 부품으로 적층 세라믹 콘덴서, 적층형 칩 인덕터와 적층형 파워 인덕터 또는 적층형 칩 비드와 같은 부품이 있다.
상기 적층 세라믹 콘덴서는 대략 직육면체의 형상으로 형성되며, 폭 방향을 기준으로 소자부와 소자부의 양측에 형성되는 전극부를 포함하여 형성된다. 상기 소자부는 적층 세라믹 콘덴서의 상면에서 보면 폭 방향을 기준으로 중앙 부분에 위치하며, 전극부는 소자부의 양측에 의치한다. 상기 소자부는 표면이 세라믹 재질로 형성되며, 전극부는 주석(Sn)과 같은 금속 물질로 형성된다.
상기 적층 세라믹 콘덴서는 칩 마운터(Chip Mounter)의 마운팅 노즐에 의하여 흡착되어 회로 기판에 실장된다. 보다 구체적으로는, 상기 마운팅 노즐은 내부에 형성되는 진공압에 의하여 적층 세라믹 콘덴서 상면의 소자부 및 전극부의 일부와 접촉하면서 적층 세라믹 콘덴서를 흡착한다. 이때, 상기 적층 세라믹 콘덴서의 전극부는 흡착시의 진공압 때문에 마운팅 노즐과 접촉되는 영역이 마운팅 노즐에 의하여 눌리면서 흡착된다. 따라서, 상기 마운팅 노즐이 적층 세라믹 콘덴서를 회로 기판으로 이송한 후에 회로기판에 실장하기 위하여 진공압을 제거하여도, 적층 세라믹 콘덴서가 마운팅 노즐로부터 용이하게 분리되지 않는다. 이는 상기 전극부가 상대적으로 연성이 있는 금속으로 형성되므로, 마운팅 노즐에 흡착되는 과정에서 변형되면서 마운팅 노즐과의 결합력이 생기게 되기 때문이다.
최근에서는 적층 세라믹 콘덴서의 크기가 계속 감소되면서, 마운팅 노즐과 접촉되는 전극부의 상대적인 면적이 더 증가하고 있다. 또한, 상기 적층 세라믹 콘덴서의 크기가 작아짐에 따라 마운팅 노즐과 접촉 면적이 작아져, 마운팅 노즐이 이 적층 세라믹 콘덴서를 누르는 힘이 증가되는 경향이 있다. 따라서, 상기 적층 세라믹 콘덴서가 마운팅 과정에서 마운팅 노즐로부터 분리되지 않는 경우가 더 증가되고 있다.
본 발명은 마운팅 노즐에 흡착된 후에 진공압이 제거되는 경우에 용이하게 마운팅 노즐로부터 분리될 수 있는 나노 박막층을 구비하는 적층 세라믹 칩 부품 및 이의 제조 방법을 제공한다.
본 발명의 나노 박막층을 구비하는 적층 세라믹 칩 부품은 세라믹 본체와 상기 세라믹 본체의 내부에 위치하는 내부 전극을 포함하는 소자부와, 상기 세라믹 본체의 양측면을 각각 덮는 측면 전극과 상면 양측의 일부를 각각 덮는 상부 전극 및 하면 양측의 일부를 각각 덮는 하부 전극을 구비하는 제 1 외부 전극 및 제 2 외부 전극을 포함하는 외부 전극부 및 전기 절연성 물질로 형성되며, 상기 상부 전극을 포함하는 영역에 코팅되어 형성되는 나노 박막층을 포함하는 것을 특징으로 한다.
또한, 상기 나노 박막층은 상기 외부 전극부의 외면에 전체적으로 형성될 수 있다.
또한, 상기 나노 박막층은 상기 제 1 외부 전극 및 제 2 외부 전극 사이에서 노출되는 상기 세라믹 본체의 외면에도 형성될 수 있다.
또한, 상기 나노 박막층은 0.5 ~ 400nm의 두께로 형성되며, 바람직하게는 1 ~ 100nm의 두께로 형성될 수 있다.
또한, 상기 나노 박막층은 원자층 증착법(Atomic Layer Deposition; ALD), 물리 기상 증착법(Physical Vapor Deposition; PVD) 또는 화학 기상 증착법(Chemical Vapor Deposition; CVD)에 의하여 형성될 수 있다.
또한, 상기 나노 박막층은 Al2O3 , HfO2, ZrO2 , La2O3, SiO2, Ta2O5, Nb2O5, Y2O3, SrTiO3, BaTiO3로 이루어진 군에서 선택되는 어느 하나 또는 이들의 화합물을 포함하여 형성될 수 있다. 또한, 상기 나노 박막층은 AlN 및 SiNx로 이루어진 군에서 선택되는 어느 하나 또는 이들의 화합물을 포함하여 형성될 수 있다.
또한, 상기 외부 전극부는 은(Ag), 주석(Sn) 또는 니켈(Ni) 금속으로 형성될 수 있다.
또한, 상기 적층 세라믹 칩 부품은 적층 세라믹 콘덴서(Multi-Layer Ceramic Capacitor), 적층형 칩 인덕터(Multi-Layer Chip Inductor), 적층형 파워 인덕터(Multi-Layer Power Inductor) 또는 적층형 칩 비드((Multi-Layer Chip Bead)일 수 있다.
또한, 본 발명의 나노 박막층을 구비하는 적층 세라믹 칩 부품 제조 방법은 세라믹 본체와 상기 세라믹 본체의 내부에 위치하는 내부 전극을 포함하는 소자부와, 상기 세라믹 본체의 양측면을 각각 덮는 측면 전극과 상면 양측의 일부를 각각 덮는 상부 전극 및 하면 양측의 일부를 각각 덮는 하부 전극을 구비하는 제 1 외부 전극 및 제 2 외부 전극을 포함하는 외부 전극부 및 전기 절연성 물질로 형성되며, 상기 상부 전극을 포함하는 영역에 코팅되어 형성되는 나노 박막층을 포함하며, 상기 나노 박막층을 원자층 증착 공정에 의하여 코팅하도록 이루어질 수 있다. 이때, 상기 원자층 증착 공정은 상기 증착 온도가 80 ~ 350℃일 수 있다.
또한, 상기 나노 박막층은 Al2O3막으로 형성되며, 상기 원자층 증착 공정은 증착 온도가 80 ~ 200℃이며, 상기 알루미늄 공급원은 TMA(Trimethyl Aluminum: Al(CH3)3)이고 산소 공급원은 수증기이며, 상기 알루미늄 공급원을 0.1 ~ 1.5초 동안 공급하고 불활성 가스를 30 ~ 100초동안 공급하여 퍼징한 후에, 산소 공급원을 0.1 ~ 1.5초 동안 공급하고 불활성 가스를 30 ~ 100초동안 공급하여 퍼징하는 공정 싸이클을 반복하여 진행하도록 이루어질 수 있다.
또한, 상기 나노 박막층은 상기 외부 전극부의 외면 전체에 형성될 수 있다. 또한, 상기 나노 박막층은 상기 제 1 외부 전극 및 제 2 외부 전극 사이에서 노출되는 상기 세라믹 본체의 외면에도 형성될 수 있다.
본 발명의 나노 박막층을 구비하는 적층 세라믹 칩 부품 및 이의 제조 방법은 마운팅 노즐과 접촉되는 외부 전극부의 영역을 포함하는 영역에 나노 박막층이 형성되므로 외부 전극부가 마운팅 노즐로부터 용이하게 분리되는 효과가 있다.
또한, 본 발명의 나노 박막층을 구비하는 적층 세라믹 칩 부품 및 이의 제조 방법은 나노 박막층이 나노미터의 두께로 형성되므로 하면의 외부 전극부에 코팅된 나노 박막층이 회로 기판의 실장 과정에서 용이하게 제거되는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 나노 박막층을 구비하는 적층 세라믹 콘덴서의 평면도이다.
도 2는 도 1의 A-A에 대한 수직 단면도이다.
도 3a와 도 3b는 산소 공급원과 알루미늄 공급원의 공급 시간에 따른 Al2O3막의 증착 속도의 변화를 나타내는 그래프이다.
도 4는 원자층 증착 공정에서 증착 온도에 따른 Al2O3막의 증착 속도의 변화를 나타내는 그래프이다.
도 5는 원자층 증착 공정에서 공정 싸이클 수에 따른 Al2O3막의 증착 두께의 변화를 나타내는 그래프이다.
도 6은 원자층 증착 공정에 의하여 나노 박막층이 형성된 적층 세라믹 콘덴서의 상면에 대한 광학 사진이다.
도 7a와 도 7b 및 도 7c는 도 6에서 Ⅰ 영역에 대한 XPS 분석 결과에 대한 그래프이다.
도 8a와 도 8b 및 도 8c는 도 6에서 Ⅱ 영역에 대한 XPS 분석 결과에 대한 그래프이다.
도 9a와 도 9b 및 도 9c는 도 6에서 Ⅲ 영역에 대한 XPS 분석 결과에 대한 그래프이다.
도 10은 본 발명의 실시예에 따른 나노 박막층을 구비하는 적층 세라믹 콘덴서가 마운팅 노즐에 흡착된 후에 분리된 상태의 평면도 사진이다.
도 11은 나노 박막층이 구비되지 않는 적층 세라믹 콘덴서가 마운팅 노즐에 흡착된 후에 분리된 상태의 평면도 사진이다.
도 12는 원자층 증착 공정에 의하여 코팅된 Al2O3막의 주사 전자 현미경 사진이다.
도 2는 도 1의 A-A에 대한 수직 단면도이다.
도 3a와 도 3b는 산소 공급원과 알루미늄 공급원의 공급 시간에 따른 Al2O3막의 증착 속도의 변화를 나타내는 그래프이다.
도 4는 원자층 증착 공정에서 증착 온도에 따른 Al2O3막의 증착 속도의 변화를 나타내는 그래프이다.
도 5는 원자층 증착 공정에서 공정 싸이클 수에 따른 Al2O3막의 증착 두께의 변화를 나타내는 그래프이다.
도 6은 원자층 증착 공정에 의하여 나노 박막층이 형성된 적층 세라믹 콘덴서의 상면에 대한 광학 사진이다.
도 7a와 도 7b 및 도 7c는 도 6에서 Ⅰ 영역에 대한 XPS 분석 결과에 대한 그래프이다.
도 8a와 도 8b 및 도 8c는 도 6에서 Ⅱ 영역에 대한 XPS 분석 결과에 대한 그래프이다.
도 9a와 도 9b 및 도 9c는 도 6에서 Ⅲ 영역에 대한 XPS 분석 결과에 대한 그래프이다.
도 10은 본 발명의 실시예에 따른 나노 박막층을 구비하는 적층 세라믹 콘덴서가 마운팅 노즐에 흡착된 후에 분리된 상태의 평면도 사진이다.
도 11은 나노 박막층이 구비되지 않는 적층 세라믹 콘덴서가 마운팅 노즐에 흡착된 후에 분리된 상태의 평면도 사진이다.
도 12는 원자층 증착 공정에 의하여 코팅된 Al2O3막의 주사 전자 현미경 사진이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 나노 박막층을 구비하는 적층 세라믹 칩 부품 및 이의 제조 방법에 대하여 구체적으로 설명한다.
먼저, 본 발명의 일 실시예에 따른 나노 박막층을 구비하는 적층 세라믹 칩 부품에 대하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 나노 박막층을 구비하는 적층 세라믹 콘덴서의 평면도이다. 도 2는 도 1의 A-A에 대한 수직 단면도이다.
본 발명의 일 실시예에 따른 적층 세라믹 칩 부품(100)은, 도 1 및 도 2를 참조하면, 소자부(110)와 외부 전극부(120) 및 나노 박막층(130)을 포함하여 형성된다. 상기 적층 세라믹 칩 부품(100)은 대략 직육면체 형상으로 가지도록 형성되며, 상면에 마운팅 노즐에 흡착되어 회로 기판으로 이송되며, 하면이 회로 기판의 전극패드에 안착되어 솔더링에 의하여 실장된다. 상기 적층 세라믹 칩 부품은 상면에서 폭 방향(도 1에서 수평 방향)을 기준으로 외부 전극과 소자부(110) 및 외부 전극부(120)가 순차적으로 위치하도록 형성된다.
상기 적층 세라믹 칩 부품(100)은 적층 세라믹 콘덴서(Multi-Layer Ceramic Capacitor), 적층형 칩 인덕터(Multi-Layer Chip Inductor), 적층형 파워 인덕터(Multi-Layer Power Inductor) 또는 적층형 칩 비드((Multi-Layer Chip Bead)일 수 있다. 상기 적층 세라믹 칩 부품(100)은 칩 부품의 종류에 따라 소자부(110)의 구체적인 구성이 다르며, 외부 전극부(120)와 박막 코팅층(130)이 동일 또는 유사하게 형성된다.
따라서, 이하에서는 상기 적층 세라믹 칩 부품(100)이 적층 세라믹 콘덴서인 경우에 대하여 설명한다. 상기 적층 세라믹 콘덴서(100)는 소자부(110)와 외부 전극부(120)가 일반적인 구성으로 형성되며, 나노 박막층(130)이 추가로 형성된다. 한편, 상기 적층 세라믹 칩 부품(100)이 적층형 칩 인덕터와 적층형 파워 인덕터 또는 적층형 칩 비드로 형성되는 경우에도 소자부(110)와 외부 전극부(120)는 일반적인 구성으로 형성된다. 따라서, 상기 적층 세라믹 칩 부품이 적층형 칩 인덕터와 적층형 파워 인덕터 또는 적층형 칩 비드로 형성되는 경우에 대하여는 구체적인 설명을 생략한다.
상기 소자부(110)는 세라믹 본체(111)와 내부 전극(112)을 포함하여 형성된다. 상기 소자부(110)는 일반적인 적층 세라믹 콘덴서의 소자부와 동일 또는 유사하게 형성된다.
상기 세라믹 본체(111))는 구체적으로 도시하지는 않았지만, 복수 개의 유전체층이 적층된 후에 소성되어 형성된다. 상기 세라믹 본체(111)는 적층 세라믹 콘덴서의 모양을 형성하며, 대략 직육면체 형상으로 형성된다. 상기 세라믹 본체(111)는 적층 세라믹 콘덴서의 용량 형성에 기여하는 부분이다. 상기 유전체층은 필요로 하는 용량에 따라 소정 두께로 형성되며, 적층 개수가 결정된다.
상기 내부 전극(112)은 제 1 내부 전극(112a)과 제 2 내부 전극(112b)을 포함하여 형성된다. 상기 제 1 내부 전극(112a)과 제 2 내부 전극(112b)은 서로 다른 극성을 가지며, 세라믹 본체(111)의 내부에서 이격되면서 교대로 위치한다. 상기 제 1 내부 전극(112a)과 제 2 내부 전극(112b)은 각각 세라믹 본체(111)의 일측면과 타측면으로 단부가 노출되도록 형성된다. 상기 제 1 내부 전극(112a)과 제 2 내부 전극(112b)은 중간에 배치되는 세라믹 본체(111)의 유전체층에 의하여 전기적으로 절연된다. 제 1 내부 전극(112a)과 제 2 내부 전극(112b)은 세라믹 본체(111)의 양측면을 통하여 노출되어 각각 외부 전극부(120)와 전기적으로 연결된다.
한편, 상기 적층 세라믹 칩 부품(100)이 적층형 칩 인덕터, 적층형 파워 인덕터로 형성되는 경우에, 상기 내부 전극(112)은 복수 개가 세라믹 본체(111)의 내부에서 유전체층에 형성되는 비아홀(미도시)을 통하여 층간 연결되어 코일 패턴으로 형성될 수 있다.
상기 외부 전극부(120)는 제 1 외부 전극(121)과 제 2 외부 전극(122)을 포함하여 형성된다. 상기 외부 전극부(120)는 소자부(110)의 양측면 및 상부와 하부의 일부를 감싸도록 형성된다. 보다 구체적으로는 상기 제 1 외부 전극(121)과 제 2 외부 전극(122)은 세라믹 본체(111)의 양측면을 각각 덮는 측면 전극(121a, 122a)과 상면의 양측 일부를 각각 덮는 상부 전극(121b, 122b) 및 하면의 양측 일부를 각각 덮는 하부 전극(121c, 122c)를 포함하여 형성된다. 또한, 상기 제 1 외부 전극(121)과 제 2 외부 전극(122)은 각각 상하면에 상응하여 전후면을 덮는 전후 전극(121d, 122d)을 더 포함하여 형성될 수 있다. 여기서, 상기 측면 전극(121a, 122a)과 상부 전극(121b, 122b)과 하부 전극(121c, 122c) 및 전후 전극(121d, 122d)은 제 1 외부 전극(121)과 제 2 외부 전극(122)에 동일하게 사용하도록 한다. 상기 상부 전극(121b, 122b)과 하부 전극(121c, 122c) 및 전후 전극(121d, 122d)은 각각 소정 폭을 가지도록 형성된다. 또한, 상기 제 1 외부 전극(121)과 제 2 외부 전극(122)은 세라믹 본체의 상면과 하면 및 전후면에서 서로 이격되도록 형성된다. 즉, 상기 제 1 외부 전극(121)과 제 2 외부 전극(122) 사이에는 세라믹 본체의 외면의 일부가 노출되는 형성된다. 상기 측면 전극(121a, 122a)과 상부 전극(121b, 122b)과 하부 전극(121c, 122c) 및 전후 전극(121d, 122d)은 일체로 형성될 수 있다. 상기 제 1 외부 전극(121)과 제 2 외부 전극(122)은 각각 세라믹 본체(111)의 양측면에서 제 1 내부 전극(112a)과 제 2 내부 전극(112b)과 전기적으로 연결되며, 전기를 공급한다.
상기 외부 전극부(120)는 은(Ag), 주석(Sn) 또는 니켈과 같은 금속으로 형성될 수 있다.
상기 나노 박막층(130)은 세라믹 본체(111)의 상면에 위치하는 외부 전극부(120)의 외면을 포함하는 영역에 형성된다. 즉, 상기 나노 박막층(130)은 바람직하게는 외부 전극부(120)의 상부 전극(121b, 122b)의 외면을 포함하는 영역에 형성된다. 또한, 상기 나노 박막층(130)은 외부 전극부(120)의 외면에 전체적으로 형성될 수 있다. 즉, 상기 나노 박막층(130)은 외부 전극부(120)의 측면 전극(121a, 122a)과 상부 전극(121b, 122b)과 하부 전극(121c, 122c) 및 전후 전극(121d, 122d)의 외면에도 형성될 수 있다. 또한, 상기 나노 박막층(130)은 외부 전극부(120) 사이에 노출되는 세라믹 본체(111)의 외면에도 형성될 수 있다. 즉, 상기 나노 박막층(130)은 제 1 외부 전극(121)과 제 2 외부 전극(122) 사이에서 노출되는 세라믹 본체(111)의 외면에 형성될 수 있다.
상기 나노 박막층(130)은 세라믹 재질의 마운팅 노즐과 직접 접촉하여, 금속 재질로 형성되는 외부 전극부(120)가 마운팅 노즐에 직접 접촉되는 것을 차단한다. 즉, 상기 나노 박막층(130)은 금속-세라믹의 접촉을 차단하고 세라믹-세라믹의 접촉이 이루어지도록 한다. 상기 외부 전극부(120)는 금속 재질로 형성되므로 진공압에 의하여 마운팅 노즐과 흡착되는 경우에, 외부 전극부(120)가 마운팅 노즐에 의하여 변형되면서 일시적으로 접착되어 진공압이 제거되더라도 마운팅 노즐로부터 분리되지 않는 현상이 발생된다. 그러나, 상기 나노 박막층(130)은 세라믹 재질로 형성되므로, 마운팅 노즐과 흡착되더라도 진공압이 제거되면 용이하게 분리된다. 따라서, 상기 나노 박막층(130)은 적층 세라믹 콘덴서가 실장 과정에서 마운팅 노즐로부터 용이하게 분리되도록 한다.
상기 나노 박막층(130)은 나노 두께의 박막으로 형성되며, 0.5 ~ 400nm의 두께로 형성되며, 바람직하게는 1 ~ 100nm의 두께로 형성된다. 상기 나노 박막층(130)은 두께가 너무 얇으면 마운팅 노즐과 외부 전극의 물리적인 접촉을 충분히 차단하지 못하게 된다. 또한, 상기 나노 박막층(130)은 너무 두꺼우면 불필요하게 공정 비용이 증가된다. 또한, 상기 나노 박막층(130)이 너무 두꺼우면, 나노 박막층(130)이 하부 전극의 표면에 형성되는 경우에 적층 세라믹 칩 부품이 회로 기판의 전극 패드에 솔더링될 때 제거 되지 않을 수 있다. 상기 하부 전극에 코팅된 나노 박막층(130)이 제거 되지 않는 경우에 하부 전극과 회로 기판의 전극 패드 사이에 전기적 접촉이 충분하지 않을 수 있다.
상기 나노 박막층(130)은 원자층 증착법(Atomic Layer Deposition; ALD), 스퍼터링(Sputtering)과 같은 물리 기상 증착법(Physical Vapor Deposition; PVD), 화학 기상 증착법(Chemical Vapor Deposition; CVD)와 같은 방법에 의하여 형성될 수 있다. 상기 나노 박막층(130)은 바람직하게는 박막의 두께 제어가 용이한 원자층 증착법으로 형성될 수 있다. 또한, 상기 나노 박막층(130)은 원자층 증착 공정에 의하여 형성되는 경우에 표면 경도가 낮아지게 되어 눌림 현상을 보다 효율적으로 감소시킬 수 있다.
상기 나노 박막층(130)은 전기 절연성의 산화물, 질화물 또는 이들의 화합물로 형성될 수 있다. 상기 산화물은 Al2O3, HfO2, ZrO2 La2O3, SiO2, Ta2O5, Nb2O5, Y2O3, SrTiO3, BaTiO3로 이루어진 군에서 선택되는 어느 하나 또는 이들의 화합물일 수 있다. 또한, 상기 질화물은 AlN 및 SiNx로 이루어진 군에서 선택되는 어느 하나 또는 이들의 화합물로 형성될 수 있다.
다음은 본 발명의 일 실시예에 따른 나노 박막층을 구비하는 적층 세라믹 칩 부품의 제조 방법에 대하여 설명한다.
상기에서 설명한 바와 같이, 본 발명의 일 실시예에 따른 적층 세라믹 칩 부품(100)은 소자부(110)와 외부 전극부(120) 및 나노 박막층(130)을 구비하며, 소자부(110)와 외부 전극부(120)는 일반적인 칩 부품에서의 구조와 동일 또는 유사한 구조를 가지며, 제조 공정도 동일 또는 유사하므로 여기서 제조 공정에 대한 구체적인 설명을 생략한다.
따라서, 이하에서는 상기 적층 세라믹 칩 부품(100)의 나노 박막층(130)을 원자층 증착 공정을 이용하여 형성하는 공정을 중심으로 설명한다. 상기 나노 박막층(130)은 상기에서 설명한 바와 같이 절연성을 갖는 산화물, 질화물 또는 이들의 화합물로 형성될 수 있으며, 원자층 증착 공정에 의하여 형성될 수 있다.
상기 원자층 증착 공정은 증착 온도를 80 ~ 350℃로 유지하며, 산화물 또는 질화물의 금속 이온 공급원과 산소 공급원 또는 질소 공급원을 교대로 공급하며, 중간에 불활성 가스를 퍼징하여 진행된다. 상기 산소 공급원은 수증기, 산소, 오존, 산소 플라즈마가 사용될 수 있다 여기서, 상기 증착 온도는 원자층 증착 공정을 진행하는 진공 챔버 내부의 온도일 수 있다. 상기 증착 온도는 사용되는 산화물 또는 질화물의 금속 이온 공급원의 종류에 따라 상기의 범위에서 적정하게 설정되며, 특히, 증착 온도가 박막의 증착 속도에 영향을 주지 않는 범위로 설정된다. 상기 증착 온도가 너무 낮으면 금속 이온 공급원과 산소 공급원 또는 질소 공급원의 불완전 반응에 의하여 증착 속도가 감소된다. 또한, 상기 증착 온도가 너무 낮으면 전구체의 불완전한 반응으로 전구체가 완전히 분해되지 않고 응축되어 막질이 나쁜 박막 상태로 증착 속도가 증가될 수 있다. 상기 증착 온도가 너무 높으면 재증발(reevaporation)에 의하여 증착 속도가 감소된다. 또한, 상기 증착 온도가 너무 높으면, 원자층 증착 공정과 함께 화학 기상 증착 공정이 진행되어 증착 속도가 증가되면서 나노 박막층의 두께 제어에 어려움이 있을 수 있다.
다음으로 상기 나노 박막층(130)이 Al2O3막으로 형성되는 경우에 원자층 증착 공정에 대하여 설명한다.
상기 Al2O3막을 형성하는 알루미늄 공급원으로 TMA(Trimethyl Aluminum: Al(CH3)3)가 사용될 수 있으며, 산소 공급원으로 수증기(H2O)가 사용될 수 있다. 또한, 상기 원자층 증착 공정은 증착 온도를 80 ~ 200℃로 유지하면서, 알루미늄 공급원을 0.1 ~ 1.5초동안 공급하고 불활성 가스를 30 ~ 100초 동안 공급하여 퍼징한 후에, 산소 공급원을 0.3 ~ 1.5초 동안 공급하고 불활성 가스를 30 ~ 100초 동안 공급하여 퍼징하는 과정을 1 공정 싸이클로 하여 수십 내지 수백 공정 싸이클을 반복한다. 도 3a과 도 3b를 참조하면, 산소 공급원은 공급 시간이 0.3 ~ 0.5초인 경우에 증착 속도가 일정하며, 알루미늄 공급원은 공급 시간이 0.1 ~ 0.5초인 경우에 증착 속도가 일정하다. 또한, 상기 증착 온도는 80 ~ 200℃ 온도 범위로 유지하는 것이 바람직하며, 이러한 온도 범위에서는 온도가 증착 속도에 영향을 주지 않는다. 도 4를 참조하면, 진공 챔버의 온도가 80 ~ 200℃범위에서 증착 속도가 일정한 것을 볼 수 있다. 또한, 상기 알루미늄 공급원과 산소 공급원을 공급하는 배관은 80℃도 정도로 유지하는 것이 바람직하다. 실험 결과에 따르면, 도 5를 참조하면, 나노 박막층(130)은 50, 100, 150, 200 싸이클을 수행하면, 60 ~ 220Å의 두께로 형성되며 싸이클당 대략 0.1nm의 두께로 형성되는 것을 확인할 수 있었다. 이때, 진공 챔버의 온도는 80℃로 하였으며, 알루미늄 공급원을 0.3초 동안 공급하고 아르곤 가스를 30초 동안 퍼징한 후에 산소 공급원을 0.3초 동안 공급하고 아르곤 가스를 30초 동안 퍼징하는 공정 싸이클을 반복하였다. 상기 원자층 증착 공정의 싸이클 수는 나노 박막층의 두께에 따라 적정하게 제어될 수 있다
다음은 상기 나노 박막층이 Al2O3막으로 형성되는 원자층 증착 공정에 대하여 보다 구체적인 실시예를 통하여 설명한다.
상기 적층 세라믹 칩 부품(100)은 원자층 증착 공정에 의하여 Al2O3막이 나노 박막층(130)으로 형성되었다. 이때, 상기 원자층 증착 공정은 알루미늄 공급원인 TMA와 산소 공급원인 H2O가 각각 1초씩 주입되고 90초 동안 퍼징하여 진행하였으며, 150℃에서 100싸이클을 진행하였다. 도 6을 보면 적층 세라믹 콘덴서의 상면을 포함하는 영역에 전체적으로 나노 박막층이 형성된 것을 확인할 수 있었다. 이를 확인하기 위하여, 적층 세라믹 콘덴서의 상면을 세 개의 구간으로 설정하고 각각의 구간에 대하여 Al2O3막의 존재 유무를 분석하였다. 적층 세라믹 콘덴서에서 외부 전극부의 상부를 각각 Ⅰ 영역과 Ⅲ 영역으로 하고 그 사이에 위치하는 중간 영역인 소자부의 상부를 Ⅱ 영역으로 설정하였다. 분석은 적층 세라믹 콘덴서의 상면에서 세 개의 구간에 대하여 각각 XPS(X-ray Photoelectron Spectroscopy)를 통하여 진행하였다. I 영역에서는, 도 7a를 참조하면 Al 2p 피크가 73.08 eV에 위치하며, 도 7b를 참조하면, O 1s 피크가 530.08 eV에 위치하며, 도 7c를 참조하면, 외부 전극부의 구성 성분인 Sn 3d 의 피크가 발견되었다. II 영역에서는, 도 8a를 참조하면, Al 2p 피크가 73.28eV에 위치하며, 도 8b를 참조하면 O 1s 피크가 530.28eV에 위치하는 것을 확인하였다. 다만, 도 8c에서 보는 바와 같이 Sn 3d 피크가 거의 발견되지 않아 I 영역과 차이가 있음을 알 수 있다. Ⅲ 영역에서는, 도 9a를 참조하면, Al 2p 피크가 73.18 eV에 위치하며, 도 9b를 참조하면, O 1s 피크가 529.98 eV에 위치하며, 도 9c를 참조하면, 외부 전극부의 구성 성분인 Sn 3d 의 피크가 발견되었다. 따라서, 상기 나노 박막층은 외부 전극부의 상면과 소자부의 상면에 전체적으로 균일하게 Al2O3 박막이 균일하게 증착되었음을 확인할 수 있다.
또한, 상기 나노 박막층이 형성된 적층 세라믹 콘덴서를 마운팅 노즐로 흡착하여 이동시킨 후에 마운팅 노즐로부터 분리한 결과, 적층 세라믹 콘덴서가 마운팅 노즐로부터 용이하게 분리되었다. 또한, 도 10을 참조하면, 적층 세라믹 콘덴서의 상면에는 마운팅 노즐에 의한 자국이 관찰되지 않았다. 도 10에서 전극의 상편에 수평 방향으로 형성된 홈 형상은 평가가 종료된 후에 핀셋으로 집어서 이동시킬 때 형성된 것이다.
비교를 위하여, 상기 나노 박막층이 형성되지 않은 적층 세라믹 콘덴서에 대하여 동일한 평가를 진행한 결과, 마운팅 노즐에 흡착된 후에 전극이 변형되면서 마운팅 노즐에 꽉 끼어 용이하게 분리되지 않았다. 또한, 도 11에서 보는 바와 같이, 상기 마운팅 노즐과 접촉한 적층 세라믹 콘덴서의 상면은 마운팅 노즐에 의한 강한 기계적 눌림으로 인하여 전극 부분에 변형이 유발된 것을 볼 수 있다.
또한, 상기 나노 박막층이 증착되는 두께 균일도를 평가하기 위하여 실리콘 웨이퍼에 Al2O3막을 원자 층 증착 공정을 이용하여 증착하였다. 상기 원자층 증착 공정에서 알루미늄 공급원으로 Al(CH3)3을 사용하였으며, 산소 공급원으로는 수증기(H2O)를 사용하였다. 상기 원자층 증착 공정은 알루미늄 공급원을 0.3초 동안 공급하고 아르곤 가스를 30초 동안 퍼징한 후에 산소 공급원을 0.3초 동안 공급하고 다시 아르곤 가스를 30초 동안 퍼징하는 과정을 1 공정 싸이클로 하여, 50 공정 싸이클을 각각 진행하였다. 이때, 공정 챔버는 80℃로 유지하였으며, 알루미늄 공급원과 산소 공급원을 공급하는 라인도 80℃를 유지하였다. 상기 산화물 나노 코팅층은 50 공정 싸이클을 진행한 경우에 전체 두께가 63.5Å이며, 두께 균일도가 3.8%로 측정되었다. 또한, 상기 원자층 증착 공정을 160 공정 싸이클을 진행한 경우에, 도 12를 참조하면, 산화물 나노 코팅층의 두께가 17.9nm로 측정되었다.
100: 적층 세라믹 칩 부품
110: 소자부 120: 외부 전극부
130: 나노 박막층
110: 소자부 120: 외부 전극부
130: 나노 박막층
Claims (16)
- 세라믹 본체와 상기 세라믹 본체의 내부에 위치하는 내부 전극을 포함하는 소자부와,
상기 세라믹 본체의 양측면을 각각 덮는 측면 전극과 상면 양측의 일부를 각각 덮는 상부 전극 및 하면 양측의 일부를 각각 덮는 하부 전극을 구비하는 제 1 외부 전극 및 제 2 외부 전극을 포함하는 외부 전극부 및
전기 절연성 물질로 형성되며, 상기 상부 전극을 포함하는 영역에 코팅되어 형성되는 나노 박막층을 포함하며,
상기 나노 박막층은 상기 외부 전극부의 외면의 전체와, 상기 제 1 외부 전극 및 제 2 외부 전극 사이에서 노출되는 상기 세라믹 본체의 외면에 형성되며,
상기 나노 박막층은 1 ~ 100nm의 두께로 형성되며,
회로 기판의 전극 패드에 솔더링될 때, 상기 하부 전극에 코팅된 상기 나노 박막층이 제거되는 것을 특징으로 하는 나노 박막층을 구비하는 적층 세라믹 칩 부품. - 삭제
- 삭제
- 삭제
- 삭제
- 제 1 항에 있어서,
상기 나노 박막층은 원자층 증착법(Atomic Layer Deposition; ALD), 물리 기상 증착법(Physical Vapor Deposition; PVD) 또는 화학 기상 증착법(Chemical Vapor Deposition; CVD)에 의하여 형성되는 것을 특징으로 하는 나노 박막층을 구비하는 적층 세라믹 칩 부품. - 제 1 항에 있어서,
상기 나노 박막층은 Al2O3 , HfO2, ZrO2 , La2O3, SiO2, Ta2O5, Nb2O5, Y2O3, SrTiO3 및 BaTiO3로 이루어진 군에서 선택되는 어느 하나 또는 이들의 화합물을 포함하여 형성되는 것을 특징으로 하는 나노 박막층을 구비하는 적층 세라믹 칩 부품. - 제 1 항에 있어서,
상기 나노 박막층은 AlN 및 SiNx로 이루어진 군에서 선택되는 어느 하나 또는 이들의 화합물을 포함하여 형성되는 것을 특징으로 하는 나노 박막층을 구비하는 적층 세라믹 칩 부품. - 제 1 항에 있어서,
상기 외부 전극부는 은(Ag), 주석(Sn) 또는 니켈(Ni) 금속으로 형성되는 것을 특징으로 하는 나노 박막층을 구비하는 적층 세라믹 칩 부품. - 제 1 항에 있어서,
상기 적층 세라믹 칩 부품은 적층 세라믹 콘덴서(Multi-Layer Ceramic Capacitor), 적층형 칩 인덕터(Multi-Layer Chip Inductor), 적층형 파워 인덕터(Multi-Layer Power Inductor) 또는 적층형 칩 비드((Multi-Layer Chip Bead)인 것을 특징으로 하는 나노 박막층을 구비하는 적층 세라믹 칩 부품. - 세라믹 본체와 상기 세라믹 본체의 내부에 위치하는 내부 전극을 포함하는 소자부와,
상기 세라믹 본체의 양측면을 각각 덮는 측면 전극과 상면 양측의 일부를 각각 덮는 상부 전극 및 하면 양측의 일부를 각각 덮는 하부 전극을 구비하는 제 1 외부 전극 및 제 2 외부 전극을 포함하는 외부 전극부 및
전기 절연성 물질로 형성되며, 상기 상부 전극을 포함하는 영역에 코팅되어 형성되는 나노 박막층을 포함하며,
상기 나노 박막층을 원자층 증착 공정에 의하여 코팅하며,
상기 나노 박막층은 Al2O3막으로 형성되며,
상기 원자층 증착 공정은
증착 온도는 80 ~ 200℃이며,
알루미늄 공급원은 TMA(Trimethyl Aluminum: Al(CH3)3)이며,
상기 알루미늄 공급원을 0.1 ~ 1.5초 동안 공급하고 불활성 가스를 30 ~ 100초동안 공급하여 퍼징한 후에, 산소 공급원을 0.1 ~ 1.5초 동안 공급하고 불활성 가스를 30 ~ 100초동안 공급하여 퍼징하는 공정 싸이클을 반복하여 진행하는 것을 특징으로 하는 나노 박막층을 구비하는 적층 세라믹 칩 부품 제조 방법. - 삭제
- 삭제
- 제 11 항에 있어서,
상기 산소 공급원은 수증기, 산소, 오존 또는 산소플라즈마인 것을 특징으로 하는 나노 박막층을 구비하는 적층 세라믹 칩 부품 제조 방법. - 제 11 항에 있어서,
상기 나노 박막층은 상기 외부 전극부의 외면의 전체에 형성되는 것을 특징으로 하는 나노 박막층을 구비하는 적층 세라믹 칩 부품 제조 방법. - 제 11 항에 있어서,
상기 나노 박막층은 상기 제 1 외부 전극 및 제 2 외부 전극 사이에서 노출되는 상기 세라믹 본체의 외면에도 형성되는 것을 특징으로 하는 나노 박막층을 구비하는 적층 세라믹 칩 부품 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140167012A KR101703195B1 (ko) | 2014-11-27 | 2014-11-27 | 나노 박막층을 구비하는 적층 세라믹 칩 부품 및 이의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140167012A KR101703195B1 (ko) | 2014-11-27 | 2014-11-27 | 나노 박막층을 구비하는 적층 세라믹 칩 부품 및 이의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20160064260A KR20160064260A (ko) | 2016-06-08 |
| KR101703195B1 true KR101703195B1 (ko) | 2017-02-17 |
Family
ID=56193298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140167012A KR101703195B1 (ko) | 2014-11-27 | 2014-11-27 | 나노 박막층을 구비하는 적층 세라믹 칩 부품 및 이의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101703195B1 (ko) |
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