KR20190038237A - 적층형 전자 부품 및 그 제조 방법 - Google Patents

적층형 전자 부품 및 그 제조 방법 Download PDF

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KR20190038237A
KR20190038237A KR1020180001877A KR20180001877A KR20190038237A KR 20190038237 A KR20190038237 A KR 20190038237A KR 1020180001877 A KR1020180001877 A KR 1020180001877A KR 20180001877 A KR20180001877 A KR 20180001877A KR 20190038237 A KR20190038237 A KR 20190038237A
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한승훈
조성민
오동준
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삼성전기주식회사
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    • HELECTRICITY
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    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
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    • HELECTRICITY
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    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/30Stacked capacitors

Abstract

본 발명은, 커패시터 바디의 표면에 다층 구조로 된 코팅층이 형성되어 내습 신뢰성을 향상시킬 수 있는 적층형 전자 부품 및 그 제조 방법을 제공한다.

Description

적층형 전자 부품 및 그 제조 방법{MULTALAYERED ELECTRONIC COMPONENT AND METHOD OF PREPARAING THE SAME}
본 발명은 적층형 전자 부품 및 그 제조 방법에 관한 것이다.
적층형 전자 부품의 하나인 적층형 커패시터(MLCC)는 그 크기가 점차 작아지고 있으며, 작은 부피(dimension)에서 고용량을 구현하기 위해 동일 부피에서의 유전체의 유효 부피율은 높아지고 상대적으로 전극의 두께는 낮아지고 있다.
또한, 최근의 적층형 커패시터는, 더욱 강화된 사양의 내습 신뢰성을 요구하는데, 이렇게 전극의 두께가 낮아지면서 도금액이나 수분 침투에 의한 내습 신뢰성 문제가 증가하고 있다.
국내공개특허공보 제2016-0001026호 국내등록특허공보 제10-1703195호
본 발명의 목적은 내습 신뢰성을 향상시킬 수 있는 적층형 전자 부품을 제공하는 것이다.
본 발명의 일 측면은, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 복수의 유전체층과 상기 유전체층을 사이에 두고 일단이 상기 제3 및 제4 면을 통해 노출되도록 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 커패시터 바디; 상기 커패시터 바디의 제3 및 제4 면에 배치되고, 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 도전층; 상기 제1 및 제2 도전층의 표면을 각각 커버하는 제1 및 제2 도금층; 및 상기 제1 및 제2 도금층이 노출되도록 상기 커패시터 바디의 표면에 다층 구조로 형성되고, 총 두께가 10 내지 200nm인 복수의 코팅층; 을 포함하는 적층형 전자 부품을 제공한다.
본 발명의 일 실시 예에서, 상기 복수의 코팅층 중 적어도 일부가 상이한 재료로 이루어질 수 있다.
본 발명의 일 실시 예에서, 상기 코팅층이 2중층으로 이루어지고, 이 중 내부 코팅층은 산화알루미늄(Al2O3)을 포함하고, 외부 코팅층은 이산화규소(SiO2) 또는 이산화티타늄(TiO2) 중 하나를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 코팅층이 아일랜드 형상으로 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 코팅층이 상기 제1 도전층과 제1 도금층 사이의 일부 및 상기 제2 도전층과 제2 도금층 사이의 일부에 더 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 도금층은, 상기 제1 및 제2 도전층 상에 형성되는 니켈 도금층과, 상기 니켈 도금층 상에 형성되는 주석 도금층을 포함할 수 있다.
본 발명의 다른 측면은, 커패시터 바디의 양 단에 제1 및 제2 도전층을 형성하고 소성하여 소성체를 마련하는 단계; 상기 소성체의 둘레를 박막 ALD(Atomic Layer Depositon) 공법으로 코팅하고 건조하여 다층 구조의 코팅층을 형성하는 단계; 상기 제1 및 제2 도전층의 표면에 형성된 코팅층을 제거하는 단계; 및 상기 제1 및 제2 도전층의 표면에 도금 공정으로 제1 및 제2 도금층을 각각 형성하는 단계; 를 포함하고, 상기 다층 구조의 코팅층의 전체 두께가 10 내지 200nm인 적층형 전자 부품의 제조 방법을 제공한다.
본 발명의 일 실시 예에서, 상기 다층 구조의 코팅층을 형성하는 단계에서, 각 층의 코팅층을 상이한 재료로 코팅할 수 있다.
본 발명의 일 실시 예에서, 상기 다층 구조의 코팅층을 형성하는 단계에서, 코팅층을 2중층으로 형성하되, 이 중 내부 코팅층은 산화알루미늄(Al2O3)을 포함하는 재료로 코팅하고, 외부 코팅층은 이산화규소(SiO2) 또는 이산화티타늄(TiO2) 중 하나를 포함하는 재료로 코팅할 수 있다.
본 발명의 일 실시 예에서, 상기 다층 구조의 코팅층을 형성하는 단계에서, 코팅층을 아일랜드 형상으로 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 도전층의 표면에 상기 코팅층 중 일부가 남아있도록 할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 도금층을 형성하는 단계에서, 상기 제1 및 제2 도전층 상에 니켈 도금층을 각각 형성하고, 상기 니켈 도금층 상에 주석 도금층을 형성할 수 있다.
본 발명의 일 실시 형태에 따르면, 적층형 전자 부품의 내습 신뢰성을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 제1 실시 형태에 따른 적층형 전자 부품을 도시한 사시도이다.
도 2는 도 1의 I-I'선 단면도이다.
도 3은 도 1의 커패시터 바디의 제1 및 제2 내부 전극의 구조를 각각 도시한 분리사시도이다.
도 4는 본 발명의 제1 실시 형태에서 커패시터 바디와 도전층의 표면에 코팅층이 형성된 것을 도시한 단면도이다.
도 5는 도 1에서 도전층의 표면에 형성된 코팅층이 제거된 것을 도시한 단면도이다.
도 6은 본 발명의 제2 실시 형태에 따른 적층형 전자 부품을 도시한 단면도이다.
도 7은 도 6에서 도금층을 제외한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
도 1은 본 발명의 제1 실시 형태에 따른 적층형 전자 부품을 도시한 사시도이고, 도 2는 도 1의 I-I'선 단면도이고, 도 3은 도 1의 커패시터 바디의 제1 및 제2 내부 전극의 구조를 각각 도시한 분리사시도이다.
도 1 내지 도 3을 참조하면, 본 발명의 제1 실시 형태에 따른 적층형 전자 부품은, 커패시터 바디(110), 제1 및 제2 도전층(131, 132), 코팅층(140) 및 제1 및 제2 도금층(133, 134)를 포함한다.
커패시터 바디(110)는 복수의 유전체층(111)과 복수의 유전체층(111)을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극(121, 122)을 포함한다.
또한, 커패시터 바디(110)는 Z방향으로 서로 대향하는 제1 및 제2 면(1, 2)과, 제1 및 제2 면(1, 2)과 연결되고 X방향으로 서로 대향하는 제3 및 제4 면(3, 4)과, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면과 연결되며 Y방향으로 서로 대향하는 제5 및 제6 면(5, 6)을 포함할 수 있다.
제1 및 제2 내부 전극(121, 122)은 일단이 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출될 수 있다.
제1 및 제2 외부 전극(131, 132)은 커패시터 바디(110)의 제3 및 제4 면(3, 4)에 각각 배치되어 제1 및 제2 내부 전극(121, 122)의 노출된 부분과 각각 접속되어 전기적으로 연결된다.
이때, 제1 및 제2 외부 전극(131, 132)은 커패시터 바디(110)의 제1 및 제2 면(1, 2)의 일부와 제5 및 제6 면(5, 6)의 일부까지 각각 연장될 수 있다.
제1 및 제2 도금층(133, 134)은 제1 및 제2 도전층(131, 132)의 표면을 각각 커버하도록 형성된다.
이때, 제1 및 제2 도금층(133, 134)은 제1 및 제2 도전층(131, 132) 상에 형성되는 니켈(Ni) 도금층과 상기 니켈 도금층 상에 형성되는 주석(Sn) 도금층을 포함할 수 있다.
코팅층(140)은 제1 및 제2 도금층(133, 134)이 외부로 노출되도록 커패시터 바디(110)의 표면 중에서 제1 및 제2 도금층(133, 134)에 의해 커버되지 않는 부분에 형성된다.
이때, 코팅층(140)은 다층 구조로 이루어진다. 본 실시 형태에서는, 코팅층(140)을 제1 및 제2 코팅층(141, 142)의 2층 구조로 도시하여 설명하고 있지만, 본 발명이 이에 한정되는 것은 아니며, 코팅층은 3층 이상의 구조로 이루어질 수 있다.
이때, 제1 및 제2 코팅층(141, 142)은 상이한 재료로 형성될 수 있다. 예컨대, 내측에 위치하는 제1 코팅층(141)은 산화알루미늄(Al2O3)을 포함하고 외측에 위치하는 제2 코팅층(142)은 이산화규소(SiO2 )을 포함하거나, 또는 제1 코팅층(141)은 산화알루미늄을 포함하고 제2 코팅층(142)은 이산화티타늄(TiO2)을 포함할 수 있다.
산화알루미늄, 이산화규소 및 이산화티타늄은 기상 박막 증착에 용이하게 사용할 수 있는 재료이고, 산화알루미늄은 커패시터 바디와의 접착성이 우수한 특성을 가지므로, 이와 같이 내측 코팅층을 산화알루미늄을 포함하는 재료로 형성하고, 외부 코팅층을 이산화규소 또는 이산화티타늄을 포함하는 재료로 형성하면, 투습률을 더 낮출 수 있어 내습신뢰성을 더욱 향상시킬 수 있다.
또한, 제1 및 제2 코팅층(141, 142)을 포함하는 코팅층(140)의 전체 두께는 10 내지 200nm일 수 있다. 코팅층(140)의 전체 두께가 10nm 미만이면 내습 신뢰성 향상 효과가 저하될 수 있고, 코팅층(1140)의 전체 두께가 200nm를 초과하면 불필요한 공정시간 증가되며 도금 불량이 증가될 수 있다.
아래, 표 1은 코팅층을 산화알루미늄 단일층으로 한 비교 예와 코팅층을 산화알루미늄과 이산화규소의 2중층으로 한 실시 예에서, 코팅층의 전체 두께에 따른 내습양품률 및 도금양품률의 변화를 나타낸 것이다. 여기서, 내습양품률은 샘플 별로 100개를 테스트한 결과 신뢰성 불량이 발생하지 않은 개수의 %이다. 또한, 신뢰성 테스트는 85℃, 85%의 조건에서 9.5VV 전압을 12시간 동안 인가하고 실시하였다. 도금양품률은 도금 후 도금 번짐 또는 미도금 불량이 발생하지 않는 개수 의 %이다.
실시 예 (Al2O3/SiO2) 비교 에 (Al2O3)
# 두께
(nm)
내습양품률
(%)
도금양품률
(%)
# 두께
(nm)
내습양품률
(%)
도금양품률
(%)
1 3 31% 97% 14 3 33% 95%
2 5 45% 99% 15 5 35% 97%
3 8 58% 100% 16 8 32% 100%
4 10 100% 100% 17 11 49% 100%
5 13 100% 100% 18 14 51% 100%
6 18 100% 100% 19 19 64% 100%
7 25 100% 100% 20 27 74% 100%
8 44 100% 100% 21 43 97% 100%
9 60 100% 100% 22 61 98% 100%
10 86 100% 100% 23 87 98% 100%
11 127 100% 100% 24 131 98% 100%
12 171 100% 100% 25 170 99% 100%
13 211 100% 77% 26 218 100% 78%
표 1을 참조하면, 실시 예에서 코팅층의 두께가 10nm 이상인 샘플 4 내지 13의 경우 내습양품률이 100%로 나타났으며, 코팅층의 두께가 10nm 미만인 샘플 1 내지 3의 경우 내습양품률이 60% 이하로 내습신뢰성에 문제가 있음을 확인할 수 있다.
또한, 코팅층의 두께가 200nm를 초과하는 샘플 13의 경우 도금양품률이 77%로 불량이 발생하는 것을 알 수 있다.
따라서, 본 발명에서 코팅층의 두께의 바람직한 범위는 10 내지 200nm이 될 수 있다.
한편, 비교 예에서, 코팅층의 두께가 218nm 미만인 샘플 14 내지 25에서 내습신뢰성에 불량이 있는 것으로 나타났고, 코팅층의 두께가 218nm인 샘플 26의 경우 내습신뢰성은 양호하지만 도금불량이 발생하는 것을 확인할 수 있다.
도 6은 본 발명의 제2 실시 형태에 따른 적층형 전자 부품을 도시한 단면도이고, 도 7은 도 6에서 도금층을 제외한 단면도이다.
여기서, 제1 및 제2 내부 전극(121, 122) 및 커패시터 바디(110)의 구조는 앞서 설명한 일 실시 형태와 유사하므로 중복을 피하기 위하여 이에 대한 구체적인 설명은 생략한다.
도 6 및 도 7을 참조하면, 본 발명의 제2 실시 형태에 따른 전자 부품은, 코팅층(140')이 아일랜드(island) 형상일 수 있다.
본 실시 예에서, 코팅층(140')은 제1 및 제2 코팅층(141', 142')를 포함하고, 팅층(140')은 커패시터 바디(110)의 표면 중에서 제1 및 제2 도금층(133, 134)에 의해 커버되지 않는 부분은 물론 제1 및 제2 도전층(131, 132)의 표면에도 일부 형성될 수 있다.
즉, 코팅층(140')이 제1 도전층(131)과 제1 도금층(133) 사이의 일부 및 제2 도전층(132)과 제2 도금층(134) 사이의 일부에 형성될 수 있다.
이하, 본 실시 형태의 코팅층과 도금층을 형성하여 적층형 전자 부품을 제조하는 공정에 대해 설명한다.
먼저, 커패시터 바디(110)의 양 단에 제1 및 제2 도전층(131, 132)을 형성하고 소성하여 소성체를 마련한다.
다음으로, 도 4에서와 같이, 소성체의 둘레를 ALD(Atomic Layer Deposition) 공법으로 박막(41, 42)을 2차례 이상 코팅하고 건조하여 다층으로 된 코팅층을 형성한다.
이때, ALD 공법을 사용함으로써 코팅층의 두께를 얇게 조절하면서 매우 작은 틈새까지도 박막 코팅이 가능해진다.
그리고, 본 실시 형태에서는, 코팅층을 제1 및 제2 코팅층의 2층 구조로 도시하여 설명하고 있지만, 본 발명이 이에 한정되는 것은 아니며, 코팅층은 3층 이상의 구조로 이루어질 수 있다.
또한, 제1 및 제2 코팅층을 형성하는 박막 재료는 상이한 재료일 수 있다.
예컨대, 내부의 제1 코팅층은 산화알루미늄(Al2O3)을 포함하는 재료로 코팅하여 형성하고 외부의 제2 코팅층은 이산화규소(SiO2 )를 포함하는 재료로 코팅하여 형성하거나, 또는 내부의 제1 코팅층은 산화알루미늄을 포함하는 재료로 코팅하여 형성하고 외부의 제2 박막은 이산화티타늄(TiO2)을 포함하는 재료로 코팅하여 형성할 수 있다.
다음으로, 도 5에서와 같이, 제1 및 제2 도전층(131, 132)의 표면에 형성된 박막을 SiC 연마 등을 통해 제거한다. 이에 커패시터 바디(110)에서 제1 및 제2 외부 전극(131, 132)으로 커버되지 않는 부분에만 제1 및 제2 코팅층(141, 142)이 형성되게 된다.
이때, 제1 및 제2 코팅층(141, 142)를 포함하는 코팅층의 전체 두께는 10 내지 200nm일 수 있다.
코팅층의 전체 두께가 10nm 미만이면 내습 신뢰성 향상 효과가 저하될 수 있고, 코팅층의 전체 두께가 200nm를 초과하면 불필요한 공정시간 증가되며 도금 불량이 증가될 수 있다.
다음으로, 제1 및 제2 도전층(131, 132)의 표면에 도금 공정으로 제1 및 제2 도금층(133, 134)을 각각 형성하여 도 2에서와 같은 적층형 전자 부품을 마련한다.
이때, 제1 및 제2 도금층(133, 134)은 제1 및 제2 외부 전극(131, 132)에 각각 니켈 도금을 실시하여 니켈 도금층을 형성하고, 이후 상기 니켈 도금층 상에 주석 도금을 실시하여 주석 도금층을 형성할 수 있다.
본 실시 형태에서는, 커패시터 바디(110)의 표면에 제1 및 제2 코팅층(141, 142)을 포함하는 코팅층(140)이 형성됨에 따라, 적층형 전자 부품의 내습 신뢰성이 향상될 수 있다.
한편, 도 6 및 도 7에서와 같이, 코팅층은 다층 구조의 코팅층을 형성하는 단계에서, 박막을 아일랜드(island) 형상으로 코팅하여 형성할 수 있다.
이 경우, 제1 및 제2 코팅층(141', 142')은 커패시터 바디(110)의 표면 중에서 제1 및 제2 도금층(133, 134)에 의해 커버되지 않는 부분은 물론 제1 도전층(131)과 제1 도금층(133) 사이, 그리고 제2 도전층(132)과 제2 도금층(134) 사이에 형성되어도 도전층과 도금층 간의 전기적 연결은 그대로 유지되므로, 도전층의 표면에 형성된 코팅층을 제거하는 작업이 생략되거나 제1 및 제2 도전층의 표면에 코팅층 중 일부가 남아있도록 작업을 진행할 수 있다.
종래의 적층형 커패시터는 제작 공정 중 도금 공정시 외부 전극의 치밀도가 저하된 부분을 통해 도금액이 침투하여 내부 전극에 피해(damage)를 주고 신뢰성 불량이 발생할 수 있다.
또한, 공정 도중에 커패시터 바디와 외부 전극 간의 들뜸 현상이 발생하는 경우 이 부분이 수분의 침투 경로가 되어 내습 신뢰성을 저하시키게 된다.
이에, 내습 신뢰성의 향상을 위해, 외부 전극의 끝단에 유기막을 함침 코팅 방식으로 형성하는 방법이 개시되어 있으며, 이때 PDMS(Polydimethylsiloxane) 등의 재료를 사용할 수 있다.
그러나, 이러한 함침 방식은 커패시터 바디와 외부 전극의 계면에 들뜸이 발생하는 경우 일부의 틈새는 메울 수 있지만, 틈새가 얇은 경우 깊이까지 침투가 어렵기 때문에 외부 전극의 내부에 포어(pore)가 잔류는 문제가 발생할 수 있다.
그러나, 본 실시 형태에 따르면, 외부 전극을 소성한 후 적층형 전자 부품의 전면에 박막 ALD(Atomic Layer Deposition) 공법을 통하여 다층 구조의 박막층을 코팅하여 내습 신뢰성을 향상시킬 수 있다.
또한, 커패시터 바디와 외부 전극의 계면에 들뜸이 발생하는 경우, 틈새가 얇은 경우에도 깊이까지 침투할 수 있기 때문에 외부 전극의 내부에 포어(pore)가 잔류하는 것을 방지할 수 있다.
이렇게 제조된 적층형 전자 부품은 IT 장치의 바이패싱(by passing), 인터스테이징 커플링(interstage coupling), 필터(filter) 등에 사용될 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
110: 커패시터 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 도전층
133, 134: 제1 및 제2 도금층
140: 코팅층
141, 141': 제1 코팅층
142, 142': 제2 코팅층

Claims (12)

  1. 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 복수의 유전체층과 상기 유전체층을 사이에 두고 일단이 상기 제3 및 제4 면을 통해 노출되도록 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 커패시터 바디;
    상기 커패시터 바디의 제3 및 제4 면에 배치되고, 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 도전층;
    상기 제1 및 제2 도전층의 표면을 각각 커버하는 제1 및 제2 도금층; 및
    상기 제1 및 제2 도금층이 노출되도록 상기 커패시터 바디의 표면에 다층 구조로 형성되고, 총 두께가 10 내지 200nm인 복수의 코팅층; 을 포함하는 적층형 전자 부품.
  2. 제1항에 있어서,
    상기 복수의 코팅층 중 적어도 일부가 상이한 재료로 이루어지는 적층형 전자 부품.
  3. 제2항에 있어서,
    상기 코팅층이 2중층으로 이루어지고, 이 중 내부 코팅층은 산화알루미늄(Al2O3)을 포함하고, 외부 코팅층은 이산화규소(SiO2) 또는 이산화티타늄(TiO2) 중 하나를 포함하는 적층형 전자 부품.
  4. 제1항에 있어서,
    상기 코팅층이 아일랜드 형상으로 형성되는 적층형 전자 부품.
  5. 제4항에 있어서,
    상기 코팅층이 상기 제1 도전층과 제1 도금층 사이의 일부 및 상기 제2 도전층과 제2 도금층 사이의 일부에 더 형성되는 적층형 전자 부품.
  6. 제1항에 있어서,
    상기 제1 및 제2 도금층은, 상기 제1 및 제2 도전층 상에 형성되는 니켈 도금층과, 상기 니켈 도금층 상에 형성되는 주석 도금층을 포함하는 적층형 전자 부품.
  7. 커패시터 바디의 양 단에 제1 및 제2 도전층을 형성하고 소성하여 소성체를 마련하는 단계;
    상기 소성체의 둘레를 박막 ALD(Atomic Layer Depositon) 공법으로 코팅하고 건조하여 다층 구조의 코팅층을 형성하는 단계;
    상기 제1 및 제2 도전층의 표면에 형성된 코팅층을 제거하는 단계; 및
    상기 제1 및 제2 도전층의 표면에 도금 공정으로 제1 및 제2 도금층을 각각 형성하는 단계; 를 포함하고,
    상기 다층 구조의 코팅층의 전체 두께가 10 내지 200nm인 적층형 전자 부품의 제조 방법.
  8. 제7항에 있어서,
    상기 다층 구조의 코팅층을 형성하는 단계에서, 각 층의 코팅층을 상이한 재료로 코팅하는 적층형 전자 부품의 제조 방법.
  9. 제7항에 있어서,
    상기 다층 구조의 코팅층을 형성하는 단계에서, 코팅층을 2중층으로 형성하되, 이 중 내부 코팅층은 산화알루미늄(Al2O3)을 포함하는 재료로 코팅하고, 외부 코팅층은 이산화규소(SiO2) 또는 이산화티타늄(TiO2) 중 하나를 포함하는 재료로 코팅하는 적층형 전자 부품의 제조 방법.
  10. 제7항에 있어서,
    상기 다층 구조의 코팅층을 형성하는 단계에서, 코팅층을 아일랜드 형상으로 형성하는 적층형 전자 부품의 제조 방법.
  11. 제10항에 있어서,
    상기 제1 및 제2 도전층의 표면에 상기 코팅층 중 일부가 남아있도록 하는 적층형 전자 부품의 제조 방법.
  12. 제7항에 있어서,
    상기 제1 및 제2 도금층을 형성하는 단계에서, 상기 제1 및 제2 도전층 상에 니켈 도금층을 각각 형성하고, 상기 니켈 도금층 상에 주석 도금층을 형성하는 적층형 전자 부품의 제조 방법.
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