KR0163189B1 - 반도체 정류 다이오드 - Google Patents
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Abstract
내용없음
Description
제1도는 본 발명 반도체 정류 다이오드의 일 실시예를 나타낸 사시도.
제2도는 제1도의 다이오드의 작용을 설명하기 위한 일부 확대 단면도.
제3도는 W와 Em및 JR와의 관계를 나타낸 특성도.
제4도는 W와 JR의 관계를 나타낸 특성도.
제5도는 W와 VF와의 관계를 나타낸 특성도.
제6도는 W와 P와의 관계를 나타낸 특성도.
제7도는 VF와 JR와의 관계를 나타낸 특성도.
제8도, 제9도, 제10도, 제11도 및 제12도는 본 발명 반도체 정류 다이오드의 다른 실시예를 나타낸 개략도.
제13도는 본발명 반도체 정류다이오드를 사용한 전원장치의 일예를 나타낸 회로도.
제14도는 제13도의 전원장치를 사용한 전자계산기의 일예를 나타낸 블록도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기체 2 : 제 1의 주전극
3 : 제 2의 주전극 4 : 절연막
6 : 도전재 11,12 : 주표면
13 : 제 1의 반도체 영역(n형) 14 : 제 2의 반도체 영역(n＋형)
15 : 제 3의 반도체 영역(p＋형) 16 : 제 4의 반도체 영역(p＋형)
17 : 요부(凹部) 18 : 제 5의 반도체 영역
52 : 공핍층 701, 702 : 입력단자
703 : 직류전원 704, 705 : 출력단자
706 : 부하 707, 708 : 전원전압 분할용 콘덴서
709, 710 : 스위칭 소자 711 : 변압기
712, 713 : 다이오드 714 : 리액터
715 : 평활용 콘덴서
본 발명은 반도체 장치 특수 순방향 전압강하가 낮고 또 역방향의 누설전류가 적은 저손실 다이오드에 관한 것이다.
반도체 정류 다이오드는, 교류를 직류로 변환하는 회로소자로서, 직류로 동작하는 전기장치 또는 전자장치의 전원부에 다수개가 사용되고 있다. 근년, 전기장치 및 전자장치의 반도체화, IC화, 또는 LSI화가 도모되는 장치의 에너지 절약화가 진행됨에 따라, 전원부에 있어서의 전력 소비가 장치의 효율을 좌우하는 중요한 팩터가 되고 있다. 전원부의 전력소비를 저감하기 위해서는, 전원부의 주된 구성요소인 반도체 정류다이오드의 저손실화가 필요하다.
반도체 정류 다이오드의 저손실화를 위한 일방법으로서, pn 전압 다이오드 대신에 쇼트키(Schottky barrier) 다이오드를 사용하는 것이 알려져 있다. 그러나 쇼트키 접합 다이오드는 순방향 전압 강하가 0.5 내지 0.6V가 낮기 때문에 순방향 손실의 저감을 도모할수가 있으나, 역방향 누설 전류가 pn 접합 다이오드에 비교하여 2자리 이상 크기 때문에 역방향 손실이 증가하여, 순방향 손실과 역 방향 손실을 합계한 총 손실은 pn 접합 다이오드에 비교하여 조금밖에 저감되지 않는다. 그러므로, 쇼트키 접합 다이오드의 역방향 누설 전류의 저감을 도모하는 구조로서 일본국 특공소 59-35183호 공보, 특개소 56-2672gh 공보, 특개소 59-115566호 공보 및 특개소 60-74582호 공보에 개시되어 있는 바와 같이, 쇼트키 접합에 인접하여 기판 영역과는 반대 도전형의 반도체 영역을 소정간격으로 병설하고, 역방향 전압인가시에 반도체 영역과 기판 영역과의 pn 접합이 역 바이어스되어 기판 영역으로 퍼지는 공핍증에 의하여 반도체 영역 상호간이 핀치오프되도록 구성하는 것이 알려져 있다.
상기한 역방향 누설 전류의 유통로를 공핍층으로 핀치 오프하는 구조의 쇼트키 접합 다이오드에서는, 후술하는 이유 때문에 역방향 누설전류를 저감시키는 것이 곤란하였다. 이 때문에, 전기장치 및 전자장치의 전원부에 공지의 반도체 정류 다이오드를 사용하는 한, 전원부에서의 손실이 많아 장치의 손실 저감이 도모되지 않는다는 결점이 있었다. 또, 전원부의 손실이 많다는 것은 전원부에서의 발열이 많다는 것을 의미하며, 이 결과 큰 냉각 수단을 필요로하여 장치의 소형화가 도모되지 않는다는 결점이 있었다.
본 발명의 목적은, 상기한 결점을 해소한 반도체 정류 다이오를 제공하는데 있다.
본 발명의 목적을 구체적으로 말하면, 저손실의 반도체 정류 다이오드를 제공하는데 있다.
본 발명 반도체 정류 다이오드의 특징은, 한쌍의 주표면간에 한쪽의 주표면에 인접하는 한쪽 도형형의 제 1의 반도체 영역, 다른쪽의 주표면 및 제 1의 반도체 영역에 인접하고, 제 1의 반도체 영역 보다 고 불순물 농도를 가지는 한쪽 도전형의 제 2의 반도체 영역, 한쪽의 주표면으로부터 제 1의 반도체 영역 내에 연장되고, 한쪽의 주표측에서 볼 때 소정의 간격을 가지고 병설된 다른쪽 도전형의 복수개의 제 3의 반도체 영역을 가지는 반도체 기판과, 반도체 기판의 한쪽의 주표면상에 설치되어, 제 1의 반도체 영역과의 계면에서 쇼트키 접합을 형성하고, 제 3의 반도체 영역에 저항 접촉하는 제 1의 주전극과, 반도체 기체의 다른쪽의 주표면에 있어서 제 2의 반도체 영역에 저항 접촉되는 제 2의 주전극을 구비하고, 제 3의 반도체 영역 상호간의 간격을 W, 그 깊이를 D, 제 1의 반도체 영역과 제 3의 반도체 영역과의 사이에 ;형성되는 pn접합의 확산 전위에의하여 제 1의 반도체 영역측에 퍼지는 공핍층의 넓이를 WO라 했을 때, 2 wo W
3D의 관계를 가지는 점에 있다. 복수개의 제 3의 반도체 영역에 스트라이프 형상 및 다각형 형상 또는 서로 연결된 스트라이프 형상 및 다각형 형상 및 이들의 변형이 고려된다. 또, 제 1의 주전극은 제 1의 반도체 영역과의 계면에서 단일의 금속 또는 장벽높이(barrier Hign)가 다른 복수의 금속으로 구성할수가 있다.
쇼트키 접합부에 있어서의 역방향 누설 전류밀도(JR)는 다음식(1)으로 표시되는 것이 알려져 있다.
여기서 A*는 리챠드슨 정수, T는 전대온도(K), q는 소(素)전하량, kB는 볼쓰만 정수, δBO는 방벽높이(V), εsi는 반도체의 유전율, Em은 쇼트키 접합의 반도체 측에서의 표면 전계강도, α는 경험적으로 주어지는 파라미터이다. 식(1)의 소괄호내를 보면 전계강도 Em 커지면, 소괄호 내의 값 즉 장벽높이가 저하하여, 식(1)으로 표시되는 역방향 누설전류는 증가하는 것을 알수 있다.
본 발명의 반도체 정류 다이오드에서는, 제 3 반도체 영역 상호간의 간격 즉 쇼트키 접합의 폭음 W, 제 3의 반도체 영역의 깊이를 D, 제 1의 반도체 영역과 제 3의 반도체 영역과의 사이에 형성되는 pn 접합의 확산전위에 의하여 제 1의 반도체 영역측에 확산하는 공핍층의 폭을 wo라 했을 때,
의 관계를 갖도록 구성함으로써, 쇼트키 접합의 반도체측에 있어서의 표면 전계강도의 대폭 저감을 도모함으로써, 역방향 누설 전류를 대폭적으로 저감하고, 저손실화를 달성하게 되는 것이다.
이하, 본 발명을 실시예로서 나타낸 도면을 사용하여 상세하게 설명한다.
제1도는 본 발명 반도체 정류 다이오드의 일 실시예를 나타낸 요부 사시도이다. 도면에 있어서, 1은 서로 반대측에 위치하는 1쌍의 주표면(11,12)을 가지는 반도체 기체이고, 1쌍의 주표면간에 한쪽의 주표면(11)에 인접하는 n형의 제 1의 반도체영역(13)과, 다른쪽의 주표면(12) 및 제 1의 반도체 영역(13)에 인접하고, 제 1의 반도체 영역 보다 고불순물 농도를 가지는 n＋형의 제 2의 반도체 영역(14)과, 한쪽의 주표면으로부터 제 1의 반도체 영역(13)내에 뻗어있고, 한쪽의 주표면(11)측에서 보았을 때 스트라이프 형상을 가지고 그 길이방향을 줄지어 맞추고 서로 소정의 간격을 가지고 병설되고, 제 1의 반도체 영역(13)보다 고불순물 농도를 가지는 p＋형의 복수개의 제 3의 반도체 영역(15)과, 한쪽의 주 표면(11)으로부터 제 1의 반도체 영역(13)내에 연장되고, 한쪽의 주표면(11)측에서 보았을 때 링 형상이고 제 3의 반도체 영역(5)군을 소정의 간격을 가지고 포위하고, 제 1의 반도체 영역(13)보다 고 불순물 농도를 가지는 p＋형의 제 4의 반도체 영역(16)을 구비하고 있다. 2는 반도체기체(1)의 한쪽의 주표면(11)상에 설치되고, 제 1의 반도체 영역(13)과의 계면에서 쇼트키 접합을 형성하고, 제 3의 반도체 영역(15) 및 제 4의 반도체 영역(16)의 내주측 부분에 저항 접촉하는 제 1의 주전극, 2은, 반도체 기체(1)의 다른쪽의 주표면(12)에 있어서 제 2의 반도체 영역(14)에 저항 접촉되는 제 2의 주전극, 4는 반도체 기체(1)의 한쪽의 주표면(11)의 주연부에 있어서 제 4의 반도체 영역(16)의 외주측 부분 및 그 외주측에 노출하는 제 1의 반도체 영역(13)상에 설치한 SiO2, PSG등의 절연막이고, 이 절연막이고, 이 절연막(4)위에 제 1의 주전극(2)의 이부가 뻗어있다. 제 1의 주전극(2)은 제 1의 반도체 영역(13)의 다수 케리어인 전자에 대하여 장벽을 형성하는 전극재료, 예를 들면 Mo, Ti등의 금속 및 이들 금속의 실리사이드(silicide), 또는 금속(Be)이나 기타의 불순물(Ge, B)을 포함하는 다결정 실리콘 또는 아몰피스 실리콘이 사용된다.
이 실시예에서 중요한 점은, 제 3의 반도체 영역(15) 상호간의 간격을 W, 제 3의 반도체 영역(15)의 깊이를 D, 제 1의 반도체 영역(13)과 제 3의 반도체 영역(15)과의 사이에 형성되는 pn접합(J)의 확산전위에 의하여 제 1의 반도체 영역(13)측에 퍼지는 공핍층의 폭을 wo라 했을 때, 2wo = W
3D의 관계를 만족시키도록 제 3의 반도체 영역(15)을 형성하고 있는 것이다. 이하 이와 같이 형성하는 이유에 관하여 설명한다.
제2도는 제1도의 반도체 정류 다이오드의 일부 확대 단편도이고, 제2도 (a)는 제 2의 주전극(3)이 정전위, 제 1의 주전극(2)이 부전위가되는 역 바이어스 상태를 제 2도 (b)는 제 1의 주전극(2)이 정전위, 제 2의 주전극이 부전위가 되는 순바이어스 상태를 각각 나타내고 있다. 제 2도 (a)의 역 바이어스 상태에 있어서는, pn 접합(J)으로 부터 제 1의 반도체 영역(13)내에 퍼지는 공핍층은 제 3의 반도체 영역(15) 상호간을 메꾸어 버려 파선(51)으로 나타낸 바와 같이 제 2의 반도체 영역(14) 근방가지 뻗어있다. 이때 흐르는 역 방향 누설 전류를 통과하는 것으로 나누어지나, 지배적인 것은 후자이다. 쇼트키 접합부를 흐르는 역방향 누설 전류는, 상기한 바와 같이 이 부분의 전제 강도에 크게 의존한다.
제3도(a) 및 (b)는, 제 3의 반도체 영역(15)의 깊이(D)를 1 ㎛, 제 1의 반도체 영역(13)의 깊이를 2.5 ㎛, 불순물 농도를 1 x 1016atomic/cm3, 제 1의 주전극을 바나듐, 역바이어스 전압을 40V로 했을때의 쇼트키 접합부의 각 위치에 있어서의 전계강도(Em) 및 역방향 누설 전류 밀도(JR)의 관계를, 제 3의 반도체 영역(15)의 상호간의 간격(W)을 파라미터로 하여 나타낸 것이다. 이 도면으로부터, W가 10D일때는 전제강도는 넓은 범위에서 3.5 x 105V/cm를 나타내고, W가 5D일 때에도 피크의 전계 강도는 3.5 x 105V/cm에 가까운 값을 나타내고 있으나, W가 3D가 되면 피크의 전제강도가 2.7 x 105/cm로 20% 정도 저하하고 있다. 이것을 역방향 누설 절류밀도(JR)에서 보면, W=10D일때는 광범위에서 1.1A/cm2, W=5D일때는 피크치에서 0.9A/cm2, w=3D가 되면 피크치에서 0.4A/cm2로 50% 이상의 대폭의 감소가 되고 있다.
W가 작아지면 어느 값으로 부터 급격하게 전계강도(Em)가 저하하는 이유는, pn접합 및 쇼트키 접합을 따라 존재하는 동점위선이, W가 작아지면 pn 접합에 따른 동전위선 측으로 끌리어 쇼트키 접합에 따르지 않기 때문이라고 생각된다. 또, 역방향 누설전류가 전제강도의 감소에 지수 함수적으로 비례하여 감소하는 이유는 상기한 식(1)으로부터 이해될 수 있다.
제4도는 쇼트키 접합부의 폭 W와 그 중심부에 있어서의 누설 전류밀도와의 관계를 제 1의 주전극이 바나듐, 제 1의 반도체 영역의 불순물 농도가 1 x 1016atoma/cm3, 역바이어스 전압 40V의 경우에 대하여, 제 3의 반도체 영역(15)의 깊이 D를 변화시켜 나타낸 것이고, W ≤ 3D에 상당하는 개소에서 누설전류가 현저하게 감소하고 있음을 알수 있다.
한편, 제 2도 (b)의 순바이어스 상태에 있어서는, pn 접합(J)의 확산 전위에 의하여 제 1의 반도체 영역(13)측에 폭 wo 만큼 공핍층(52)이 퍼져서, 쇼트키 접합의 폭(W)중 W-2wo가 순방향 전류의 통과에 기여한다. 이 때문에 폭 w가 2wo에 가까워짐에따라 순방향 전류의 통류로가 점차 좁아져서 순방향 전압강하(VF)가 증가되어 간다.
W=2wo가 되면, 이론상 순방향 전류의 통류로는 없어져, 순방향 전압강하가 급증하게 된다. 제 5도는 쇼트키 접합의 폭(W)과 순방향 전류밀도(JF)가 60A/cm2일때의 순방향 전압강하(VF)와의 관계를, 제 1의 주전극이 바나듐, 제 1의 반도체 영역의 불순물 농도가 1 x 1016atm/cm3의 경우에 대하여, 제 2의 반도체 영역(15)의 깊이(D)를 변화시켜 나타낸 것으로, W 2wo로 함으로서 순방향 전압강하(VF)의 값을 작게할수 있음이 이해된다.
또한, wo는 제 1의 반도체 영역(13)의 불순물 농도 1 x 1016atmics/cm3, 제 3의 반도체 영역(15)의 불순물 농도 1 x 1019atmics/cm3일 때 0.34 um이고, 이 값은 순방향 전류가 흐르고 있을때에는 전압강하에 의하여 보상되어 약간 감소한다.
제 6도는 제 4도 및 제 5도의 결과에 의거하여, 단위 면적당의 손실전력 P(W/cm2)와 쇼트키 접합의 폭(W)과의 관계를 계산에의하여 구한 것으로, 2wo W ≤ 3D의 범위에서 손실이 현저하게 적어지는 것이 이해된다.
이상의 설명으로 부터 알수 있는 바와 같이, 제1도에 나타낸 구조로함으로써 저 손실의 반도체 정류 다이오드를 실현할수가 있다.
본 발명에 의하면 저손실화하고 하는 효과에 부가하여, 특정의 장벽 높이를 가지는 재료로 제 1의 주전극(2)을 형성해도 임의의 장벽 높이에 상당하는 특성을 실현할수 있다는 효과를 가진다. 이것을 제 7도를 사용하여 설명한다.
제7도는 제 1의 주전극(2)의 재료를 변화시켰을때 얻어지는 쇼트키 접합 다이오드의 순방향 전압강화와, 역방향 누설 전류 밀도와의 관계를 나타내고 있다. 일점쇄선은 단일의 재료에서 얻어지는 특성점을 연결한 선, 이 선상에 Ti, V, Mo를 사용했을때의 특성을 0표로 표시되어 있다. 이들 각 0표 상호간의 특성이 요구되었을 경우, 종래는 소망의 특성의 양측에 위치하는 2종류의 재료를 조합함으로써 실현하고 있었으나, 이방법에서는 특성치는 일점쇄선상을 움직이고, 순 전압과 누설전류 밀도의 트레이드·오프는 개선할 수는 없다. 이에 대하여, 본 발명과 같이 제 3의 반도체 영역을 설치하여 쇼트키 접합의 폭을 변화시키면, 제 7도의 실선으로 나타낸 바와 같이 연속적으로 특성을 변화 시킬수가 있고, 또 종래 기술에서 얻어지는 특성 보다도 순방향 전압강하를 동일하게 하면 역방향 누설 전류가 작아지고, 역방향 누설전류를 동일하게 하면 순방향 전압강하를 작게할수 있어, 우수한 특성이 얻어지게 되는 것이다.
또한, 제1도의 제 4의 반도체 영역(16)은 가이드링으로서의 기능을 갖는 것이다, 제 3의 반도체 영역(15)과의 사이에 존재하는 쇼트키 접합의 폭을 본 발명의 목적을 수행할수 있도록 형성해도 좋다.
제8도는 본 발명의 다른 실시예로서, 제1도의 실시예와는 제 3의 반도체 영역(15)의 한쪽의 주표면(11)측에 요부(17)가 형성되어 있는 점이 다르다. 제 3의 반도체 영역(15)은, 반도체 기체(1)의 한쪽의 주표면(11)에 소망하는 수의 요부(17)를 형성한후, 요부(1)의 표면으로부터 p형 불순물을 확산함으로서 형성할수가 있다. 이와 같은 형성법을 채용하면, 제1도에 있어서 제 3의 반도체 영역(15)을 확산으로 형성하는 경우에 비교하여, 순방향 전류의 통류에 기여하지 않는 제 3의 반도체 영역(15)의 한쪽의 주표면(11)을 점유하는 비율을 대폭으로 저감할수 있어, 칩 사이즈에 축소가 도모되는 효과를 가진다.
제9도는 본 발명의 또 다른 실시예로서, 제8도의 실시예와는 요부(17) 내에 도전재(6)가 매설되어 있는 점이 다르다.
도전재(6)로서는, 폴리실리콘 금속이 사용된다. 이 실시예에 의하면, 한쪽의 주 표면(11)이 평탄면이 되기 때문에, 제 3도의 실시예에 비교하여 제 1의 주전극(2)의 단선이 없어지는 이점을 가지고 있다.
제 10도는 본 발명의 다른 실시예로서, 제 1의 주전극(2)을 장벽 높이가 다른 재로(21,22)로 형성하고 있다. 장벽 높이가 다른 재료(21,22)로서는, 예를 들면 110와 Ti가 사용된다.
양재료의 조합 방법으로서는, 재료(21)와 재료(22)를 교대로 배치하는 방법(a)과, 부분적 재료(22)를 설치하고, 그 위 전면에 재료(21)를 배치하는 방법이 고려된다. 이와 같이 하면, 단일의 재료를 사용하는 경우에 비교하여, 소망의 특성 특히 최적의 순방향 전압강하를 얻기가 용이하게 되는 이점을 가진다.
제11도는 본 발명의 또 다른 실시예를 한쪽의 주표면(11)측에서 본 패턴도를 나타내고 있다. (a) 및 (b)는 제 3의 반도체 영역(15)을 다수개의 구형상 및 원형상으로한 경우를 나타내고 있다. 이것들은, 제 3의 반도체 영역(15)을 스트라이프상으로하는 경우에 비교하여 통류면적을 넓게할수 있는 이점을 가지고 있다. (C), (D) 및 (e)는, 제 3의 반도체 영역(15)을 일체로 형성하고, 스트라이프상, 구형상, 원형상의 결여부를 다수개 설치하고, 그 결여부에 제 1의 반도체 영역(13)을 노출 시킨 구성으로 되어 있다.
제 12도는 본 발명의 다른 실시예로서, 지금까지의 실시예와 다른점은, 제 1의 반도체 영역(13)에 인접하여 그 보다 저불순물 농도를 가지는 n-형의 제 5의 반도체 영역(18)을 제 3의 반도체 영역(15) 상호간에 설치한 점에 있다. 제 5의 반도체 영역(18)은 제 1의 반도체 영역(15)에 비하여 공핍층이 퍼지기 쉽고, 역방향 누설 전류의 저감이 일층 더 도모되는 이점이 있다.
제12도는 (a)는 제 5의 반도체 영역(18)을 제 3의 반도체 영역(15) 상호간 전체에 설치한 경우, 제 12도 (b)는 제 5의 반도체 영역(18)을 쇼트키 접합에 인접하는 개소에만 설치한 경우, 제 12도 (c)는 제 5의 반도체 영역(18)을 쇼트키 접합으로부터 떨어진 개소에 설치한 경우를 나타내고 있다. 제12도 (a)에서는 쇼트키 접합부의 전계 강도에 의하여 한층 더 저감되는 효과가 있고, 제12도 (b) 및 (c)에서는 제 12도 (a) 보다도 순방향 전압강하를 작게하는 효과가 있다.
이상은 본 발명 반도체 정류 다이오드를 대표적인 실시예를 사용하여 설명하였으나, 본 발명은 이에 한정되는 것은 아니고, 본 발명의 기술사상의 범위내에서 여러가지의 변경이 가능하다.
상기한 본 발명 반도체 정류 다이오드를 전원장치 및 그것을 사용한 전자계산기에 적용함으로서, 이들 기기의 소형경량화, 고효율화를 모도할수가 있다. 이들에 대하여 설명한다.
제13도는 본 발명 반도체 정류 다이오드 사용한 전원장치의 일실시예인 DC-DC콘버터의 회로 구성이다. DC-DC콘버터는, 전자기기등의 부하에 안정된 직류전압을 공급하도록, 입력의 직류전력을 출력의 직류전력에 전력변화하는 스위칭 전원이다.
동도의 DC-DC콘버터는 하프브리지 방식의 것이다. 도에 있어서, 701 및 702는 직류전원(703)에 접속되는 1쌍의 입력단자, 704 및 705는 부하(706)에 접속되는 1쌍의 출력단자, 707 및 708은 직열 접속하여 입력단자(701, 702) 사이에 접속된 제 1 및 제 2의 전원전압 분할용 콘덴서, 709 및 710은 직열 접속하여 입력단자(701, 702)간에 접속되어 교대로 스위칭 동작하는 제 1 및 제 2의 스위칭 소자, 711은 제 1 및 제 2의 분할용 콘덴서(707, 708)의 접속점과 제 1 및 제 2의 스위칭 소자(709, 710)의 접속점과의 사이에 1차 권선(711-1)이 접속되고, 출력단자(704)에 2차 권선(711-2)의 중점이 접속된 변압기, 712 및 713은 2차 권선(711-2) 양단에 에노드측이 접속되고, 캐소드측이 평활용 리액터(714)를 거쳐 출력단자(705)에 접복된 제 1 및 제 2의 다이오드, 715는 출력단자(704, 705)간에 접속된 평활용 콘덴서이다. 이 DC-DC 콘버터에서는 교대로 온 상태가 되는 제 1 및 제 2의 스위칭 소자(709, 710)의 온 기간을 가변하는 펄스폭 변조(PWM)에 의하여, 입력 전압의 변동 또는 부하 전류의 변동에 대하여 부하(706)에 공급하는 출력 전압을 일정한 값으로 제어하고 있다.
이 DC-DC 콘버터에 있어서, 제 1 및 제 2의 다이오드(712, 713)에서 발생하는 손실전력(pd)은 다음식 (2)으로 주어진다.
여기서,
Vp : 다이오드의 온 전압
Io : 부하전류
IR: 다이오드의 역방향 누설 전류
V1: 분할용 콘덴서(707, 708)의 전압
N1: 변압기의 1차 권선의 권수
N2: 변압기의 2차 권선의 권수
Duty : 스위칭소자(709, 719)의 온시 비율
식(2)에 있어서, 제 1항은 순전류에 의한 손실전력, 제 2항은 역 전류에 의한 손실전력이다. 입력전압(V1)의 변동에 대하여 출력전압을 일정하게 조정하기 위해서는, 식(3)의 관계를 만족하도록 Duty를 제어할 필요가 있다.
여기서, Vo : 출력전압
식(3)을 식(2)에 대입하고, V1Duty의 곱의 항을 소거하면, 식(4)이 얻어진다.
그런데, 쇼트기 접합을 가지는 다이오드는, 다음식(5)을 대략 규정되는 VF와 IR의 조합을 가지는 직열화된 다이오드가 실현된다.
여기서, a : 부의 정수 파라미터
b : 정수 파라미터
DC-DC 콘버터의 방식에 따라 출력전압(Vo)과 부하전류(Io)가 결정되면, 이들의 직열화된 다이오드 중에서, 식(4)으로 표시되는 전력손실을 최소로하는 다이오드가 존재한다. 이 다이오드를 사용함으로써 DC-DC 콘버터의 소형 경량화, 고 효율화를 도모할수가 있다. 본 발명의 반도체 정류 다이오드는, 식(5)의 b를 더욱 작은 값으로 개선한 것이고, 이를 DC-DC 콘버터의 다이오드에 사용함으로써, 다이오드의 손실 전력의 더 한층의 저감을 실현할 수가 있다.
상기 설명을 단순하게 하기 위하여, 전력손실(pd)은 대부분 순방향 전류에 의한 전력손실로 주어지고, 또 회로 손실은 정류 다이오드에서만 발생하는 것으로 가정한다. 정류 다이오드에서의 손실전력(Pd)과 효율(
)은, 각각 다음식 (6) (7)으로 주어진다.
여기서 출력 전압이 5V 이하의 저전압 대전류 출력 DC-DC 콘버터로서, 3V, 600A 출력의 것을 생각한다. 그리고, 본 발명에 의하여 장벽 금속과 형상의 최적화를 도모하여 VF를 종래의 0.55V로부터 0.35V로 저감할수 있었다고 한다면 이경우, 종래와 본 발명의 반도체 정류 다이오드를 사용한 경우의 손실과 효율은 다음과 같이 된다.
1) 종래의 다이오드를 사용한 경우
손실 전력 = 330W, 효율 84.5%
2) 본 발명의 반도체 정류 다이오드를 사용한 경우
손실 전력 = 210W, 효율 89.6%
일반적으로, 저전압 대전류 출력의 DC-DC콘버터의 경우, 그 체적은, 직입방체의 바닥면적이 정류 다이오드에서 발생하는 열을 방열하기 위한 방열핀으로 결정되므로, 손실전력에 거의 비례한다. 따라서, 본 발명의 반도체 정류 다이오드를 DC-DC 콘버터의 2차측 다이오드에 사용함으로써, 체적은 36%나 감소, 효율은 5%나 증가하여, DC-DC 콘버터의 소형 경량화, 고효율화를 도모할수가 있다. 이 효과는, 저전압 대전류 출력이 될수록, 커진다. 또한, 이 효과는, 제13도에 나타낸 하프브리지 방식 이외의 저전압 대전류 출력의 DC-DC 콘버터에서도 생긴다.
제14도는 제13도에 나타낸 DC-DC 콘버터를 전원의 일부로서 사용한 전자계산기의 일실시예의 회로 구성을 나타내고 있다.
저전압 대전류 출력의 DC-DC콘버터의 응용예의 대표적인 것이 전자계산기이다. 전자계산기는, 입력단자(801-1, 801-2) 및 출력단자(801-3, 801-4)를 가지고, 입력단자(801-1, 801-2)가 상용 전원에 접속되는 AC-DC 콘버터(801)와, 입력단자(802-1, 802-2) 및 출력단자(802-3, 802-4)를 가지고, 입력단자(801-3, 801-4)에 접속되고 DC-DC 콘버터(802)와, DC-DC 콘버터(802)의 출력단자(802-3, 802-4)에 접속되는 논리장치(803)로 구성되어 있다. AC-DC 콘버터 (801)로서는, 다이오드 브리지의 정류 회로와 평활회로로 이루어진 단순한 것으로부터, 위상 제어를 행하는 다이리스터 브리지의 정류 회로와 평활회로로 이루어진 것이 사용된다. DC-DC 콘버터(802) 로서는 제13도에 나타낸 것을 사용함으로써, 전자계산기의 소형 경량화, 고효율화를 도모할수가 있다.
이상 설명한 바와 같이, 본 발명 반도체 정류 다이오드는, 순방향 전압 강하와, 역방향 누설 전류 밀도로 표현되는 다이오드 특성의 트레이드·오프 관계를 향상시킬수가 있어, 전력 손실이 작은 우수한 특성을 실현할수가 있다.
Claims (10)
1쌍의 주표면과, 상기 한 쌍의 주표면 사이에 상기 한쌍의 주표면 중 하나의 주표면에 인접하게 형성되는 제1도전형의 제1반도체영역과, 상기 한 쌍의 주표면 중 다른 하나의 주표면 및 상기 제 1반도체영역에 인접하게 형성되며 상기 제 1반도체영역보다 고불순물 농도를 갖는 제 2반도체영역, 및 상기 하나의 주표면으로부터 상기 제 1반도체영역내로 연장되어 형성된 제 2도전형의 제 2반도체 영역을 포함하는 한편, 상기 제 1반도체영역은 상기 제 3반도체영역을 관통하여 상기 하나의 주표면의 복수의 부분에 노출되어 있으며, 상기한 노출된 부분들은 상기 제 3반도체영역에 의해 둘러쌓이며 상기 하나의 주표면상에서 대체로 동일한 크기를 갖도록 되어 있는 반도체기체와, 상기 반도체기체의 상기 하나의 주표면상에 형성되어, 상기 제 1 반도체영역의 상기한 노출된 부분들과 쇼트키접합을 형성하며, 상기 제 3반도체영역과 저항접속을 이루는 제 1주전극과, 상기 반도체기체의 상기 다른 하나의 주표면상에 형성되어 상기 제 2반도체영역과 저항접속을 이루는 제 2주전극을 포함하여 이루어지고; 상기 제 1반도체영역의 상기한 노출된 부분의 폭 W, 상기 제 3 반도체영역의 깊이 D, 및 반도체정류다이오드가 소정의 순바이어스상태에 있을 때 상기 제 1반도체영역 및 상기 제 3반도체영역 사이에 형성된 pn 접합의 확산전위에 의해 상기 제 1반도체영역측으로 확산되는 공핍층의 폭 wo의 사이에, 2woW≤3D의 관계가 성립되며; 상기 제 3반도체영역은 상기 하나의 주표면에 개방되도록 형성된 리세스를 가지며, 상기 리세스의 표면은 상기 제 1반도체영역 및 상기 제 3반도체영역 사이에 형성된 pn접합으로부터 분리되어 있는 것을 특징으로 하는 반도체정류다이오드.
제13항에 있어서, 상기 제 3반도체영역은 서로 대체로 동일한 간격으로 떨어져 병렬배치되어 있는 스트라이프상 부분, 및 상기 스트라이프상 부분의 길이 방향의 대향단부상에 제공되어 상기 스트라이프상 부분들을 서로 연결하는 연결부분을 포함하는 것을 특징으로 하는 반도체정류다이오드.
제13항에 있어서, 상기 제 1 반도체영역의 상기한 노출된 부분들 사이에서 상기 하나의 주표면에 노출되어 있는 상기 제 3반도체영역의 부분들은 상기 하나의 주표면측을 기준할 때 다각형상으로 되어 있는 것을 특징으로하는 반도체정류다이오드.
제13항에 있어서, 상기 제 1주전극은 상기 제 1주전극 및 상기 반도체기체 사이의 계면에서 장벽높이가 다른 복수의 금속으로 이루어지는 것을 특징으로 하는 반도체정류다이오드.
1쌍의 주표면과, 상기 한 쌍의 주표면 사이에 상기 한쌍의 주표면 중 하나의 주표면에 이접하게 형성되는 제 1도전형의 제1반도체영역과, 상기 한쌍의 주표면 중 다른 하나의 주표면 및 상기 제 1반도체영역에 인접하게 형성되며 상기 제1반도체영역보다 고불순물 농도를 갖는 제 2반도체영역과, 상기 하나의 주표면으로부터 상기 제 1반도체영역내로 연장형성되며, 상기 하나의 주표면측을 기준할 때 대체로 일정한 간격으로 떨어져 병렬배치된 제 2도전형의 복수의 제 3반도체영역과, 상기 하나의 주표면으로부터 상기 제 1반도체 영역내로 연장형성되며 상기 하나의 주표면측을 기준할 때 상기 제 1반도체영역으로부터 분리되어 상기 제 3반도체영역을 둘러싸도록 형성되는 다른 도전형의 제 4반도체영역을 포함하는 반도체기체와, 상기 반도체기체의 상기 하나의 주표면상에 제공되어, 상기 하나의 주표면에 노출되는 상기 제 1 반도체영역의 표면과 쇼트키접합을 형성하고, 상기 제 3반도체영역 및 상기 제 4반도체영역과 저항접속을 이루는 제 1주전극, 및 상기 반도체기체의 상기 다른 주표면상에 제공되어 상기 제 2반도체영역과 저항접속을 이루는 제 2주전극을 포함하여 이루어지고; 상기 제 3반도체영역들 사이의 폭이며 또한 상기 제 3반도체 영역 및 상기 제 4반도체영역 사이의 폭 W, 상기 제 3반도체영역 및 상기 제 4반도체영역의 깊이 D, 및 상기 반도체정류다이오드가 소정의 순바이어스상태일 때 상기 제 1반도체영역, 상기 제 3반도체영역 및 상기 제 4반도체영역 사이에 형성된 pn접합의 확산전위에 의해 상기 제 1반도체 영역측으로 확산되는 공핍층의 폭 wo의 사이에, 2woW
3D의 관계가 성립되고; 상기 제 3반도체영역 및 상기 제 4반도체영역은 상기 하나의 주표면에 개방되도록 형성된 리세스를 가지며, 상기 리세스의 표면은 상기 제 1반도체영역 및 상기 제 3 및 제 4반도체영역 사이에 형성된 pn접합으로부터 분리되어 있는 것을 특징으로 하는 반도체정류다이오드.
제17항에 있어서, 상기 제 3반도체영역은 서로 대체로 동일한 가격으로 떨어져 병렬배치되어 있는 스트라이프상 부분을 포함하여, 최외측 스트라이프상 부분은 상기 제 4반도체영역으로부터 대체로 상기한 동일한 가격으로 떨어져 있는 것을 특징으로 하는 반도체정류다이오드.
제17항에 있어서, 상기 제 3반도체영역은 다각형상으로 이루어져 서로 대체로 동일한 가격으로 이격되어 있고, 상기 제 3반도체영역의 외측 다각형들은 상기 제 4반도체영역으로부터 상기한 동일한 가격으로 이격되어 있는 것을 특징으로하는 반도체정류다이오드.
제17항에 있어서, 상기 제 1주전극은 상기 제 1주전극 및 상기 반도체기체 사이의 계면에 장벽높이가다른 복수의 금속으로 이루어지는 것을 특징으로 하는 반도체정류다이오드.
제13항에 있어서, 상기 제 3반도체영역은 상기 제 1반도체영역에 형성된 리세스내로 불순물을 확산함으로써 상기 제 1반도체영역에 형성되는 것을 특징으로 하는 반도체정류다이오드.
제17항에 있어서, 상기 제 3반도체영역을 상기 제 1반도체영역에 형성된 리세스내로 불순물을 확산함으로써 상기 제 1반도체영역에 형성되는 것을 특징으로 하는 반도체정류다이오드.
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